JPH09284125A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH09284125A JPH09284125A JP8093823A JP9382396A JPH09284125A JP H09284125 A JPH09284125 A JP H09284125A JP 8093823 A JP8093823 A JP 8093823A JP 9382396 A JP9382396 A JP 9382396A JP H09284125 A JPH09284125 A JP H09284125A
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Abstract
(57)【要約】
【課題】可変遅延回路の遅延時間の最大可変範囲をほぼ
一定に保ちながら、最小可変幅を縮小する。 【解決手段】カウンタＣＮＴとカウンタによって制御さ
れる電流源ＳＷ１，ＳＷ２〜ＳＷｎ及びＲ0，Ｒ1，Ｒ2
〜Ｒｎ と、遅延時間が電流値に略反比例する遅延回路
Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２
〜ＩＶｍ及びＩＶＯとで構成される可変遅延回路で、カ
ウンタはカウント数(またはその補数)に略比例するカウ
ンタ出力値を出力し、電流源はカウンタ出力値に略反比
例する電流を発生する電流源とする。
一定に保ちながら、最小可変幅を縮小する。 【解決手段】カウンタＣＮＴとカウンタによって制御さ
れる電流源ＳＷ１，ＳＷ２〜ＳＷｎ及びＲ0，Ｒ1，Ｒ2
〜Ｒｎ と、遅延時間が電流値に略反比例する遅延回路
Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２
〜ＩＶｍ及びＩＶＯとで構成される可変遅延回路で、カ
ウンタはカウント数(またはその補数)に略比例するカウ
ンタ出力値を出力し、電流源はカウンタ出力値に略反比
例する電流を発生する電流源とする。
Description
【０００１】
【発明の属する技術分野】本発明は可変遅延回路に関す
る。
る。
【０００２】
【従来の技術】従来から可変遅延回路は、アナログ方式
の可変遅延回路が多用されている。例えば、社団法人電
子情報通信学会の信学技報ＳＤＭ９４−３２，ＩＣＤ９
４−４３（１９９４年５月）の“ＰＬＬによるクロック
比例タイミング発生回路を搭載した２２０ＭＨｚパイプ
ライン動作の１６Ｍｂ ＢｉＣＭＯＳ ＳＲＡＭ”と題
する論文に記載されているＶＣＯ(Voltage Controlled
Oscillator）はその代表的な回路である。
の可変遅延回路が多用されている。例えば、社団法人電
子情報通信学会の信学技報ＳＤＭ９４−３２，ＩＣＤ９
４−４３（１９９４年５月）の“ＰＬＬによるクロック
比例タイミング発生回路を搭載した２２０ＭＨｚパイプ
ライン動作の１６Ｍｂ ＢｉＣＭＯＳ ＳＲＡＭ”と題
する論文に記載されているＶＣＯ(Voltage Controlled
Oscillator）はその代表的な回路である。
【０００３】図１にこの可変遅延回路の回路図を示す。
この図で、ｎチャネル電界効果トランジスタＮ２１，Ｎ
１１で構成されるのが電流源であり、ｐチャネル電界効
果トランジスタＰ１，Ｐ２〜Ｐｍとｎチャネル電界効果
トランジスタＮ１，Ｎ２〜ＮｍとインバータＩＶ１，Ｉ
Ｖ２〜ＩＶｍ及び出力回路ＩＶＯとで構成されるのが遅
延回路である。また、Ｐ１１，Ｐ１２，Ｎ１２はカレン
トミラー回路を構成しており、電流源の発生する電流を
遅延回路に供給するための一種のインターフェイス回路
である。
この図で、ｎチャネル電界効果トランジスタＮ２１，Ｎ
１１で構成されるのが電流源であり、ｐチャネル電界効
果トランジスタＰ１，Ｐ２〜Ｐｍとｎチャネル電界効果
トランジスタＮ１，Ｎ２〜ＮｍとインバータＩＶ１，Ｉ
Ｖ２〜ＩＶｍ及び出力回路ＩＶＯとで構成されるのが遅
延回路である。また、Ｐ１１，Ｐ１２，Ｎ１２はカレン
トミラー回路を構成しており、電流源の発生する電流を
遅延回路に供給するための一種のインターフェイス回路
である。
【０００４】以下この可変遅延回路の動作を簡単に説明
する。本回路は、入力信号ＩＮを入力し、この信号をあ
る遅延時間だけ遅延させて、出力信号ＯＵＴとして出力
する。この遅延時間は、遅延時間コントロール信号ＶＩ
Ｎのレベルによって制御される。
する。本回路は、入力信号ＩＮを入力し、この信号をあ
る遅延時間だけ遅延させて、出力信号ＯＵＴとして出力
する。この遅延時間は、遅延時間コントロール信号ＶＩ
Ｎのレベルによって制御される。
【０００５】Ｎ２１，Ｎ１１は電流源を構成しており、
Ｎ１１のゲートには一定電圧が印加されているので、Ｎ
１１は一定電流を発生している。また、Ｎ２１のゲート
には遅延時間コントロール信号ＶＩＮが印加されてお
り、ＶＩＮが低レベルの時、Ｎ２１は小さな電流を、ま
たＶＩＮが高レベルの時、Ｎ２１は大きな電流を発生す
る。これらＮ１１，Ｎ２１で発生した電流は、カレント
ミラー回路Ｐ１１，Ｐ１２，Ｎ１２によって、遅延回路
を構成するＰ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに供
給される。
Ｎ１１のゲートには一定電圧が印加されているので、Ｎ
１１は一定電流を発生している。また、Ｎ２１のゲート
には遅延時間コントロール信号ＶＩＮが印加されてお
り、ＶＩＮが低レベルの時、Ｎ２１は小さな電流を、ま
たＶＩＮが高レベルの時、Ｎ２１は大きな電流を発生す
る。これらＮ１１，Ｎ２１で発生した電流は、カレント
ミラー回路Ｐ１１，Ｐ１２，Ｎ１２によって、遅延回路
を構成するＰ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに供
給される。
【０００６】ところで、遅延回路を構成するインバータ
ＩＶ１，ＩＶ２〜ＩＶｍの遅延時間は、Ｐ１，Ｐ２〜Ｐ
ｍ及びＮ１，Ｎ２〜Ｎｍに流れる電流値に略反比例する
ので、入力信号ＩＮが入力されてから出力信号ＯＵＴが
出力されるまでの遅延時間も電流値に略反比例する。以
上の動作により、遅延時間コントロール信号ＶＩＮのレ
ベルによって、遅延回路の遅延時間を制御することが可
能となる。
ＩＶ１，ＩＶ２〜ＩＶｍの遅延時間は、Ｐ１，Ｐ２〜Ｐ
ｍ及びＮ１，Ｎ２〜Ｎｍに流れる電流値に略反比例する
ので、入力信号ＩＮが入力されてから出力信号ＯＵＴが
出力されるまでの遅延時間も電流値に略反比例する。以
上の動作により、遅延時間コントロール信号ＶＩＮのレ
ベルによって、遅延回路の遅延時間を制御することが可
能となる。
【０００７】遅延時間コントロール信号ＶＩＮはアナロ
グ信号であり、そのレベルの高低によって電流値を制御
する。従って、ＶＩＮにノイズが発生すると、電流値が
変動し、その結果遅延回路の遅延時間が変動してしまう
という問題があった。
グ信号であり、そのレベルの高低によって電流値を制御
する。従って、ＶＩＮにノイズが発生すると、電流値が
変動し、その結果遅延回路の遅延時間が変動してしまう
という問題があった。
【０００８】
【発明が解決しようとする課題】そこで本発明者らは、
電流値の制御をアナログ信号でなく、デジタル信号で行
えばよいと考え、図２に示すような可変遅延回路につい
て検討した。この図の遅延回路及びカレントミラー回路
の構成は図１と全く同じである。また、図２には電流源
を制御するカウンタＣＮＴも示してある。
電流値の制御をアナログ信号でなく、デジタル信号で行
えばよいと考え、図２に示すような可変遅延回路につい
て検討した。この図の遅延回路及びカレントミラー回路
の構成は図１と全く同じである。また、図２には電流源
を制御するカウンタＣＮＴも示してある。
【０００９】カウンタＣＮＴはカウントアップ信号ＵＰ
またはカウントダウン信号ＤＮを入力し、これらの信号
に応じてクロック信号ＣＫが入力される毎にカウント数
を増加または減少し、このカウント数を２進数のカウン
タ出力値Ｓ１〜Ｓｎとして出力する。
またはカウントダウン信号ＤＮを入力し、これらの信号
に応じてクロック信号ＣＫが入力される毎にカウント数
を増加または減少し、このカウント数を２進数のカウン
タ出力値Ｓ１〜Ｓｎとして出力する。
【００１０】また、図２の電流源は、ｎチャネル電界効
果トランジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成
されている。Ｎ１１のゲートには一定電圧が印加されて
いるので、Ｎ１１は一定電流を発生している。また、Ｎ
２１〜Ｎ２ｎのゲートにはカウンタ出力値Ｓ１〜Ｓｎが
印加されており、Ｓｉ（ｉ＝１〜ｎの整数）が０（Ｌレ
ベル）の時は、Ｎ２ｉがオフし、Ｎ２ｉは電流を発生し
ない。また、Ｓｉが１（Ｈレベル）の時は、Ｎ２ｉがオ
ンし、Ｎ２ｉは電流を発生する。なお、Ｎ２ｉが発生す
る電流はＮ２ｉゲート幅に比例するので、Ｎ２ｉのゲー
ト幅を２の（ｉ−１）乗（以下２＾（ｉ−１）と表現す
る）に比例するように設定すると、Ｎ２１〜Ｎ２ｎとＮ
１１で構成される電流源全体の電流値は上記カウンタの
カウント数に比例した値となる。
果トランジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成
されている。Ｎ１１のゲートには一定電圧が印加されて
いるので、Ｎ１１は一定電流を発生している。また、Ｎ
２１〜Ｎ２ｎのゲートにはカウンタ出力値Ｓ１〜Ｓｎが
印加されており、Ｓｉ（ｉ＝１〜ｎの整数）が０（Ｌレ
ベル）の時は、Ｎ２ｉがオフし、Ｎ２ｉは電流を発生し
ない。また、Ｓｉが１（Ｈレベル）の時は、Ｎ２ｉがオ
ンし、Ｎ２ｉは電流を発生する。なお、Ｎ２ｉが発生す
る電流はＮ２ｉゲート幅に比例するので、Ｎ２ｉのゲー
ト幅を２の（ｉ−１）乗（以下２＾（ｉ−１）と表現す
る）に比例するように設定すると、Ｎ２１〜Ｎ２ｎとＮ
１１で構成される電流源全体の電流値は上記カウンタの
カウント数に比例した値となる。
【００１１】このように、電流値の制御をアナログ信号
でなくデジタル信号で行うと、前記ノイズ発生による遅
延時間の変動という問題を解決することができる。
でなくデジタル信号で行うと、前記ノイズ発生による遅
延時間の変動という問題を解決することができる。
【００１２】しかし、図２の回路をさらに詳細に検討し
た結果、可変遅延回路の遅延時間の最大可変範囲をほぼ
一定に保ったまま、最小可変幅を縮小するのが困難であ
るという別の問題が存在することがわかった。以下この
問題点について述べる。
た結果、可変遅延回路の遅延時間の最大可変範囲をほぼ
一定に保ったまま、最小可変幅を縮小するのが困難であ
るという別の問題が存在することがわかった。以下この
問題点について述べる。
【００１３】今、図２のＮ１１の電流値を０.１［ｍ
Ａ］，Ｎ２１〜Ｎ２ｎ がオンしている時のそれぞれＮ
２ｉの電流値を０.０５×２＾(ｉ−１）［ｍＡ］に設定
すると、電流源全体の電流値Ｉは、Ｉ［ｍＡ］＝０.１
＋０.０５×ｐとなる。ここで、ｐ（１０進数）はカウ
ンタのカウント数であり、ｐ＝Ｓ１×２＾０＋Ｓ２×２
＾１＋Ｓ３×２＾２＋………という関係が成立してい
る。
Ａ］，Ｎ２１〜Ｎ２ｎ がオンしている時のそれぞれＮ
２ｉの電流値を０.０５×２＾(ｉ−１）［ｍＡ］に設定
すると、電流源全体の電流値Ｉは、Ｉ［ｍＡ］＝０.１
＋０.０５×ｐとなる。ここで、ｐ（１０進数）はカウ
ンタのカウント数であり、ｐ＝Ｓ１×２＾０＋Ｓ２×２
＾１＋Ｓ３×２＾２＋………という関係が成立してい
る。
【００１４】ところで、既に述べたように遅延回路の遅
延時間ｔｐｄはこの電流値Ｉに略反比例する。今、ｔｐ
ｄが、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表
されるとすると、結局、ｔｐｄ［ｐｓ］＝５００＋５０
／（０.１＋０.０５×ｐ）となる。すなわち、このカウ
ント数ｐと遅延時間ｔｐｄとの関係は図３に示すように
反比例の関係になる。
延時間ｔｐｄはこの電流値Ｉに略反比例する。今、ｔｐ
ｄが、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表
されるとすると、結局、ｔｐｄ［ｐｓ］＝５００＋５０
／（０.１＋０.０５×ｐ）となる。すなわち、このカウ
ント数ｐと遅延時間ｔｐｄとの関係は図３に示すように
反比例の関係になる。
【００１５】一般に可変遅延回路の性能は、遅延時間を
どれくらい大きな範囲まで変化できるかを表す最大可変
範囲と、その範囲内でどれくらい小さな幅で遅延時間を
変えることができるか、すなわち分解能を表す最小可変
幅とによって評価される。通常、この最大可変範囲は大
きく、かつ最小可変幅は小さい方が、すなわち大きな範
囲を細かく変えられる方がよい。図３より、カウント数
ｐが０〜１５まで変化する場合、この可変遅延回路の遅
延時間の最大可変範囲は１０００−５５９＝４４１［ｐ
ｓ］であることがわかる。一方、可変幅はカウント数が
小さい時は大きく、カウント数が大きい時は小さくなっ
ていることがわかる。最小可変幅（分解能）は可変幅が
最も大きい所で律則（制限）されるので、この可変遅延
回路の遅延時間の最小可変幅は、１０００−８３３＝１
６７［ｐｓ］となる。
どれくらい大きな範囲まで変化できるかを表す最大可変
範囲と、その範囲内でどれくらい小さな幅で遅延時間を
変えることができるか、すなわち分解能を表す最小可変
幅とによって評価される。通常、この最大可変範囲は大
きく、かつ最小可変幅は小さい方が、すなわち大きな範
囲を細かく変えられる方がよい。図３より、カウント数
ｐが０〜１５まで変化する場合、この可変遅延回路の遅
延時間の最大可変範囲は１０００−５５９＝４４１［ｐ
ｓ］であることがわかる。一方、可変幅はカウント数が
小さい時は大きく、カウント数が大きい時は小さくなっ
ていることがわかる。最小可変幅（分解能）は可変幅が
最も大きい所で律則（制限）されるので、この可変遅延
回路の遅延時間の最小可変幅は、１０００−８３３＝１
６７［ｐｓ］となる。
【００１６】以上の説明から、図３のようにカウント数
ｐと遅延時間ｔｐｄとが反比例の関係にある図２のよう
な可変遅延回路では、遅延時間の最大可変範囲をほぼ一
定に保ったまま、最小可変幅を縮小するのが困難である
ことがわかる。すなわち、上述したように、遅延時間の
最小可変幅（分解能）は可変幅が最も大きい所で律則
（制限）されるので、図３においては、最小可変幅はカ
ウント数が小さい時の特性に律則されてしまう。
ｐと遅延時間ｔｐｄとが反比例の関係にある図２のよう
な可変遅延回路では、遅延時間の最大可変範囲をほぼ一
定に保ったまま、最小可変幅を縮小するのが困難である
ことがわかる。すなわち、上述したように、遅延時間の
最小可変幅（分解能）は可変幅が最も大きい所で律則
（制限）されるので、図３においては、最小可変幅はカ
ウント数が小さい時の特性に律則されてしまう。
【００１７】本発明の目的は、デジタル方式の可変遅延
回路の、遅延時間の最大可変範囲をほぼ一定に保ちなが
ら、最小可変幅を縮小することにある。
回路の、遅延時間の最大可変範囲をほぼ一定に保ちなが
ら、最小可変幅を縮小することにある。
【００１８】
【課題を解決するための手段】上記目的は、基本的に
は、可変遅延回路の遅延時間の可変幅をカウント数によ
らずほぼ一定にすることにより達成される。
は、可変遅延回路の遅延時間の可変幅をカウント数によ
らずほぼ一定にすることにより達成される。
【００１９】これを実現するために本発明が採用した手
段は、カウントアップ信号またはカウントダウン信号を
入力し、上記信号に応じてカウント数を増加または減少
し、カウント数に対応するカウンタ出力値を出力するカ
ウンタと、上記カウンタ出力値を入力し、上記カウンタ
出力値によって電流値が制御される電流源と、上記電流
源に駆動され、遅延時間が上記電流源の電流値に略反比
例する遅延回路とで構成され、上記カウントアップ信号
またはカウントダウン信号でカウンタ出力値及び電流源
の電流値を制御することにより、上記遅延回路の遅延時
間を制御する可変遅延回路において、上記カウンタはカ
ウント数（またはその補数）に略反比例するカウンタ出
力値を出力するカウンタとし、上記電流源はカウンタ出
力値に略比例する電流を発生する電流源とする手段、ま
たは、上記カウンタはカウント数（またはその補数）に
略比例するカウンタ出力値を出力するカウンタとし、上
記電流源はカウンタ出力値に略反比例する電流を発生す
る電流源とする手段である。
段は、カウントアップ信号またはカウントダウン信号を
入力し、上記信号に応じてカウント数を増加または減少
し、カウント数に対応するカウンタ出力値を出力するカ
ウンタと、上記カウンタ出力値を入力し、上記カウンタ
出力値によって電流値が制御される電流源と、上記電流
源に駆動され、遅延時間が上記電流源の電流値に略反比
例する遅延回路とで構成され、上記カウントアップ信号
またはカウントダウン信号でカウンタ出力値及び電流源
の電流値を制御することにより、上記遅延回路の遅延時
間を制御する可変遅延回路において、上記カウンタはカ
ウント数（またはその補数）に略反比例するカウンタ出
力値を出力するカウンタとし、上記電流源はカウンタ出
力値に略比例する電流を発生する電流源とする手段、ま
たは、上記カウンタはカウント数（またはその補数）に
略比例するカウンタ出力値を出力するカウンタとし、上
記電流源はカウンタ出力値に略反比例する電流を発生す
る電流源とする手段である。
【００２０】
【発明の実施の形態】図４は本発明の第１の実施例を示
す図である。本実施例では本発明に従って、カウントア
ップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、
カウント信号に応じてカウント数を増加または減少し、
カウント数に対応するカウンタ出力値を出力するカウン
タＮＬＣＮＴと、カウンタ出力値を入力し、カウンタ出
力値によって電流値が制御される電流源（Ｎ１１，Ｎ２
１〜Ｎ２ｎ）と、電流源に駆動され、遅延時間が電流源
の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜Ｐｍと
Ｎ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶ
Ｏ）とで構成され、カウントアップ信号またはカウント
ダウン信号でカウンタ出力値及び電流源の電流値を制御
することにより、遅延回路の遅延時間を制御する可変遅
延回路において、カウンタＮＬＣＮＴはカウント数（ま
たはその補数）に略反比例するカウンタ出力値を出力す
るカウンタとし、電流源はカウンタ出力値に略比例する
電流を発生する電流源としている。
す図である。本実施例では本発明に従って、カウントア
ップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、
カウント信号に応じてカウント数を増加または減少し、
カウント数に対応するカウンタ出力値を出力するカウン
タＮＬＣＮＴと、カウンタ出力値を入力し、カウンタ出
力値によって電流値が制御される電流源（Ｎ１１，Ｎ２
１〜Ｎ２ｎ）と、電流源に駆動され、遅延時間が電流源
の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜Ｐｍと
Ｎ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶ
Ｏ）とで構成され、カウントアップ信号またはカウント
ダウン信号でカウンタ出力値及び電流源の電流値を制御
することにより、遅延回路の遅延時間を制御する可変遅
延回路において、カウンタＮＬＣＮＴはカウント数（ま
たはその補数）に略反比例するカウンタ出力値を出力す
るカウンタとし、電流源はカウンタ出力値に略比例する
電流を発生する電流源としている。
【００２１】すなわち、本実施例の電流源と遅延回路は
図２と同じであり、カウンタのみが異なっている。図２
のカウンタＣＮＴは、カウント数を２進数のカウンタ出
力値Ｓ１〜Ｓｎとして出力しており、言い換えるとカウ
ント数に比例するカウンタ出力値を出力していた。一
方、本実施例のカウンタＮＬＣＮＴはカウント数（また
はその補数）に略反比例するカウンタ出力値を出力する
ようにしている。このようなカウンタの具体的な構成例
については後述する。さて、このようにカウント数（ま
たはその補数）に略反比例するカウンタ出力値を出力す
るカウンタを使用すると、可変遅延回路の遅延時間の最
大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小
できることを以下に示す。
図２と同じであり、カウンタのみが異なっている。図２
のカウンタＣＮＴは、カウント数を２進数のカウンタ出
力値Ｓ１〜Ｓｎとして出力しており、言い換えるとカウ
ント数に比例するカウンタ出力値を出力していた。一
方、本実施例のカウンタＮＬＣＮＴはカウント数（また
はその補数）に略反比例するカウンタ出力値を出力する
ようにしている。このようなカウンタの具体的な構成例
については後述する。さて、このようにカウント数（ま
たはその補数）に略反比例するカウンタ出力値を出力す
るカウンタを使用すると、可変遅延回路の遅延時間の最
大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小
できることを以下に示す。
【００２２】今、カウンタのカウント数をｐ（１０進
数），カウンタ出力値をｑ(１０進数)とする。既に述べ
たように、本発明の目的は、可変遅延回路の遅延時間の
可変幅をカウント数によらずほぼ一定にすることにより
達成される。すなわち、遅延時間ｔｐｄがカウント数ｐ
（またはその補数）に比例するようにすればよい。今、
カウント数ｐが図３と同様に０〜１５の範囲で変化する
とし、遅延時間の最大可変範囲を図３とほぼ同じにする
ために、ｔｐｄの最大値を１０００［ｐｓ］，ｔｐｄの
最小値を５５０［ｐｓ］とするには、ｔｐｄ［ｐｓ］＝
５５０＋３０×（１５−ｐ）が成立するようにすればよ
い。ここで、（１５−ｐ）はｐの補数であり、ｔｐｄは
ｐの補数に比例している。
数），カウンタ出力値をｑ(１０進数)とする。既に述べ
たように、本発明の目的は、可変遅延回路の遅延時間の
可変幅をカウント数によらずほぼ一定にすることにより
達成される。すなわち、遅延時間ｔｐｄがカウント数ｐ
（またはその補数）に比例するようにすればよい。今、
カウント数ｐが図３と同様に０〜１５の範囲で変化する
とし、遅延時間の最大可変範囲を図３とほぼ同じにする
ために、ｔｐｄの最大値を１０００［ｐｓ］，ｔｐｄの
最小値を５５０［ｐｓ］とするには、ｔｐｄ［ｐｓ］＝
５５０＋３０×（１５−ｐ）が成立するようにすればよ
い。ここで、（１５−ｐ）はｐの補数であり、ｔｐｄは
ｐの補数に比例している。
【００２３】一方、図４の電流源はカウンタ出力値ｑに
略比例する電流を発生する電流源なので、その電流値Ｉ
をＩ＝Ｉ0＋ｑ×Ｉ1と書き表す。既に述べたように、遅
延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例
し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍ
Ａ］と表される。今、遅延時間の最大可変範囲を図３と
ほぼ同じにするために、ｔｐｄの最大値が１０００［ｐ
ｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、
Ｉ0とＩ1を設定する。ｔｐｄが最大になるのは、ｑ＝０
の時なので、上式よりＩ0＝０.１［ｍＡ］となる。ま
た、ｔｐｄが最小になるのは、ｑが最大の時なので、例
えばｑの最大値を１００程度に設定すると、上式よりＩ
1＝０.０１［ｍＡ］となる。
略比例する電流を発生する電流源なので、その電流値Ｉ
をＩ＝Ｉ0＋ｑ×Ｉ1と書き表す。既に述べたように、遅
延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例
し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍ
Ａ］と表される。今、遅延時間の最大可変範囲を図３と
ほぼ同じにするために、ｔｐｄの最大値が１０００［ｐ
ｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、
Ｉ0とＩ1を設定する。ｔｐｄが最大になるのは、ｑ＝０
の時なので、上式よりＩ0＝０.１［ｍＡ］となる。ま
た、ｔｐｄが最小になるのは、ｑが最大の時なので、例
えばｑの最大値を１００程度に設定すると、上式よりＩ
1＝０.０１［ｍＡ］となる。
【００２４】以上より、ｔｐｄをｐの関数及びｑの関数
として書き表せたので、両者を等しいと置くと、ｐとｑ
の関係がｑ＝５００／｛５＋３×(１５−ｐ)｝−１０の
ように求まる。この式より、カウント数ｐが０，１，
２，３，４〜１５のように変化した時、カウンタ出力値
ｑが０，１，２，３，４，５，６，７，９，１２，１
５，２０，２６，３５，５３，９０のように変化するカ
ウンタを用いると、カウント数ｐと遅延時間ｔｐｄとの
関係は図５のようになる。図５より、カウント数ｐが０
〜１５まで変化する場合、この可変遅延回路の遅延時間
の最大可変範囲は１０００−５５０＝４５０［ｐｓ］で
あることがわかる。一方、可変幅はカウント数によらず
ほぼ一定になっており、可変幅が最も大きい所でもその
値は1000−９５５＝４５［ｐｓ］となっている。すなわ
ち、この可変遅延回路の遅延時間の最小可変幅は、４５
［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ち
ながら、最小可変幅を図３の１６７［ｐｓ］から４５
［ｐｓ］に、すなわち２７％に縮小できる。
として書き表せたので、両者を等しいと置くと、ｐとｑ
の関係がｑ＝５００／｛５＋３×(１５−ｐ)｝−１０の
ように求まる。この式より、カウント数ｐが０，１，
２，３，４〜１５のように変化した時、カウンタ出力値
ｑが０，１，２，３，４，５，６，７，９，１２，１
５，２０，２６，３５，５３，９０のように変化するカ
ウンタを用いると、カウント数ｐと遅延時間ｔｐｄとの
関係は図５のようになる。図５より、カウント数ｐが０
〜１５まで変化する場合、この可変遅延回路の遅延時間
の最大可変範囲は１０００−５５０＝４５０［ｐｓ］で
あることがわかる。一方、可変幅はカウント数によらず
ほぼ一定になっており、可変幅が最も大きい所でもその
値は1000−９５５＝４５［ｐｓ］となっている。すなわ
ち、この可変遅延回路の遅延時間の最小可変幅は、４５
［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ち
ながら、最小可変幅を図３の１６７［ｐｓ］から４５
［ｐｓ］に、すなわち２７％に縮小できる。
【００２５】以上より、カウント数（またはその補数）
に略反比例するカウンタ出力値を出力するカウンタを使
用すると、遅延時間ｔｐｄがカウント数（またはその補
数）に略比例し、可変遅延回路の遅延時間の最大可変範
囲をほぼ一定に保ちながら、最小可変幅を縮小できるこ
とがわかる。
に略反比例するカウンタ出力値を出力するカウンタを使
用すると、遅延時間ｔｐｄがカウント数（またはその補
数）に略比例し、可変遅延回路の遅延時間の最大可変範
囲をほぼ一定に保ちながら、最小可変幅を縮小できるこ
とがわかる。
【００２６】図７はカウンタの従来例を示す図である。
このカウンタは、例えば図２に示したカウンタＣＮＴに
適用できる。本カウンタは５個のフリップフロップ回路
ＦＦで構成される。フリップフロップ回路ＦＦの具体的
な構成例については後述する。このカウンタはカウント
アップ信号ＵＰまたはカウントダウン信号ＤＮを入力
し、これらの信号に応じてクロック信号ＣＫが入力され
る毎にカウント数を増加または減少し、このカウント数
を２進数のカウンタ出力値Ｓ１〜Ｓ５として出力する。
なお、本図のＴＣはクロック信号ＣＫのディスエイブル
信号であり、通常ＴＣはＨレベルになっている。このＴ
ＣをＬレベルにすると、クロック信号ＣＫが入力されて
もカウント数の増加または減少が行われないように制御
することが可能になる。また本図のＲＳはリセット信号
であり、ＲＳをＬレベルにすると、カウンタ出力値Ｓ１
〜Ｓ５は全て０にリセットされる。また、本図のＳ１〜
Ｓ５をＵＰまたはＤＮが入力されるゲートにフィードバ
ックしているのは、カウンタ出力値が０の時ＤＮ信号を
ディスエイブルするため、及びカウンタ出力値が１５の
時ＵＰ信号をディスエイブルするためである。
このカウンタは、例えば図２に示したカウンタＣＮＴに
適用できる。本カウンタは５個のフリップフロップ回路
ＦＦで構成される。フリップフロップ回路ＦＦの具体的
な構成例については後述する。このカウンタはカウント
アップ信号ＵＰまたはカウントダウン信号ＤＮを入力
し、これらの信号に応じてクロック信号ＣＫが入力され
る毎にカウント数を増加または減少し、このカウント数
を２進数のカウンタ出力値Ｓ１〜Ｓ５として出力する。
なお、本図のＴＣはクロック信号ＣＫのディスエイブル
信号であり、通常ＴＣはＨレベルになっている。このＴ
ＣをＬレベルにすると、クロック信号ＣＫが入力されて
もカウント数の増加または減少が行われないように制御
することが可能になる。また本図のＲＳはリセット信号
であり、ＲＳをＬレベルにすると、カウンタ出力値Ｓ１
〜Ｓ５は全て０にリセットされる。また、本図のＳ１〜
Ｓ５をＵＰまたはＤＮが入力されるゲートにフィードバ
ックしているのは、カウンタ出力値が０の時ＤＮ信号を
ディスエイブルするため、及びカウンタ出力値が１５の
時ＵＰ信号をディスエイブルするためである。
【００２７】図８は本発明の第２の実施例を示す図であ
り、図４に示したカウンタNLCNT の構成例を示してい
る。本カウンタはカウントアップ信号ＵＰまたはカウン
トダウン信号ＤＮを入力し、これらの信号に応じてクロ
ック信号ＣＫが入力される毎にカウント数を増加または
減少し、このカウント数に対応する２進数のカウンタ出
力値Ｓ１〜Ｓ５を出力する。本図が図７と異なるのは、
Ｓ４，Ｓ５を用いて／Ｃ１，／Ｃ２，／Ｃ４を発生し、
（Ｓ５，Ｓ４）＝（０，０）の時は、図７と同様ＵＰ及
びＤＮ信号がＳ１を出力するフリップフロップ回路に入
力されるようにし、（Ｓ５，Ｓ４）＝（０，１）の時
は、ＵＰ及びＤＮ信号がＳ２を出力するフリップフロッ
プ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（１，
０）または（１，１）の時は、ＵＰ及びＤＮ信号がＳ３
を出力するフリップフロップ回路に入力されるようにし
ている点である。カウンタをこのように構成すると、カ
ウント数ｐが０，１，２，３，４〜１５のように変化し
た時、カウンタ出力値ｑは０，１，２，３，４，５，
６，７，８，１０，１２，１４，１６，２０，２４，２
８のように変化する。
り、図４に示したカウンタNLCNT の構成例を示してい
る。本カウンタはカウントアップ信号ＵＰまたはカウン
トダウン信号ＤＮを入力し、これらの信号に応じてクロ
ック信号ＣＫが入力される毎にカウント数を増加または
減少し、このカウント数に対応する２進数のカウンタ出
力値Ｓ１〜Ｓ５を出力する。本図が図７と異なるのは、
Ｓ４，Ｓ５を用いて／Ｃ１，／Ｃ２，／Ｃ４を発生し、
（Ｓ５，Ｓ４）＝（０，０）の時は、図７と同様ＵＰ及
びＤＮ信号がＳ１を出力するフリップフロップ回路に入
力されるようにし、（Ｓ５，Ｓ４）＝（０，１）の時
は、ＵＰ及びＤＮ信号がＳ２を出力するフリップフロッ
プ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（１，
０）または（１，１）の時は、ＵＰ及びＤＮ信号がＳ３
を出力するフリップフロップ回路に入力されるようにし
ている点である。カウンタをこのように構成すると、カ
ウント数ｐが０，１，２，３，４〜１５のように変化し
た時、カウンタ出力値ｑは０，１，２，３，４，５，
６，７，８，１０，１２，１４，１６，２０，２４，２
８のように変化する。
【００２８】同様の原理で、多少複雑にはなるものの、
図４の説明で述べたような、カウント数ｐが０，１，
２，３，４〜１５のように変化した時、カウンタ出力値
ｑが０，１，２，３，４，５，６，７，９，１２，１
５，２０，２６，３５，５３，９０のように変化するカ
ウンタを構成できるのは明らかである。しかし、実際に
はこのように複雑にしなくても、本図に示したカウンタ
でも十分本発明の効果は得られる。
図４の説明で述べたような、カウント数ｐが０，１，
２，３，４〜１５のように変化した時、カウンタ出力値
ｑが０，１，２，３，４，５，６，７，９，１２，１
５，２０，２６，３５，５３，９０のように変化するカ
ウンタを構成できるのは明らかである。しかし、実際に
はこのように複雑にしなくても、本図に示したカウンタ
でも十分本発明の効果は得られる。
【００２９】図６は、図８のカウンタを図４のカウンタ
ＮＬＣＮＴに適用した場合の、カウント数ｐと遅延時間
ｔｐｄとの関係を示している。ただし、この場合ではｑ
の最大値が２８なので、遅延時間の最大可変範囲を図３
とほぼ同じにするために、図４の説明で述べたＩ1 の値
をＩ1＝０.０３［ｍＡ］に設定している。図６より、カ
ウント数ｐが０〜１５まで変化する場合、この可変遅延
回路の遅延時間の最大可変範囲は１０００−５５３＝４
４７［ｐｓ］であることがわかる。一方、可変幅が最も
大きい所でもその値は１０００−８８５＝１１５［ｐ
ｓ］となっている。すなわち、この可変遅延回路の遅延
時間の最小可変幅は、１１５［ｐｓ］となり、図３の最
大可変範囲をほぼ一定に保ちながら、最小可変幅を図３
の１６７［ｐｓ］から１１５［ｐｓ］に、すなわち６９
％に縮小できる。
ＮＬＣＮＴに適用した場合の、カウント数ｐと遅延時間
ｔｐｄとの関係を示している。ただし、この場合ではｑ
の最大値が２８なので、遅延時間の最大可変範囲を図３
とほぼ同じにするために、図４の説明で述べたＩ1 の値
をＩ1＝０.０３［ｍＡ］に設定している。図６より、カ
ウント数ｐが０〜１５まで変化する場合、この可変遅延
回路の遅延時間の最大可変範囲は１０００−５５３＝４
４７［ｐｓ］であることがわかる。一方、可変幅が最も
大きい所でもその値は１０００−８８５＝１１５［ｐ
ｓ］となっている。すなわち、この可変遅延回路の遅延
時間の最小可変幅は、１１５［ｐｓ］となり、図３の最
大可変範囲をほぼ一定に保ちながら、最小可変幅を図３
の１６７［ｐｓ］から１１５［ｐｓ］に、すなわち６９
％に縮小できる。
【００３０】図９は本発明の第３の実施例を示す図であ
り、図８に示したカウンタを構成するフリップフロップ
回路ＦＦの具体的な構成例を示している。本回路は、よ
く知られた２個のＮＡＮＤ回路の入出力を互いにクロス
カップルしたラッチ回路を２組設けたフリップフロップ
回路を基本構成としている。従って、本フリップフロッ
プ回路の動作については、当業者にとって明らかなの
で、ここでの説明は省略する。なお、本回路は図７に示
したカウンタを構成するフリップフロップ回路ＦＦにも
使用できる。
り、図８に示したカウンタを構成するフリップフロップ
回路ＦＦの具体的な構成例を示している。本回路は、よ
く知られた２個のＮＡＮＤ回路の入出力を互いにクロス
カップルしたラッチ回路を２組設けたフリップフロップ
回路を基本構成としている。従って、本フリップフロッ
プ回路の動作については、当業者にとって明らかなの
で、ここでの説明は省略する。なお、本回路は図７に示
したカウンタを構成するフリップフロップ回路ＦＦにも
使用できる。
【００３１】図１０は本発明の第４の実施例を示す図で
あり、図８に示したカウンタを構成するフリップフロッ
プ回路ＦＦの他の具体的な構成例を示している。本回路
も、よく知られた２個のＮＡＮＤ回路の入出力を互いに
クロスカップルしたラッチ回路を２組設けたフリップフ
ロップ回路を基本構成としている。従って、本フリップ
フロップ回路の動作については、当業者にとって明らか
なので、ここでの説明は省略する。なお、本回路は図７
に示したカウンタを構成するフリップフロップ回路ＦＦ
にも使用できる。
あり、図８に示したカウンタを構成するフリップフロッ
プ回路ＦＦの他の具体的な構成例を示している。本回路
も、よく知られた２個のＮＡＮＤ回路の入出力を互いに
クロスカップルしたラッチ回路を２組設けたフリップフ
ロップ回路を基本構成としている。従って、本フリップ
フロップ回路の動作については、当業者にとって明らか
なので、ここでの説明は省略する。なお、本回路は図７
に示したカウンタを構成するフリップフロップ回路ＦＦ
にも使用できる。
【００３２】図１１は本発明の第５の実施例を示す図で
ある。本実施例では本発明に従って、カウントアップ信
号ＵＰまたはカウントダウン信号ＤＮを入力し、信号に
応じてカウント数を増加または減少し、カウント数に対
応するカウンタ出力値を出力するカウンタＣＮＴと、カ
ウンタ出力値を入力し、カウンタ出力値によって電流値
が制御される電流源（ＳＷ１，ＳＷ２〜ＳＷｎ及び
Ｒ0，Ｒ1，Ｒ2 〜Ｒｎ）と、電流源に駆動され、遅延時
間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ
２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ
及びＩＶＯ）とで構成され、カウントアップ信号または
カウントダウン信号でカウンタ出力値及び電流源の電流
値を制御することにより、遅延回路の遅延時間を制御す
る可変遅延回路において、カウンタＣＮＴはカウント数
（またはその補数）に略比例するカウンタ出力値を出力
するカウンタとし、電流源はカウンタ出力値に略反比例
する電流を発生する電流源としている。
ある。本実施例では本発明に従って、カウントアップ信
号ＵＰまたはカウントダウン信号ＤＮを入力し、信号に
応じてカウント数を増加または減少し、カウント数に対
応するカウンタ出力値を出力するカウンタＣＮＴと、カ
ウンタ出力値を入力し、カウンタ出力値によって電流値
が制御される電流源（ＳＷ１，ＳＷ２〜ＳＷｎ及び
Ｒ0，Ｒ1，Ｒ2 〜Ｒｎ）と、電流源に駆動され、遅延時
間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ
２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ
及びＩＶＯ）とで構成され、カウントアップ信号または
カウントダウン信号でカウンタ出力値及び電流源の電流
値を制御することにより、遅延回路の遅延時間を制御す
る可変遅延回路において、カウンタＣＮＴはカウント数
（またはその補数）に略比例するカウンタ出力値を出力
するカウンタとし、電流源はカウンタ出力値に略反比例
する電流を発生する電流源としている。
【００３３】すなわち、本実施例のカウンタと遅延回路
は図２と同じであり、電流源のみが異なっている。既に
述べたように、図２の電流源はｎチャネル電界効果トラ
ンジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成されて
おり、この電流源の電流値はカウンタのカウンタ出力値
に比例した値となっている。
は図２と同じであり、電流源のみが異なっている。既に
述べたように、図２の電流源はｎチャネル電界効果トラ
ンジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成されて
おり、この電流源の電流値はカウンタのカウンタ出力値
に比例した値となっている。
【００３４】一方、本実施例の電流源は、カウンタ出力
値に略反比例する電流を発生する電流源になっている。
すなわち、本実施例の電流源は、抵抗ＲｉとスイッチＳ
Ｗｉ（ｉ＝１〜ｎの整数）を並列接続した回路を複数個
直列接続した回路ブロックを含んで構成され、カウンタ
の出力値Ｓｉでスイッチのオンとオフを制御することで
回路ブロックの抵抗を変化させ、回路ブロックの抵抗に
略反比例する電流値を発生する電流源になっている。
値に略反比例する電流を発生する電流源になっている。
すなわち、本実施例の電流源は、抵抗ＲｉとスイッチＳ
Ｗｉ（ｉ＝１〜ｎの整数）を並列接続した回路を複数個
直列接続した回路ブロックを含んで構成され、カウンタ
の出力値Ｓｉでスイッチのオンとオフを制御することで
回路ブロックの抵抗を変化させ、回路ブロックの抵抗に
略反比例する電流値を発生する電流源になっている。
【００３５】図１１のスイッチＳＷｉはカウンタ出力値
Ｓｉで制御されており、Ｓｉが０（Ｌレベル）の時は、
ＳＷｉがオフし、抵抗ＲｉとスイッチＳＷｉを並列接続
した回路の抵抗値はＲｉ［Ω］となる。また、Ｓｉが１
(Ｈレベル)の時は、ＳＷｉがオンし、抵抗Ｒｉとスイッ
チＳＷｉを並列接続した回路の抵抗値は０［Ω］とな
る。今、抵抗値Ｒｉを２＾（ｉ−１）に比例するように
Ｒｉ＝２＾(ｉ−１)×Ｒ1に設定すると、抵抗Ｒ0と抵抗
Ｒｉ及びスイッチＳＷｉで構成される回路ブロック全体
の抵抗ＲＴは、ＲＴ＝Ｒ0＋Ｓ１×２＾０×Ｒ1＋Ｓ２×
２＾１×Ｒ1 ＋………＋Ｓｎ×２＾(ｎ−１）×Ｒ1＝Ｒ
0＋ｑ×Ｒ1（ｑはカウンタ出力値であり、ｑ＝Ｓ１×２
＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係
が成立している）となり、電流源の電流値Ｉは、Ｉ＝Ｖ
Ｔ／ＲＴ（ＶＴは回路ブロック全体にかかる電圧）とな
る。すなわち、回路ブロック全体の抵抗ＲＴはカウンタ
のカウンタ出力値ｑに比例した値となり、電流源の電流
値Ｉはカウンタ出力値ｑに反比例した値となる。
Ｓｉで制御されており、Ｓｉが０（Ｌレベル）の時は、
ＳＷｉがオフし、抵抗ＲｉとスイッチＳＷｉを並列接続
した回路の抵抗値はＲｉ［Ω］となる。また、Ｓｉが１
(Ｈレベル)の時は、ＳＷｉがオンし、抵抗Ｒｉとスイッ
チＳＷｉを並列接続した回路の抵抗値は０［Ω］とな
る。今、抵抗値Ｒｉを２＾（ｉ−１）に比例するように
Ｒｉ＝２＾(ｉ−１)×Ｒ1に設定すると、抵抗Ｒ0と抵抗
Ｒｉ及びスイッチＳＷｉで構成される回路ブロック全体
の抵抗ＲＴは、ＲＴ＝Ｒ0＋Ｓ１×２＾０×Ｒ1＋Ｓ２×
２＾１×Ｒ1 ＋………＋Ｓｎ×２＾(ｎ−１）×Ｒ1＝Ｒ
0＋ｑ×Ｒ1（ｑはカウンタ出力値であり、ｑ＝Ｓ１×２
＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係
が成立している）となり、電流源の電流値Ｉは、Ｉ＝Ｖ
Ｔ／ＲＴ（ＶＴは回路ブロック全体にかかる電圧）とな
る。すなわち、回路ブロック全体の抵抗ＲＴはカウンタ
のカウンタ出力値ｑに比例した値となり、電流源の電流
値Ｉはカウンタ出力値ｑに反比例した値となる。
【００３６】このようにカウンタ出力値に反比例する電
流を発生する電流源を使用すると、可変遅延回路の遅延
時間の最大可変範囲をほぼ一定に保ちながら、最小可変
幅を縮小できることを以下に示す。
流を発生する電流源を使用すると、可変遅延回路の遅延
時間の最大可変範囲をほぼ一定に保ちながら、最小可変
幅を縮小できることを以下に示す。
【００３７】今、カウンタのカウント数をｐ，カウンタ
出力値をｑとし、カウンタ出力値ｑがカウント数ｐの補
数(１５−ｐ)に比例するカウンタを使用するとする。こ
の時、抵抗ＲＴは、ＲＴ＝Ｒ0＋(１５−ｐ)×Ｒ1、電流
源の電流値Ｉは、Ｉ［ｍＡ］＝１／ＲＴ［ｋΩ］（ＶＴ
＝１［Ｖ］に設定するとした。）と書ける。
出力値をｑとし、カウンタ出力値ｑがカウント数ｐの補
数(１５−ｐ)に比例するカウンタを使用するとする。こ
の時、抵抗ＲＴは、ＲＴ＝Ｒ0＋(１５−ｐ)×Ｒ1、電流
源の電流値Ｉは、Ｉ［ｍＡ］＝１／ＲＴ［ｋΩ］（ＶＴ
＝１［Ｖ］に設定するとした。）と書ける。
【００３８】既に述べたように、遅延回路の遅延時間ｔ
ｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ
［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、
遅延時間の最大可変範囲を図３とほぼ同じにするため
に、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小
値が５５０［ｐｓ］となるように、Ｒ0とＲ1を設定す
る。ｔｐｄが最小になるのは、ｐ＝１５の時なので、上
式よりＲ0 ＝１［ｋΩ］となる。また、ｔｐｄが最大に
なるのは、ｐ＝０の時なので、上式よりＲ1＝０.６［ｋ
Ω］となる。
ｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ
［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、
遅延時間の最大可変範囲を図３とほぼ同じにするため
に、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小
値が５５０［ｐｓ］となるように、Ｒ0とＲ1を設定す
る。ｔｐｄが最小になるのは、ｐ＝１５の時なので、上
式よりＲ0 ＝１［ｋΩ］となる。また、ｔｐｄが最大に
なるのは、ｐ＝０の時なので、上式よりＲ1＝０.６［ｋ
Ω］となる。
【００３９】以上より、ｔｐｄは、ｔｐｄ［ｐｓ］＝５
００＋５０×ＲＴ［ｋΩ］＝５００＋５０×{１＋(１５
−ｐ)×０.６｝となる。このカウント数ｐと遅延時間ｔ
ｐｄとの関係は図１２のようになる。図１２より、カウ
ント数ｐが０〜１５まで変化する場合、この可変遅延回
路の遅延時間の最大可変範囲は１０００−５５０＝４５
０［ｐｓ］であることがわかる。一方、可変幅はカウン
ト数によらず常に一定になっており、その値は３０［ｐ
ｓ］となっている。すなわち、この可変遅延回路の遅延
時間の最小可変幅は、３０［ｐｓ］となり、図３の最大
可変範囲をほぼ一定に保ちながら、最小可変幅を図３の
１６７［ｐｓ］から３０［ｐｓ］に、すなわち１８％に
縮小できる。
００＋５０×ＲＴ［ｋΩ］＝５００＋５０×{１＋(１５
−ｐ)×０.６｝となる。このカウント数ｐと遅延時間ｔ
ｐｄとの関係は図１２のようになる。図１２より、カウ
ント数ｐが０〜１５まで変化する場合、この可変遅延回
路の遅延時間の最大可変範囲は１０００−５５０＝４５
０［ｐｓ］であることがわかる。一方、可変幅はカウン
ト数によらず常に一定になっており、その値は３０［ｐ
ｓ］となっている。すなわち、この可変遅延回路の遅延
時間の最小可変幅は、３０［ｐｓ］となり、図３の最大
可変範囲をほぼ一定に保ちながら、最小可変幅を図３の
１６７［ｐｓ］から３０［ｐｓ］に、すなわち１８％に
縮小できる。
【００４０】以上より、カウンタ出力値に略反比例する
電流を発生する電流源を使用すると、可変遅延回路の遅
延時間の最大可変範囲をほぼ一定に保ちながら、最小可
変幅を縮小できることがわかる。
電流を発生する電流源を使用すると、可変遅延回路の遅
延時間の最大可変範囲をほぼ一定に保ちながら、最小可
変幅を縮小できることがわかる。
【００４１】図１３は本発明の第６の実施例を示す図で
ある。本図が図１１と異なるのは、電流源の構成のみで
ある。図１１では電流源をスイッチＳＷ１，ＳＷ２〜Ｓ
Ｗｎ及び抵抗Ｒ0，Ｒ1，Ｒ2〜Ｒｎ とで構成していた。
これに対し、本図ではスイッチＳＷｉをｎチャネル電界
効果トランジスタＮ２ｉ，抵抗Ｒｉをｎチャネル電界効
果トランジスタＮ３ｉで構成している。このように、ス
イッチ及び抵抗を全て電界効果トランジスタで構成する
と、本回路を構成するために余分な素子を導入する必要
がなくなり好都合である。また、抵抗として使用するｎ
チャネル電界効果トランジスタＮ３ｉの抵抗値は、トラ
ンジスタのゲート幅、またはゲート長、またはゲート電
圧を変化させることによって任意の値に設定できる。従
って本回路の特性も図１１の回路の特性とほぼ同じにす
ることができ、可変遅延回路の遅延時間の最大可変範囲
をほぼ一定に保ちながら、最小可変幅を縮小できるとい
う同様の効果が得られる。
ある。本図が図１１と異なるのは、電流源の構成のみで
ある。図１１では電流源をスイッチＳＷ１，ＳＷ２〜Ｓ
Ｗｎ及び抵抗Ｒ0，Ｒ1，Ｒ2〜Ｒｎ とで構成していた。
これに対し、本図ではスイッチＳＷｉをｎチャネル電界
効果トランジスタＮ２ｉ，抵抗Ｒｉをｎチャネル電界効
果トランジスタＮ３ｉで構成している。このように、ス
イッチ及び抵抗を全て電界効果トランジスタで構成する
と、本回路を構成するために余分な素子を導入する必要
がなくなり好都合である。また、抵抗として使用するｎ
チャネル電界効果トランジスタＮ３ｉの抵抗値は、トラ
ンジスタのゲート幅、またはゲート長、またはゲート電
圧を変化させることによって任意の値に設定できる。従
って本回路の特性も図１１の回路の特性とほぼ同じにす
ることができ、可変遅延回路の遅延時間の最大可変範囲
をほぼ一定に保ちながら、最小可変幅を縮小できるとい
う同様の効果が得られる。
【００４２】
【発明の効果】本発明を用いると、デジタル方式の可変
遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ち
ながら、最小可変幅を、例えば２７％，６９％または１
８％に縮小することができる。
遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ち
ながら、最小可変幅を、例えば２７％，６９％または１
８％に縮小することができる。
【図１】従来例を示す回路図。
【図２】発明の一実施例の回路図。
【図３】図２の回路の特性図。
【図４】本発明の第１の実施例を示す回路図。
【図５】図４の回路の特性図。
【図６】図４のＮＬＣＮＴに図８の回路を適用した場合
の特性図。
の特性図。
【図７】カウンタの従来例を示す回路図。
【図８】本発明の第２の実施例に用いたカウンタの例を
示す回路図。
示す回路図。
【図９】本発明の第３の実施例のフリップフロップを用
いたカウンタの例を示す回路図。
いたカウンタの例を示す回路図。
【図１０】本発明の第４の実施例のフリップフロップを
用いたカウンタの例を示す回路図。
用いたカウンタの例を示す回路図。
【図１１】本発明の第５の実施例を示す回路図。
【図１２】図１１の回路の特性図。
【図１３】本発明の第６の実施例を示す回路図。
ＣＮＴ…カウンタ、ＵＰ…カウントアップ信号、ＤＮ…
カウントダウン信号、ＣＫ…クロック信号、ＳＷｉ…ス
イッチ、Ｒｉ…抵抗、Ｎｉ…ｎチャネル電界効果トラン
ジスタ、Ｐｉ…ｐチャネル電界効果トランジスタ、ＩＶ
１，ＩＶ２〜ＩＶｍ及びＩＶＯ…インバータ。
カウントダウン信号、ＣＫ…クロック信号、ＳＷｉ…ス
イッチ、Ｒｉ…抵抗、Ｎｉ…ｎチャネル電界効果トラン
ジスタ、Ｐｉ…ｐチャネル電界効果トランジスタ、ＩＶ
１，ＩＶ２〜ＩＶｍ及びＩＶＯ…インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (3)
- 【請求項１】カウントアップ信号またはカウントダウン
信号を入力し、上記信号に応じてカウント数を増加また
は減少し、上記カウント数に対応するカウンタ出力値を
出力するカウンタと、上記カウンタ出力値を入力し、上
記カウンタ出力値によって電流値が制御される電流源
と、上記電流源に駆動され、遅延時間が上記電流源の電
流値に略反比例する遅延回路とで構成され、上記カウン
トアップ信号またはカウントダウン信号でカウンタ出力
値及び電流源の電流値を制御することにより、上記遅延
回路の遅延時間を制御する可変遅延回路において、上記
カウンタはカウント数（またはその補数）に略反比例す
るカウンタ出力値を出力するカウンタとし、上記電流源
はカウンタ出力値に略比例する電流を発生する電流源と
したことを特徴とする可変遅延回路。 - 【請求項２】カウントアップ信号またはカウントダウン
信号を入力し、カウント信号に応じてカウント数を増加
または減少し、上記カウント数に対応するカウンタ出力
値を出力するカウンタと、上記カウンタ出力値を入力
し、上記カウンタ出力値によって電流値が制御される電
流源と、上記電流源に駆動され、遅延時間が上記電流源
の電流値に略反比例する遅延回路とで構成され、上記カ
ウントアップ信号またはカウントダウン信号でカウンタ
出力値及び電流源の電流値を制御することにより、上記
遅延回路の遅延時間を制御する可変遅延回路において、
上記カウンタはカウント数（またはその補数）に略比例
するカウンタ出力値を出力するカウンタとし、上記電流
源はカウンタ出力値に略反比例する電流を発生する電流
源としたことを特徴とする可変遅延回路。 - 【請求項３】請求項２に記載の上記電流源は、抵抗とス
イッチを並列接続した回路を複数個直列接続した回路ブ
ロックを含んで構成され、上記カウンタの出力値で上記
スイッチのオンとオフを制御することで上記回路ブロッ
クの抵抗を変化させ、上記回路ブロックの抵抗に略反比
例する電流値を発生する電流源である可変遅延回路。
Priority Applications (1)
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|---|---|---|---|
| JP09382396A JP3550868B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延回路 |
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|---|---|---|---|
| JP09382396A JP3550868B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09284125A true JPH09284125A (ja) | 1997-10-31 |
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ID=14093126
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|---|---|---|---|
| JP09382396A Expired - Fee Related JP3550868B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延回路 |
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|---|---|
| JP (1) | JP3550868B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40053E1 (en) | 2000-01-31 | 2008-02-12 | Fujitsu Limited | Delay circuit having delay time adjustable by current |
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1996
- 1996-04-16 JP JP09382396A patent/JP3550868B2/ja not_active Expired - Fee Related
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