JPH09289293A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH09289293A
JPH09289293A JP8101053A JP10105396A JPH09289293A JP H09289293 A JPH09289293 A JP H09289293A JP 8101053 A JP8101053 A JP 8101053A JP 10105396 A JP10105396 A JP 10105396A JP H09289293 A JPH09289293 A JP H09289293A
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Abstract

(57)【要約】 （修正有） 【課題】 複数個の象限領域に空間的に分割された複数
個のメモリセルを持つ半導体メモリ装置において、上側
あるいは下側の電源に偏っていたノイズ源を、左側と右
側で上下に分散させ、ノイズを小さく抑えて、センスア
ンプの増幅スピードの高速化を図る。 【解決手段】 象限領域５０〜５３の各々が複数個の区
分を持ち、前記象限領域の各々は、それぞれの象限領域
内のみで区分に接続されたデータ線を有している。メモ
リセルが４つの象限領域に分割され、区分をアドレス指
定して活性化するためのＸデコーダー５４を含み、これ
は上側及び下側の象限領域の間に配置される。またＹデ
コーダー５５を含み、これは左側及び右側の象限領域の
間に配置される。複数個の象限領域の周縁部に沿って主
たる電源が配線され、チップの上下側に各々配線された
電源は主に各々上下側の象限領域に用いられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、分割動作方式のメモリセルアレイを有す
るダイナミック形ランダムアクセスメモリ装置（随時読
み書き可能なダイナミック形メモリ装置）に関するもの
である。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来の半導体メモリ装置のブロック分割方式の構成図、
図４は図３のＡ部拡大図、図５はその従来の半導体メモ
リ装置のセンスアンプ列を示す図である。
【０００３】一般的に、大容量のダイナミック形ランダ
ムアクセスメモリ装置（ＤＲＡＭ）は、メモリアレイが
ＸデコーダーやＹデコーダーによって４つの象限領域に
分割されている。象限領域１０，１１はチップの上側半
分に配置され、象限領域１２，１３は下側半分に配置さ
れる。両者の間の領域１４はＸデコーダーに当てられ
る。象限領域１０，１３はチップの左側半分に配置さ
れ、象限領域１１，１２は右側半分に配置される。両者
の間の領域１５はＹデコーダーに当てられる。各象限領
域は複数個の区分で構成され、各区分は複数個のメモリ
セル、複数本のビット線、複数本のワード線で構成され
る。
【０００４】各象限領域において、各区分の左右両側に
は、図５に示すように、複数個のセンスアンプ回路２１
とセンスラッチ回路２２で構成されたセンスアンプ列２
４が配置されている。なお、センスラッチ回路２２はＭ
ＯＳトランジスタ２２Ａと２２Ｂを有し、それらのゲー
トは正相と反転相のセンスラッチ信号２５により制御さ
れる。
【０００５】複数個のセンスアンプ列２４が接続された
電源配線１６，１７，１８，１９は象限領域を囲むよう
に配置されている。電源配線１６，１７は主にチップの
上側半分にある象限領域１０，１１中の複数個のセンス
アンプ列２４で使用され、電源配線１８，１９は主にチ
ップの下側半分にある象限領域１２，１３中の複数個の
センスアンプ列２４で使用される。
【０００６】従来これら４つの象限領域１０，１１，１
２，１３を２つのブロックに分割する場合、回路的、レ
イアウト的要因から上側半分の象限領域１０，１１をブ
ロックＡとし、下側半分の象限領域１２，１３をブロッ
クＢとしていた。しかし、このようなブロック分割の仕
方では、ノイズ源となる回路が上側あるいは下側の電源
に偏ってしまっていた。図４において２３は区分を示
し、図５において、２６はビット線対を示している。
【０００７】
【発明が解決しようとする課題】ブロックＡを活性化さ
せると、象限領域１０，１１の複数個の区分が同時に活
性化され、その両側にあるセンスアンプ列２４も活性化
される。センスアンプ列２４が活性化されると（センス
ラッチ動作が行われると）、ビット線に転送されたメモ
リセルの情報をセンスアンプが増幅するために、電源と
センスアンプ間で電荷の充放電がなされる（図６参
照）。
【０００８】活性化された複数個のセンスアンプ列２４
は、電源配線１６，１７に偏っているために、電源配線
１６，１７に大きなノイズがのり、電源配線１８，１９
にはノイズは殆どのらない（図７参照）。この大きなノ
イズの影響で、センスアンプは増幅スピードが遅くな
り、結果的にチップのアクセス時間を遅くする原因とな
っていた。
【０００９】本発明は、上記問題点を解決し、上側ある
いは下側の電源に偏っていたノイズ源を左側と右側で上
下に分散させ、ノイズを小さく抑えて、センスアンプの
増幅スピードの高速化を図ることができ、チップのアク
セス時間の高速化が可能な半導体メモリ装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕複数個の象限領域に空間的に分割された複数個の
メモリセルを持つ半導体メモリ装置において、象限領域
の各々が複数個の区分を持ち、前記象限領域の各々は、
それぞれの象限領域内のみで区分に接続されたデータ線
を有し、この象限領域の１個又は複数個を１つのブロッ
クとして扱い、複数個のブロックを分割動作させ、前記
メモリセルが４つの象限領域に分割され、区分をアドレ
ス指定して活性化するためのＸデコーダーを含み、この
Ｘデコーダーは上側及び下側の象限領域の間に配置さ
れ、前記メモリセルをアドレス指定してデータ線に接続
させるためのＹデコーダーを含み、このＹデコーダーは
左側及び右側の象限領域の間に配置され、前記複数個の
象限領域の周縁部に沿って主たる電源が配線され、チッ
プの上側に配線された電源は主に上側の象限領域に用い
られ、チップの下側に配線された電源は主に下側の象限
領域に用いられる半導体メモリ装置であって、前記象限
領域をクロス状にブロック分割するようにしたものであ
る。
【００１１】このように、象限領域をクロス状にブロッ
ク分割したことにより、従来、上側あるいは下側の電源
に偏っていたノイズ源を、左側と右側で上下に分散させ
ることができ、従来よりもノイズを小さく抑えることが
できる。これにより、従来よりもセンスアンプの増幅ス
ピードの高速化を図ることができ、結果的にチップのア
クセス時間の高速化が可能となる。
【００１２】〔２〕上記〔１〕記載の半導体メモリ装置
において、それぞれの象限領域をさらに小さな複数個の
象限領域に分割し、格子状にブロック分割するようにし
たものである。このように、象限領域を格子状にブロッ
ク分割したことにより、ノイズ源の偏りが無くなり、チ
ップ全体に分散されるため電源配線を効率よく使用する
ことができる。
【００１３】これにより、ノイズを効果的に小さく抑
え、電力消費が均一に行われるようになり、従来よりも
センスアンプの増幅スピードの高速化を図ることができ
る。 〔３〕複数個の象限領域に空間的に分割された複数個の
メモリセルを持つ半導体メモリ装置において、象限領域
の各々が複数個の区分を持ち、前記象限領域の各々は、
それぞれの象限領域内のみで区分に接続されたデータ線
を有し、この象限領域の１個又は複数個を１つのブロッ
クとして扱い、複数個のブロックを分割動作させ、前記
メモリセルが４つの象限領域に分割され、区分をアドレ
ス指定して活性化するためのＸデコーダーを含み、この
Ｘデコーダーは上側及び下側の象限領域の間に配置さ
れ、前記メモリセルをアドレス指定してデータ線に接続
させるためのＹデコーダーを含み、このＹデコーダー
は、左側及び右側の象限領域の間に配置され、前記複数
個の象限領域の周縁部に沿って主たる電源が配線され、
チップの上側に配線された電源は主に上側の象限領域に
用いられ、チップの下側に配線された電源は主に下側の
象限領域に用いられる半導体メモリ装置であって、前記
上側の電源と下側の電源が前記Ｙデコーダーの配置され
ている領域で交差するように配線されるようにしたもの
である。
【００１４】したがって、回路や回路構成を変更するこ
となく、電源レイアウトの変更のみによって、ノイズ源
を分散させ、電源ノイズを低減することができる。これ
により、従来よりもセンスアンプの増幅スピードの高速
化を図ることができ、結果的にチップのアクセス時間の
高速化を図ることができる。 〔４〕複数個の象限領域に空間的に分割された複数個の
メモリセルを持つ半導体メモリ装置において、象限領域
の各々が複数個の区分を持ち、前記象限領域の各々は、
それぞれの象限領域内のみで区分に接続されたデータ線
を有し、この象限領域の１個又は複数個を１つのブロッ
クとして扱い、複数個のブロックを分割動作させ、前記
メモリセルが４つの象限領域に分割され、区分をアドレ
ス指定して活性化するためのＸデコーダーを含み、この
Ｘデコーダーは上側及び下側の象限領域の間に配置さ
れ、メモリセルをアドレス指定してデータ線に接続させ
るためのＹデコーダーを含み、このＹデコーダーは左側
及び右側の象限領域の間に配置され、前記複数個の象限
領域の周縁部に沿って主たる電源が配線され、チップの
上側に配線された電源は主に上側の象限領域に用いら
れ、チップの下側に配線された電源は主に下側の象限領
域に用いられる半導体メモリ装置であって、前記各象限
領域の周縁部に沿って配置されていた電源を１つにまと
めて配線幅を大きくし、前記Ｘデコーダーの配置されて
いる領域に配線し、その電源が上側の象限領域と下側の
象限領域の双方に用いられるようにしたものである。
【００１５】このように、上下の電源を１つにまとめて
領域に配置することにより、チップサイズを変更するこ
となく、電源配線を効率よく使うことができ、ノイズ低
減効果を奏することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す半導体メモリ装置のブロック分割方式の模
式図、図２はその半導体メモリ装置のブロック分割方式
の構成図である。これらの図に示すように、メモリセル
アレイがＸデコーダーやＹデコーダーによって４つの象
限領域に分割されている。
【００１７】象限領域５０，５１はチップの上側半分に
配置され、象限領域５２，５３は下側半分に配置され
る。上側の象限領域５０，５１と下側の象限領域５２，
５３の間の領域５４はＸデコーダーに当てられる。象限
領域５０，５３はチップの左側半分に配置され、象限領
域５１，５２は右側半分に配置される。右側の象限領域
５１，５２と左側の象限領域５０，５３の間の領域５５
はＹデコーダーに当てられる。
【００１８】各象限領域は複数個の区分で構成され、各
区分は複数個のメモリセル、複数本のビット線、複数本
のワード線で構成される。各象限領域において、各区分
の左右両側には、前記した図５に示すように、複数個の
センスアンプ回路２１とセンスラッチ回路２２で構成さ
れた区分２３を有するセンスアンプ列２４（図２ではセ
ンスアンプ列６０）が配置されている。
【００１９】複数個のセンスアンプ列６０が接続された
電源配線５６，５７，５８，５９（ここでは、Ｖdd配線
５６，５８、Ｇnd配線５７，５９）は、象限領域５０，
５１，５２，５３を囲むように配置されている。電源配
線５６，５７は主にチップの上側半分にある象限領域５
０，５１中の複数個のセンスアンプ列６０で使用され、
電源配線５８，５９は主にチップの下側半分にある象限
領域５２，５３中の複数個のセンスアンプ列６０で使用
される。
【００２０】このように、第１実施例では象限領域を制
御する信号の入力の仕方を工夫することによって、チッ
プ内部の電源ノイズを低減し、センスアンプの増幅スピ
ードを高速化するために、メモリセルアレイの象限領域
５０，５２をブロックＡに、象限領域５１，５３をブロ
ックＢに分割している。ブロックＡを活性化させると、
象限領域５０，５２の複数個の区分が同時に活性化さ
れ、その両側にあるセンスアンプ列も活性化される。セ
ンスアンプ列が活性化されると（センスラッチ動作が行
われると）、ビット線に転送されたメモリセルの情報を
センスアンプが増幅するために、電源とセンスアンプ間
で電荷の充放電がなされる。ここで、象限領域内の全て
のセルが選択されるという意味ではなく、象限領域内の
特定のセル（セル列）が選択されると意味である。この
ことは、他の実施例においても同様である。
【００２１】したがって、第１実施例のブロック分割方
式では、この活性化される象限領域が、電源配線５６，
５７と電源配線５８，５９に、同等に分散されるように
なっている。上記したように、第１実施例では回路構成
を変更し、象限領域をクロス状にブロック分割したこと
により、従来のように、上側あるいは下側の電源に偏っ
ていたノイズ源を左側と右側で上下に分散させることが
でき、図２に示すように、従来よりもノイズを小さく抑
えることができる。
【００２２】これにより、従来よりもセンスアンプの増
幅スピードの高速化を図ることができ、結果的にチップ
のアクセス時間の高速化が可能となる。次に、本発明の
第２実施例について説明する。図８は本発明の第２実施
例を示す半導体メモリ装置のブロック分割方式の模式図
である。
【００２３】この実施例の基本的な構成は、第１実施例
と同様であるが、この実施例では電源ノイズを効果的に
低減し、センスアンプの増幅スピードの高速化を図るた
めに、各象限領域を更に小さな複数個の象限領域に分割
し、各象限領域中の隣り合わない複数個の小さな象限領
域を１つのブロックとしている。各象限領域を２つの小
さな象限領域に分割した場合を図９に具体例１として、
４つの小さな象限領域に分割した場合を図１０に具体例
２として示している。
【００２４】第２実施例の動作は第１実施例と同様なの
で、その説明は省略する。ノイズ源の分布を考える時、
ブロックＡが動作する場合を例にとって考えると、従来
回路では、図７に示すように、上側の電源にノイズ源が
偏っていた。第１実施例では、図２に示すように、上側
の電源の左のパッド近辺と、下側の電源の右のパッド近
辺にノイズ源が偏っていたが、第２実施例では、回路及
び回路構成を変更し、象限領域を格子状にブロック分割
したことにより、前述したようなノイズ源の偏りが無く
なり、チップ全体に分散されるため、電源配線を効率よ
く使用することができる。
【００２５】これにより、ノイズを効果的に小さく抑
え、電力消費が均一に行われるようになり、従来よりも
センスアンプの増幅スピードの高速化を図ることができ
る。次に、本発明の第３実施例について説明する。図１
１は本発明の第３実施例を示す半導体メモリ装置のブロ
ック分割方式の構成図である。
【００２６】この実施例の基本的な構成は従来と同様で
あるが、この実施例では電源配線９２，９３と電源配線
９４，９５を右側の象限領域と左側の象限領域の間の領
域９１で交差させるようにしている。この実施例の半導
体メモリ装置の動作は第１実施例と同様なので、ここで
はその説明は省略する。
【００２７】第３実施例によれば、回路や回路構成を変
更することなく、電源レイアウトの変更のみによって、
ノイズ源を分散させ電源ノイズを低減することができ
る。これにより、従来よりもセンスアンプの増幅スピー
ドの高速化を図ることができ、結果的にチップのアクセ
ス時間の高速化が可能となる。次に、本発明の第４実施
例について説明する。
【００２８】図１２は本発明の第４実施例を示す半導体
メモリ装置のブロック分割方式の模式図である。この実
施例の基本的な構成は従来と同様であるが、この実施例
では各象限領域の周縁部に沿って配置されていた電源配
線をなくし、それらを１つにまとめ（配線幅を２倍にし
て）、上側の象限領域と下側の象限領域の間の領域１０
１に配置するようにしたものである。この電源は、上側
と下側の象限領域で共通に使用されている。
【００２９】基本的な動作は、従来と同様であるが、電
源配線１０２，１０３が、上記領域１０１にだけしか配
置されていないので、電荷の充放電は図１３に示すよう
に行われる。従来回路では、ノイズ源が上側あるいは下
側の電源に偏っており、そのため、その反対側の電源は
使用されていない状態であった。
【００３０】第４実施例によれば、上下の電源配線を１
つにまとめて領域１０１に配置することにより、チップ
サイズを変更することなく、電源配線を効率よく使うこ
とができ、第１実施例や第３実施例と同様なノイズの低
減効果を得ることができる。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々の変形が可能であり、これらを本発明の範囲から排除
するものではない。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、象限領域をクロス
状にブロック分割したことにより、従来、上側あるいは
下側の電源に偏っていたノイズ源を、左側と右側で上下
に分散させることができ、従来よりもノイズを小さく抑
えることができる。
【００３２】これにより、従来よりもセンスアンプの増
幅スピードの高速化を図ることができ、結果的にチップ
のアクセス時間の高速化が可能となる。 （２）請求項２記載の発明によれば、象限領域を格子状
にブロック分割したことにより、ノイズ源の偏りが無く
なり、チップ全体に分散されるため電源配線を効率よく
使用することができる。
【００３３】これにより、ノイズを効果的に小さく抑
え、電力消費が均一に行われるようになり、従来よりも
センスアンプの増幅スピードの高速化を図ることができ
る。 （３）請求項３記載の発明によれば、回路や回路構成を
変更することなく、電源レイアウトの変更のみによっ
て、ノイズ源を分散させ、電源ノイズを低減することが
できる。
【００３４】これにより、従来よりもセンスアンプの増
幅スピードの高速化を図ることができ、結果的にチップ
のアクセス時間の高速化を図ることができる。 （４）請求項４記載の発明によれば、上下の電源を１つ
にまとめて領域に配置することにより、チップサイズを
変更することなく、電源配線を効率よく使うことがで
き、ノイズ低減効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体メモリ装置の
ブロック分割方式の模式図である。
【図２】本発明の第１実施例を示す半導体メモリ装置の
ブロック分割方式の構成図である。
【図３】従来の半導体メモリ装置のブロック分割方式の
構成図である。
【図４】図３のＡ部拡大図である。
【図５】従来の半導体メモリ装置のセンスアンプ列を示
す図である。
【図６】従来の半導体メモリ装置の動作時の電流経路を
示す図である。
【図７】従来の半導体メモリ装置の動作時の電源線のノ
イズの状態を示す図である。
【図８】本発明の第２実施例を示す半導体メモリ装置の
ブロック分割方式の模式図である。
【図９】本発明の第２実施例を示す半導体メモリ装置の
ブロック分割方式の第１の具体例を示す模式図である。
【図１０】本発明の第２実施例を示す半導体メモリ装置
のブロック分割方式の第２の具体例を示す模式図であ
る。
【図１１】本発明の第３実施例を示す半導体メモリ装置
のブロック分割方式の構成図である。
【図１２】本発明の第４実施例を示す半導体メモリ装置
のブロック分割方式の模式図である。
【図１３】本発明の第４実施例を示す半導体メモリ装置
のブロック分割方式の構成図である。
【符号の説明】
５０，５１，５２，５３ 象限領域 ５４，９１ Ｙ方向の象限領域の間の領域（Ｘデコー
ダー） ５５，１０１ Ｘ方向の象限領域の間の領域（Ｙデコ
ーダー） ５６，５７，５８，５９，９２，９３，９４，９５，１
０２，１０３ 電源配線 ６０ センスアンプ列

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数個の象限領域に空間的に分割された
    複数個のメモリセルを持つ半導体メモリ装置において、
    （ａ）象限領域の各々が複数個の区分を持ち、前記象限
    領域の各々は、それぞれの象限領域内のみで区分に接続
    されたデータ線を有し、該象限領域の１個又は複数個を
    １つのブロックとして扱い、複数個のブロックを分割動
    作させ、（ｂ）前記メモリセルが４つの象限領域に分割
    され、区分をアドレス指定して活性化するためのＸデコ
    ーダーを含み、該Ｘデコーダーは上側及び下側の象限領
    域の間に配置され、（ｃ）前記メモリセルをアドレス指
    定してデータ線に接続させるためのＹデコーダーを含
    み、該Ｙデコーダーは左側及び右側の象限領域の間に配
    置され、（ｄ）前記複数個の象限領域の周縁部に沿って
    主たる電源が配線され、チップの上側に配線された電源
    は主に上側の象限領域に用いられ、チップの下側に配線
    された電源は主に下側の象限領域に用いられる半導体メ
    モリ装置であって、（ｅ）前記象限領域をクロス状にブ
    ロック分割したことを特徴とする半導体メモリ装置。
  2. 【請求項２】 請求項１記載の半導体メモリ装置におい
    て、それぞれの象限領域をさらに小さな複数個の象限領
    域に分割し、格子状にブロック分割したことを特徴とす
    る半導体メモリ装置。
  3. 【請求項３】 複数個の象限領域に空間的に分割された
    複数個のメモリセルを持つ半導体メモリ装置において、
    （ａ）象限領域の各々が複数個の区分を持ち、前記象限
    領域の各々は、それぞれの象限領域内のみで区分に接続
    されたデータ線を有し、該象限領域の１個又は複数個を
    １つのブロックとして扱い、複数個のブロックを分割動
    作させ、（ｂ）前記メモリセルが４つの象限領域に分割
    され、区分をアドレス指定して活性化するためのＸデコ
    ーダーを含み、該Ｘデコーダーは上側及び下側の象限領
    域の間に配置され、（ｃ）前記メモリセルをアドレス指
    定してデータ線に接続させるためのＹデコーダーを含
    み、該Ｙデコーダーは左側及び右側の象限領域の間に配
    置され、（ｄ）前記複数個の象限領域の周縁部に沿って
    主たる電源が配線され、チップの上側に配線された電源
    は主に上側の象限領域に用いられ、チップの下側に配線
    された電源は主に下側の象限領域に用いられる半導体メ
    モリ装置であって、（ｅ）前記上側の電源と下側の電源
    が前記Ｙデコーダーの配置されている領域で交差するよ
    うに配線されていることを特徴とする半導体メモリ装
    置。
  4. 【請求項４】 複数個の象限領域に空間的に分割された
    複数個のメモリセルを持つ半導体メモリ装置において、
    （ａ）象限領域の各々が複数個の区分を持ち、前記象限
    領域の各々は、それぞれの象限領域内のみで区分に接続
    されたデータ線を有し、該象限領域の１個又は複数個を
    １つのブロックとして扱い、複数個のブロックを分割動
    作させ、（ｂ）前記メモリセルが４つの象限領域に分割
    され、区分をアドレス指定して活性化するためのＸデコ
    ーダーを含み、該Ｘデコーダーは上側及び下側の象限領
    域の間に配置され、（ｃ）前記メモリセルをアドレス指
    定してデータ線に接続させるためのＹデコーダーを含
    み、該Ｙデコーダーは左側及び右側の象限領域の間に配
    置され、（ｄ）前記複数個の象限領域の周縁部に沿って
    主たる電源が配線され、チップの上側に配線された電源
    は主に上側の象限領域に用いられ、チップの下側に配線
    された電源は主に下側の象限領域に用いられる半導体メ
    モリ装置であって、（ｅ）前記各象限領域の周縁部に沿
    って配置されていた電源を１つにまとめて配線幅を大き
    くし、前記Ｘデコーダーの配置されている領域に配線
    し、その電源が上側の象限領域と下側の象限領域の双方
    に用いられていることを特徴とする半導体メモリ装置。
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