JPS632197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS632197A JPS632197A JP61145797A JP14579786A JPS632197A JP S632197 A JPS632197 A JP S632197A JP 61145797 A JP61145797 A JP 61145797A JP 14579786 A JP14579786 A JP 14579786A JP S632197 A JPS632197 A JP S632197A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- blocks
- sense amplifier
- sense amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特にメモリセルア
レイの分割動作を行なう半導体記憶装置に関する。
レイの分割動作を行なう半導体記憶装置に関する。
〔従来の技４！］
近年、たとえばダイナミック型ＭＯ３−ＲＡＭ等の高集
積メモリ装置では、その高集積化の進展に伴ない、低消
費電力化が望まれている。ダイナミック型ＭＯ８−ＲＡ
Ｍでは、その総消費電流のうち、ビット線の充放゛電電
流が占める割合が大きい。そこで、各アクティブサイク
ルで、入力アドレスにｇ係するメモリセルアレイブロッ
クのみを動作させ、他は動作させないでビット線充放電
電流を１／２．３／４等に低減すること（以下、メモリ
セルアレイの分割動作と称す）が行なわれている。第４
図および第５図にこの従来例を示す。
積メモリ装置では、その高集積化の進展に伴ない、低消
費電力化が望まれている。ダイナミック型ＭＯ８−ＲＡ
Ｍでは、その総消費電流のうち、ビット線の充放゛電電
流が占める割合が大きい。そこで、各アクティブサイク
ルで、入力アドレスにｇ係するメモリセルアレイブロッ
クのみを動作させ、他は動作させないでビット線充放電
電流を１／２．３／４等に低減すること（以下、メモリ
セルアレイの分割動作と称す）が行なわれている。第４
図および第５図にこの従来例を示す。
第４図はたとえば１ＭピットダイナミックＭＯ８−ＲＡ
Ｍの場合を示すもので、全メモリセルアレイは、ロー７
ドレスＲＡ８ （８はアドレスの８ビツト目であること
を表わしている）、コラムアドレスＣＡ８により、図の
ように分割されている。
Ｍの場合を示すもので、全メモリセルアレイは、ロー７
ドレスＲＡ８ （８はアドレスの８ビツト目であること
を表わしている）、コラムアドレスＣＡ８により、図の
ように分割されている。
したがって、たとえば外部ロー７ドレス入力ＲＡＳ−０
の場合は、ＲＡＳ−１に対応するブロック（＃２．＃２
′、＃４．＃４１は動作が不要であり、これらに対して
はセンスアンプ駆動信号（φＳ）が活性化されず、ビッ
ト線はプリチャージ状態に保たれる。
の場合は、ＲＡＳ−１に対応するブロック（＃２．＃２
′、＃４．＃４１は動作が不要であり、これらに対して
はセンスアンプ駆動信号（φＳ）が活性化されず、ビッ
ト線はプリチャージ状態に保たれる。
第５図は第４図に示す半導体記憶装置の一部を詳細に示
す回路図である。図示のごとく、この半導体ｇｉ：憤装
計装置複数のビット線対ＢＬ、ＢＬ。
す回路図である。図示のごとく、この半導体ｇｉ：憤装
計装置複数のビット線対ＢＬ、ＢＬ。
・・−と、このビット・線対と交差して配置された複数
のワードＭ ＷＬ 、・・・と、ビット線とワード線の
交京にｉｐ！ＨされたメモリセルＭＣと、ビット線対ご
とに配置されセンスアンプ駆動信号φＳに応答してビッ
ト線７位を検知・増幅するセンスアンプＳＡと、コラム
アドレスに従って選択されるコラムデコーダ出力を受は
ビット線対ＢＬ、８Ｌをデータ線対１．１０．１１０に
接続するためのゲートトランジスタＧＴ、ＧＴと、プリ
チャージクロックφｐｒを受はビット線対ＢＬ、ＢＬを
ショートして（１／２）Ｖｃｃ（ＶｃｃはＷｍ電圧）
に７’）チｖ−ジするためのプリチャージトランジスタ
とからなっている。
のワードＭ ＷＬ 、・・・と、ビット線とワード線の
交京にｉｐ！ＨされたメモリセルＭＣと、ビット線対ご
とに配置されセンスアンプ駆動信号φＳに応答してビッ
ト線７位を検知・増幅するセンスアンプＳＡと、コラム
アドレスに従って選択されるコラムデコーダ出力を受は
ビット線対ＢＬ、８Ｌをデータ線対１．１０．１１０に
接続するためのゲートトランジスタＧＴ、ＧＴと、プリ
チャージクロックφｐｒを受はビット線対ＢＬ、ＢＬを
ショートして（１／２）Ｖｃｃ（ＶｃｃはＷｍ電圧）
に７’）チｖ−ジするためのプリチャージトランジスタ
とからなっている。
［発明が解決しようとする問題点］
上記のような従来装置では、第４図に示すように、セン
スアンプ列の占める面積が大きく、チップサイズの増大
を招くのみならず、チップ長辺方向が大きくなり、パッ
ケージに対する負担も大きくなるという問題点があった
。
スアンプ列の占める面積が大きく、チップサイズの増大
を招くのみならず、チップ長辺方向が大きくなり、パッ
ケージに対する負担も大きくなるという問題点があった
。
この発明は上記のような問題点を解濶するためになされ
たもので、センスアンプ数を大幅に減少させ、チップ面
槓召減少させることができる半導体記憶装置を提供する
ことを目的とする。
たもので、センスアンプ数を大幅に減少させ、チップ面
槓召減少させることができる半導体記憶装置を提供する
ことを目的とする。
Ｌ問題点を解決するための手段］
この発明にかかる半導体記憶装置は、分割動作する複数
のメモリセルアレイブロックの中で、隣り合うものであ
り、かつ一方が動作するとぎは他方が動作しない関係に
あるブロック間にそれぞれ１列ずつのセンスアンプを配
置し、このセンスアンプとメモリセルアレイブロックと
の間にスイッチ手段を介挿するようにしたものである。
のメモリセルアレイブロックの中で、隣り合うものであ
り、かつ一方が動作するとぎは他方が動作しない関係に
あるブロック間にそれぞれ１列ずつのセンスアンプを配
置し、このセンスアンプとメモリセルアレイブロックと
の間にスイッチ手段を介挿するようにしたものである。
［作用］
この発明におけるスイッチ手段は、センスアンプと一方
のメモリセルアレイブロックとの間および他方のメモリ
セルアレイブロックとの間の接続。
のメモリセルアレイブロックとの間および他方のメモリ
セルアレイブロックとの間の接続。
ｉＩ！断を制御し、それによって２つのメモリセルアレ
イブロックで１列のセンスアンプを共用させる。
イブロックで１列のセンスアンプを共用させる。
［実、囁例〕
第１図はこの発明の一実施例の半導体記憶装置の全体の
構成を示す図である。第２図は第１図に示す半導体記憶
装置の一部を詳細に示す回路図である。第１図に示すご
とく、センスアンプ（＃１゜＃２．・・・）は、ローア
ト１ノスＲＡ８によって分割された各メモリセルアレイ
ブロックの間に１列ずつ配置されろ。ここで、Ｏ−アド
レスＲＡ８−０に対［５するメモリセル７レイブロツク
と、ローアドレスＲＡ ８−１に対応するメモリセルア
レイブロックは、同時に選択されることはない。したが
って、センスアンプは、隣り合うメモリセルアレイブロ
ックであり、かつ一方が動作するときは他方が動作しな
い関係にあるメモリセルアレイブロックの間に１列ずつ
配置されることになる。具体的には、第２図に示すよう
に、センスアンプＳＡ（第２図では＃２のセンスアンプ
を示している）は、スイッチ手段としてのトランジスタ
Ｔ１．Ｔ２を介してピット１１ＢＬ＝１．８ＬＭと接続
されるとともに、同じくスイッチ手段としてのトランジ
スタＴ３．Ｔ４を介してビット線ＢＬ２．８Ｌ２と接続
される。トランジスタＴ１およびＴ２は信号φ８によっ
てそのオンオフが制御され、トランジスタＴ３およびＴ
４は信号φ８によってそのオンオフが制御される。これ
ら信号φ８．φ８は、ローアドレスＲＡＳ−０，１に従
って発生される信号である。この実施例のその他の構成
は、第４図および第５図に示す従来装置と同様であり、
相当する部分には同一の参照番号を付しておく。
構成を示す図である。第２図は第１図に示す半導体記憶
装置の一部を詳細に示す回路図である。第１図に示すご
とく、センスアンプ（＃１゜＃２．・・・）は、ローア
ト１ノスＲＡ８によって分割された各メモリセルアレイ
ブロックの間に１列ずつ配置されろ。ここで、Ｏ−アド
レスＲＡ８−０に対［５するメモリセル７レイブロツク
と、ローアドレスＲＡ ８−１に対応するメモリセルア
レイブロックは、同時に選択されることはない。したが
って、センスアンプは、隣り合うメモリセルアレイブロ
ックであり、かつ一方が動作するときは他方が動作しな
い関係にあるメモリセルアレイブロックの間に１列ずつ
配置されることになる。具体的には、第２図に示すよう
に、センスアンプＳＡ（第２図では＃２のセンスアンプ
を示している）は、スイッチ手段としてのトランジスタ
Ｔ１．Ｔ２を介してピット１１ＢＬ＝１．８ＬＭと接続
されるとともに、同じくスイッチ手段としてのトランジ
スタＴ３．Ｔ４を介してビット線ＢＬ２．８Ｌ２と接続
される。トランジスタＴ１およびＴ２は信号φ８によっ
てそのオンオフが制御され、トランジスタＴ３およびＴ
４は信号φ８によってそのオンオフが制御される。これ
ら信号φ８．φ８は、ローアドレスＲＡＳ−０，１に従
って発生される信号である。この実施例のその他の構成
は、第４図および第５図に示す従来装置と同様であり、
相当する部分には同一の参照番号を付しておく。
第３図は上記実施例の動作タイミングを示したタイミン
グチャートである。この第３図中で、実線はローアドレ
スＲＡＳ−１の場合を示し、点線はローアドレスＲＡＳ
−〇の場合を示す。以下、この第３図を参照して上記実
施例の動作を説明する。
グチャートである。この第３図中で、実線はローアドレ
スＲＡＳ−１の場合を示し、点線はローアドレスＲＡＳ
−〇の場合を示す。以下、この第３図を参照して上記実
施例の動作を説明する。
ローアドレスＲＡ ８−１の場合は、信号φＢ−゛１」
パとなり、メモリセルアレイブロック（＃２）にセンス
アンプＳＡ（＃２）が接続され、ビット線対８ｍ２．Ｂ
Ｌ２の電位が検知・増幅される。
パとなり、メモリセルアレイブロック（＃２）にセンス
アンプＳＡ（＃２）が接続され、ビット線対８ｍ２．Ｂ
Ｌ２の電位が検知・増幅される。
このとき、メモリセルアレイブロック（＃１ｉ側のピッ
ト線に対しでは、センスアンプＳ（＃２）は何ら作用し
ない。したがって、ビット線対ＢＬ−１，８Ｌｌはプリ
チャージ状態を保つ。一方、ローアドレスＲＡＳ−０の
場合は、この逆であり、メモリセルアレイブロック（９
１１側のピットｍＷの電位がセンスされ、このときセン
スアンプＳＡ（＃２）はメモリセルアレイブロック（＃
２）側には同ら作用しない。したがって、この実施例で
は、第４図および第５図の従来装置と同様のメモリセル
アレイの分割動作を行なうことができる。
ト線に対しでは、センスアンプＳ（＃２）は何ら作用し
ない。したがって、ビット線対ＢＬ−１，８Ｌｌはプリ
チャージ状態を保つ。一方、ローアドレスＲＡＳ−０の
場合は、この逆であり、メモリセルアレイブロック（９
１１側のピットｍＷの電位がセンスされ、このときセン
スアンプＳＡ（＃２）はメモリセルアレイブロック（＃
２）側には同ら作用しない。したがって、この実施例で
は、第４図および第５図の従来装置と同様のメモリセル
アレイの分割動作を行なうことができる。
以上のごとく、上記実施例では、１列のセンスアンプを
２つのメモリセルアレイブロックで共用しているので、
第４図に示ずセンスアンプ列＃２と＃３．＃４と＃５．
＃６と＃７をそれぞれ１列で構成でき、全体としてセン
スアンプ列は８列から５列に減少しており、チップ面積
の減少が図れる。
２つのメモリセルアレイブロックで共用しているので、
第４図に示ずセンスアンプ列＃２と＃３．＃４と＃５．
＃６と＃７をそれぞれ１列で構成でき、全体としてセン
スアンプ列は８列から５列に減少しており、チップ面積
の減少が図れる。
なお、上記実施例では、メモリセルアレイ全体がコラム
デコーダごとに４つに分割されている場合を示したが、
この分割数はいくつでもよい。
デコーダごとに４つに分割されている場合を示したが、
この分割数はいくつでもよい。
また、上記実施例では、メモリセルアレイ全体をローア
ドレスＲＡ８−０．１に従って２分割し。
ドレスＲＡ８−０．１に従って２分割し。
このうち片方だけａ作させる１／会分割動作の場合を示
したが、この分割数は、１／４．３／４等の他の場合で
も同様である。
したが、この分割数は、１／４．３／４等の他の場合で
も同様である。
Ｃ発明の効果］
以上のように、この発明によれば、メモリセルアレイの
分割動作が可能で、かつセンスアンプ列の数を減少する
ことができるので、低消費電力でかつ高集積化が可能な
半導体記憶装置を得ることができる。
分割動作が可能で、かつセンスアンプ列の数を減少する
ことができるので、低消費電力でかつ高集積化が可能な
半導体記憶装置を得ることができる。
第１図はこの発明の半導体記憶装置の全体の構成を示す
図である。 第２図は第１図に示す半導体記憶装置の一部分の詳細を
示す回路図である。 第３図は第１図および第２図に示す実施例の動作タイミ
ングを示したタイミングチャートである。 第４図は従来の半導体記憶装置の全体構成を示す図であ
る。 第５図は第４図に示す従来ｉ置の一部分の詳細を示す回
路図である。 図において、Ｗ Ｌはワード線、ＢＬ、ＢＬはピット線
、ＳＡはセンスアンプ、■１〜Ｔ４はスイッチ手段とし
てのトランジスタを示す。
図である。 第２図は第１図に示す半導体記憶装置の一部分の詳細を
示す回路図である。 第３図は第１図および第２図に示す実施例の動作タイミ
ングを示したタイミングチャートである。 第４図は従来の半導体記憶装置の全体構成を示す図であ
る。 第５図は第４図に示す従来ｉ置の一部分の詳細を示す回
路図である。 図において、Ｗ Ｌはワード線、ＢＬ、ＢＬはピット線
、ＳＡはセンスアンプ、■１〜Ｔ４はスイッチ手段とし
てのトランジスタを示す。
Claims (1)
- 【特許請求の範囲】 複数のワード線と、複数のビット線と、これらワード線
とビット線の交点に接続された複数のメモリセルとを含
むメモリセルアレイを備え、前記メモリセルアレイは複
数のブロックに分割されており、各アクティブサイクル
でこのうちの一部のブロックずつが選択的に動作するよ
うな半導体記憶装置において、 前記複数のブロックのうち、隣り合うもので、一方が動
作するときは他方が動作しない関係にあるブロック間に
配置されたセンスアンプを備え、前記センスアンプは前
記ブロック間にそれぞれ１列ずつ配置されており、 前記センスアンプと、一方のブロックとの間および他方
のブロックとの間の接続、遮断を行なうスイッチ手段を
さらに備える、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145797A JPS632197A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145797A JPS632197A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632197A true JPS632197A (ja) | 1988-01-07 |
Family
ID=15393371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145797A Pending JPS632197A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184693A (ja) * | 1988-01-12 | 1989-07-24 | Nec Corp | 半導体メモリ |
| US5243574A (en) * | 1990-11-21 | 1993-09-07 | Mitsubishi Denki Kabushiki Kaisha | Shared sense amplifier type semiconductor memory device |
| US7793704B2 (en) | 2005-03-30 | 2010-09-14 | Honda Motor Co., Ltd. | Method of installing sand core for casting in mold and sand core for casting |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782286A (en) * | 1980-11-06 | 1982-05-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
| JPS61122996A (ja) * | 1984-08-29 | 1986-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体ダイナミツクメモリデバイス |
-
1986
- 1986-06-20 JP JP61145797A patent/JPS632197A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
| JPS60242592A (ja) * | 1984-02-22 | 1985-12-02 | インテル・コ−ポレ−シヨン | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ |
| JPS61122996A (ja) * | 1984-08-29 | 1986-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体ダイナミツクメモリデバイス |
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|---|---|---|---|---|
| JPH01184693A (ja) * | 1988-01-12 | 1989-07-24 | Nec Corp | 半導体メモリ |
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| US7793704B2 (en) | 2005-03-30 | 2010-09-14 | Honda Motor Co., Ltd. | Method of installing sand core for casting in mold and sand core for casting |
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