JPH09293054A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH09293054A JPH09293054A JP8107279A JP10727996A JPH09293054A JP H09293054 A JPH09293054 A JP H09293054A JP 8107279 A JP8107279 A JP 8107279A JP 10727996 A JP10727996 A JP 10727996A JP H09293054 A JPH09293054 A JP H09293054A
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Abstract
(57)【要約】 （修正有）
【課題】 メモリノードのデータリプライを迅速に行
う。 【解決手段】 プロセッサノード２０のデータ保有通知
手段は，プロセッサノード３０がデータ保有しているこ
とをプロセッサノード３０から通知された場合において
も，メモリノードがメモリ読み出し動作及び読み出しデ
ータのマルチプロセッサバス１０への出力動作を行う。
また，プロセッサノード２０のデータ認識手段は，プロ
セッサノード３０がデータ保有していることをプロセッ
サノード２０に通知した場合に，プロセッサノード３０
がメモリリードリクエストに対するデータリプライを行
ったならば，そのデータを正しいリプライデータと認識
するとともに，プロセッサノード２０がメモリリードリ
クエストに対するデータリプライをメモリノード４０に
委ねた際に，メモリノード４０が出力したデータを正し
いリプライデータと認識する。
う。 【解決手段】 プロセッサノード２０のデータ保有通知
手段は，プロセッサノード３０がデータ保有しているこ
とをプロセッサノード３０から通知された場合において
も，メモリノードがメモリ読み出し動作及び読み出しデ
ータのマルチプロセッサバス１０への出力動作を行う。
また，プロセッサノード２０のデータ認識手段は，プロ
セッサノード３０がデータ保有していることをプロセッ
サノード２０に通知した場合に，プロセッサノード３０
がメモリリードリクエストに対するデータリプライを行
ったならば，そのデータを正しいリプライデータと認識
するとともに，プロセッサノード２０がメモリリードリ
クエストに対するデータリプライをメモリノード４０に
委ねた際に，メモリノード４０が出力したデータを正し
いリプライデータと認識する。
Description
【０００１】
【発明の属する技術分野】本発明は，ライトバック方式
のキャッシュを有する複数のプロセッサとメモリノード
と，これらを接続するマルチプロセッサバスを備えたマ
ルチプロセッサシステムに関する。
のキャッシュを有する複数のプロセッサとメモリノード
と，これらを接続するマルチプロセッサバスを備えたマ
ルチプロセッサシステムに関する。
【０００２】
【従来の技術】従来，各々キャッシュを有する複数のプ
ロセッサを接続するマルチプロセッサバス方式は，特開
平５−２３３４４３号公報（以下，従来技術１と呼ぶ）
に示される様に，あるプロセッサが書き込みを行う際に
他のプロセッサは自キャッシュ内の同一アドレスデータ
を無効化するという方式や，特開平５−３５６９７号公
報（以下，従来技術２と呼ぶ）に示されるように，キャ
ッシュ間転送専用バスと一時メモリを備える事によって
システムバスやメモリの負荷を軽減するという方式が発
表されている。
ロセッサを接続するマルチプロセッサバス方式は，特開
平５−２３３４４３号公報（以下，従来技術１と呼ぶ）
に示される様に，あるプロセッサが書き込みを行う際に
他のプロセッサは自キャッシュ内の同一アドレスデータ
を無効化するという方式や，特開平５−３５６９７号公
報（以下，従来技術２と呼ぶ）に示されるように，キャ
ッシュ間転送専用バスと一時メモリを備える事によって
システムバスやメモリの負荷を軽減するという方式が発
表されている。
【０００３】
【発明が解決しようとする課題】しかしながら，従来技
術１においては，あるプロセッサが書き込みを行った
後，そのプロセッサが自キャッシュ内に持っているデー
タを別のプロセッサが読み出す場合のデータ受け渡し方
法が明記されていないのでライトバック方式のキャッシ
ュを有するマルチプロセッサには適用出来ないという欠
点があった。
術１においては，あるプロセッサが書き込みを行った
後，そのプロセッサが自キャッシュ内に持っているデー
タを別のプロセッサが読み出す場合のデータ受け渡し方
法が明記されていないのでライトバック方式のキャッシ
ュを有するマルチプロセッサには適用出来ないという欠
点があった。
【０００４】また，従来技術２において，一時メモリや
キャッシュ間転送用バスを必要とするので，実現するた
めのハードウェア量が多くなるという欠点を有した。
キャッシュ間転送用バスを必要とするので，実現するた
めのハードウェア量が多くなるという欠点を有した。
【０００５】因みに，従来のマルチプロセッサシステム
において，あるノード（以下，リクエストノードと呼
ぶ）が，このマルチプロセッサバス上にメモリリードリ
クエストを発行した際に，各プロセッサノード内のバス
ブリッジがリードリクエストアドレスに関するデータを
自ノード内のプロセッサがキャッシュ内部に排他的に有
しているかを知りそれを他ノードに通知する。その後，
リードリクエストアドレスに関するデータを自ノード内
のプロセッサが，キャッシュ内部に排他的に有している
事を他ノードに通知したノード（以下，オーナノードと
呼ぶ）のバスブリッジでは，自ノード内のプロセッサ
に，このデータを更新しているかを問い合わせ，更新し
ている場合には前記メモリリードリクエストに対するデ
ータリプライを行い，更新していない場合には前記メモ
リリードリクエストに対するデータリプライをメモリノ
ードに委ねる。
において，あるノード（以下，リクエストノードと呼
ぶ）が，このマルチプロセッサバス上にメモリリードリ
クエストを発行した際に，各プロセッサノード内のバス
ブリッジがリードリクエストアドレスに関するデータを
自ノード内のプロセッサがキャッシュ内部に排他的に有
しているかを知りそれを他ノードに通知する。その後，
リードリクエストアドレスに関するデータを自ノード内
のプロセッサが，キャッシュ内部に排他的に有している
事を他ノードに通知したノード（以下，オーナノードと
呼ぶ）のバスブリッジでは，自ノード内のプロセッサ
に，このデータを更新しているかを問い合わせ，更新し
ている場合には前記メモリリードリクエストに対するデ
ータリプライを行い，更新していない場合には前記メモ
リリードリクエストに対するデータリプライをメモリノ
ードに委ねる。
【０００６】このような方式のマルチプロセッサバスに
於いては，いずれかのプロセッサノード（即ち，オーナ
ーノード）がリードリクエストアドレスに関するデータ
を自ノード内のプロセッサにおけるキャッシュ内部に排
他的に有している事を他ノードに通知した場合，メモリ
ノードはオーナノードが前記メモリリードリクエストに
対するデータリプライをメモリノードに委ねた場合のみ
メモリ読み出し動作を行う方式が採用されている。他
方，同様にオーナーノードが，他ノードに通知した場合
にも，メモリ読みだし動作を行うが，オーナノードが前
記メモリリードリクエストに対するデータリプライをメ
モリノードに委ねた場合のみ，メモリーノードは，前記
マルチプロセッサバスに前記メモリリードリクエストに
対するデータリプライを行う方式も採用されている。
於いては，いずれかのプロセッサノード（即ち，オーナ
ーノード）がリードリクエストアドレスに関するデータ
を自ノード内のプロセッサにおけるキャッシュ内部に排
他的に有している事を他ノードに通知した場合，メモリ
ノードはオーナノードが前記メモリリードリクエストに
対するデータリプライをメモリノードに委ねた場合のみ
メモリ読み出し動作を行う方式が採用されている。他
方，同様にオーナーノードが，他ノードに通知した場合
にも，メモリ読みだし動作を行うが，オーナノードが前
記メモリリードリクエストに対するデータリプライをメ
モリノードに委ねた場合のみ，メモリーノードは，前記
マルチプロセッサバスに前記メモリリードリクエストに
対するデータリプライを行う方式も採用されている。
【０００７】しかしながら，前者の方式では，オーナノ
ードが前記メモリリードリクエストに対するデータリプ
ライをメモリノードに委ねるまでメモリノードがメモリ
読みだし動作を開始しないので，前記メモリリードリク
エストに対するデータリプライが遅いという問題があ
る。
ードが前記メモリリードリクエストに対するデータリプ
ライをメモリノードに委ねるまでメモリノードがメモリ
読みだし動作を開始しないので，前記メモリリードリク
エストに対するデータリプライが遅いという問題があ
る。
【０００８】また，後者の方式では，オーナノードが前
記メモリリードリクエストに対するデータリプライを行
うかそれともメモリノードに委ねるかが判るまで，モモ
リーノードでは読み出された後のデータを保持し続けな
ければならない。したがって，メモリノードのバッファ
を長期間占有してしまい，結果的にメモリスループット
が低下するという問題がある。
記メモリリードリクエストに対するデータリプライを行
うかそれともメモリノードに委ねるかが判るまで，モモ
リーノードでは読み出された後のデータを保持し続けな
ければならない。したがって，メモリノードのバッファ
を長期間占有してしまい，結果的にメモリスループット
が低下するという問題がある。
【０００９】そこで，本発明の技術的課題は，プロセッ
サノード及びメモリーノードを備えたマルチプロセッサ
システムにおいて，メモリノードにおけるデータリプラ
イを迅速に行うことができるマルチプロセッサシステム
を提供することにある。
サノード及びメモリーノードを備えたマルチプロセッサ
システムにおいて，メモリノードにおけるデータリプラ
イを迅速に行うことができるマルチプロセッサシステム
を提供することにある。
【００１０】本発明の他の技術的課題は，メモリノード
内部のデータバッファを極力占有することなく，メモリ
ノードからのデータリプライを速くできるマルチプロセ
ッサシステムを提供することにある。
内部のデータバッファを極力占有することなく，メモリ
ノードからのデータリプライを速くできるマルチプロセ
ッサシステムを提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば，ライト
バック方式のキャッシュを有するプロセッサを夫々備え
た複数のプロセッサノードと，メモリノードと，前記複
数のプロセッサノード及び前記メモリノードを夫々接続
するマルチプロセッサバスとを備えたマルチプロセッサ
システムにおいて，各プロセッサノードは，他のプロセ
ッサノードが前記マルチプロセッサバス上にメモリリー
ドリクエストを発行した際に，当該メモリリードリクエ
ストのアドレスに関するデータを，前記各プロセッサノ
ード内のプロセッサの有するキャッシュ内部に排他的に
有しているか否かのデータ保有の有無を知り，その結果
を，前記他のプロセッサノードに通知するデータ保有通
知手段を備える一方，前記メモリノードは，前記リード
リクエストに対するデータリプライを前記各プロセッサ
内におけるデータ保有の有無に関係なく前記マルチプロ
セッサバス上に出力するデータ供給手段を備えているこ
とを特徴とするマルチプロセッサシステムが得られる。
バック方式のキャッシュを有するプロセッサを夫々備え
た複数のプロセッサノードと，メモリノードと，前記複
数のプロセッサノード及び前記メモリノードを夫々接続
するマルチプロセッサバスとを備えたマルチプロセッサ
システムにおいて，各プロセッサノードは，他のプロセ
ッサノードが前記マルチプロセッサバス上にメモリリー
ドリクエストを発行した際に，当該メモリリードリクエ
ストのアドレスに関するデータを，前記各プロセッサノ
ード内のプロセッサの有するキャッシュ内部に排他的に
有しているか否かのデータ保有の有無を知り，その結果
を，前記他のプロセッサノードに通知するデータ保有通
知手段を備える一方，前記メモリノードは，前記リード
リクエストに対するデータリプライを前記各プロセッサ
内におけるデータ保有の有無に関係なく前記マルチプロ
セッサバス上に出力するデータ供給手段を備えているこ
とを特徴とするマルチプロセッサシステムが得られる。
【００１２】また，本発明によれば，前記マルチプロセ
ッサシステムにおいて，前記他のプロセッサノードは，
前記データ保有通知手段の内の一つがデータリプライを
行ったならば，そのデータを正しいリプライデータと認
識するとともに，前記各プロセッサの前記データ保有通
知手段の内の全てがデータ保有なしと通知した場合，又
は前記データ保有通知手段がリプライデータを出力しな
いことを通知した場合に，前記データ供給手段によるリ
プライデータを正しいリプライデータと認識するデータ
認識手段を有することを特徴とするマルチプロセッサシ
ステムが得られる。
ッサシステムにおいて，前記他のプロセッサノードは，
前記データ保有通知手段の内の一つがデータリプライを
行ったならば，そのデータを正しいリプライデータと認
識するとともに，前記各プロセッサの前記データ保有通
知手段の内の全てがデータ保有なしと通知した場合，又
は前記データ保有通知手段がリプライデータを出力しな
いことを通知した場合に，前記データ供給手段によるリ
プライデータを正しいリプライデータと認識するデータ
認識手段を有することを特徴とするマルチプロセッサシ
ステムが得られる。
【００１３】さらに，本発明によれば，前記マルチプロ
セッサシステムにおいて，前記プロセッサノードの夫々
は，ＲＡＭと，前記データ保有通知手段及び前記データ
認識手段を有するバスブリッジとを夫々備え，前記バス
ブリッジは，前記ＲＡＭを参照して前記キャッシュのデ
ータの保持状況を判断するキャッシュステート判断回路
と，前記プロセッサに更新するためのデータを一時保有
するリードデータバッファと，前記リードデータバッフ
ァに取り込むリプライデータを選択するリプライデータ
選択回路と，前記プロセッサと接続するためのプロセッ
サインターフェースと，当該プロセッサノードを前記マ
ルチプロセッサバスに接続するためのマルチプロセッサ
バスインターフェースとを備え，前記データ保有通知手
段は，前記マルチプロセッサバスインターフェースを介
して取り込まれたリリクエストデータに基づいて，前記
キャッシュのデータの保持状況を判断する前記キャッシ
ュステート判断回路を備え，前記データ認識手段は，前
記リプライデータ選択回路及び前記リードデータバッフ
ァとを備え，前記他のプロセッサノードは，前記リプラ
イデータを前記マルチプロセッサバスインターフェー
ス，前記リードデータバッファと，前記プロセッサイン
ターフェースとを介して，前記他のプロセッサノード内
のプロセッサに送出することを特徴とする特徴とするマ
ルチプロセッサシステムが得られる。
セッサシステムにおいて，前記プロセッサノードの夫々
は，ＲＡＭと，前記データ保有通知手段及び前記データ
認識手段を有するバスブリッジとを夫々備え，前記バス
ブリッジは，前記ＲＡＭを参照して前記キャッシュのデ
ータの保持状況を判断するキャッシュステート判断回路
と，前記プロセッサに更新するためのデータを一時保有
するリードデータバッファと，前記リードデータバッフ
ァに取り込むリプライデータを選択するリプライデータ
選択回路と，前記プロセッサと接続するためのプロセッ
サインターフェースと，当該プロセッサノードを前記マ
ルチプロセッサバスに接続するためのマルチプロセッサ
バスインターフェースとを備え，前記データ保有通知手
段は，前記マルチプロセッサバスインターフェースを介
して取り込まれたリリクエストデータに基づいて，前記
キャッシュのデータの保持状況を判断する前記キャッシ
ュステート判断回路を備え，前記データ認識手段は，前
記リプライデータ選択回路及び前記リードデータバッフ
ァとを備え，前記他のプロセッサノードは，前記リプラ
イデータを前記マルチプロセッサバスインターフェー
ス，前記リードデータバッファと，前記プロセッサイン
ターフェースとを介して，前記他のプロセッサノード内
のプロセッサに送出することを特徴とする特徴とするマ
ルチプロセッサシステムが得られる。
【００１４】
【発明の実施の形態】次に，本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は本発明の実施の形態におけるマルチ
プロセッサシステムを示すブロック図である。図１を参
照すると，本発明の実施の形態によるマルチプロセッサ
システムは，アドレス／データバス１および排他データ
保有表示信号線２とを含むマルチプロセッサバス１０
と，マルチプロセッサバス１０に接続された第１及び第
２のプロセッサノード２０および３０と，メモリノード
４０と，Ｉ／Ｏノード５０とを備えて構成されている。
プロセッサシステムを示すブロック図である。図１を参
照すると，本発明の実施の形態によるマルチプロセッサ
システムは，アドレス／データバス１および排他データ
保有表示信号線２とを含むマルチプロセッサバス１０
と，マルチプロセッサバス１０に接続された第１及び第
２のプロセッサノード２０および３０と，メモリノード
４０と，Ｉ／Ｏノード５０とを備えて構成されている。
【００１６】第１及び第２のプロセッサノード２０およ
び３０は，各々プロセッサ２１および３１と，バスブリ
ッジ２２および３２と，ランダムアクセスメモリ（ＲＡ
Ｍ）２３および３３とを夫々含んでいる。また，プロセ
ッサ２１および３１は各々キャッシュ２１ａおよび３１
ａとを含んでいる。
び３０は，各々プロセッサ２１および３１と，バスブリ
ッジ２２および３２と，ランダムアクセスメモリ（ＲＡ
Ｍ）２３および３３とを夫々含んでいる。また，プロセ
ッサ２１および３１は各々キャッシュ２１ａおよび３１
ａとを含んでいる。
【００１７】また，バスブリッジ２２および３２は，マ
ルチプロセッサバスインタフェース２４および３４と，
キャッシュステート判断回路２５および３５と，リプラ
イデータ選択回路２６および３６と，プロセッサインタ
フェース２７および３７と，リードデータバッファ２８
および３８と，ライトデータバッファ２９および３９と
を夫々備えている。
ルチプロセッサバスインタフェース２４および３４と，
キャッシュステート判断回路２５および３５と，リプラ
イデータ選択回路２６および３６と，プロセッサインタ
フェース２７および３７と，リードデータバッファ２８
および３８と，ライトデータバッファ２９および３９と
を夫々備えている。
【００１８】各プロセッサーノード２０および３０のデ
ータ保有通知手段は，マルチプロセッサバスインタフェ
ース２４および３４と，キャッシュステート判断回路２
５および３５とを夫々備えている。
ータ保有通知手段は，マルチプロセッサバスインタフェ
ース２４および３４と，キャッシュステート判断回路２
５および３５とを夫々備えている。
【００１９】また，各プロセッサーノード２０および３
０データ認識手段は，リプライデータ選択回路２６およ
び３６と，プロセッサインタフェース２７および３７
と，リードデータバッファ２８および３８とを夫々備え
ている。
０データ認識手段は，リプライデータ選択回路２６およ
び３６と，プロセッサインタフェース２７および３７
と，リードデータバッファ２８および３８とを夫々備え
ている。
【００２０】さらに，メモリノード４０は，メモリ制御
部４１と，ＳＩＭＭ４２とを備えて構成されている。
部４１と，ＳＩＭＭ４２とを備えて構成されている。
【００２１】次に，本発明の形態によるマルチプロセッ
サバスの動作について，図１を参照して詳細に説明す
る。
サバスの動作について，図１を参照して詳細に説明す
る。
【００２２】第１のプロセッサノード２０が，メモリリ
ードのリクエストノードとなる場合，まずプロセッサ２
１が自らのキャッシュ２１ａに存在しないデータを必要
としたためにバスブリッジ２２を介してアドレス／デー
タバス１へメモリリードアドレスを出力する。この時，
リクエストノードでない第２のプロセッサノード３０で
は，バスブリッジ３２において，アドレス／データバス
に出力されたアドレスをマルチプロセッサバスインタフ
ェース３４を介してキャッシュステート判断回路３５に
渡す。キャッシュステート判断回路３５は，マルチプロ
セッサバスインタフェース３４から受け取ったアドレス
でＲＡＭ３３からそのアドレスに関する自ノード内プロ
セッサ３１が有するキャッシュ３１ａに，そのアドレス
に関する排他的なデータがあるか否かを読み出す。
ードのリクエストノードとなる場合，まずプロセッサ２
１が自らのキャッシュ２１ａに存在しないデータを必要
としたためにバスブリッジ２２を介してアドレス／デー
タバス１へメモリリードアドレスを出力する。この時，
リクエストノードでない第２のプロセッサノード３０で
は，バスブリッジ３２において，アドレス／データバス
に出力されたアドレスをマルチプロセッサバスインタフ
ェース３４を介してキャッシュステート判断回路３５に
渡す。キャッシュステート判断回路３５は，マルチプロ
セッサバスインタフェース３４から受け取ったアドレス
でＲＡＭ３３からそのアドレスに関する自ノード内プロ
セッサ３１が有するキャッシュ３１ａに，そのアドレス
に関する排他的なデータがあるか否かを読み出す。
【００２３】その結果，キャッシュ３１ａに，そのアド
レスに関する排他的なデータがあれば，キャッシュステ
ート判断回路３５は，予め定められたタイミングで排他
データ保有表示信号線２に論理“１”を出力する。一
方，そのアドレスに関する排他的なデータがなければ，
同じく予め定められたタイミングで排他データ保有表示
信号線２に論理“０”を出力する。
レスに関する排他的なデータがあれば，キャッシュステ
ート判断回路３５は，予め定められたタイミングで排他
データ保有表示信号線２に論理“１”を出力する。一
方，そのアドレスに関する排他的なデータがなければ，
同じく予め定められたタイミングで排他データ保有表示
信号線２に論理“０”を出力する。
【００２４】さらに，リクエストノードでない第２のプ
ロセッサノード３０は，排他データ保有表示信号線２に
論理“１”を出力した場合，プロセッサインタフェース
３７を介してプロセッサ３１に，このアドレスに関する
データを書き換えたか否かを問い合わる。プロセッサ３
１はキャッシュ３１ａを参照して，このアドレスに関す
るデータを更新しているときには，そのデータをバスブ
リッジ３２へ出力する。
ロセッサノード３０は，排他データ保有表示信号線２に
論理“１”を出力した場合，プロセッサインタフェース
３７を介してプロセッサ３１に，このアドレスに関する
データを書き換えたか否かを問い合わる。プロセッサ３
１はキャッシュ３１ａを参照して，このアドレスに関す
るデータを更新しているときには，そのデータをバスブ
リッジ３２へ出力する。
【００２５】バスブリッジ３２では，プロセッサ３１か
ら更新したデータを受け取った場合には，それをプロセ
ッサノード２０からのメモリリードリクエストへのリプ
ライデータとして，プロセッサインターフェース３７，
ライトデータバッファ３９，マルチプロセッサバスイン
タフェース３４を経由して，アドレス／データバス１へ
出力する。
ら更新したデータを受け取った場合には，それをプロセ
ッサノード２０からのメモリリードリクエストへのリプ
ライデータとして，プロセッサインターフェース３７，
ライトデータバッファ３９，マルチプロセッサバスイン
タフェース３４を経由して，アドレス／データバス１へ
出力する。
【００２６】一方，プロセッサ３１から更新したデータ
を受け取らなかった場合には，第１のプロセッサノード
２０からのメモリリードリクエストへのリプライデータ
を出力しない事を示す（リプライをメモリに委ねる）転
送を，アドレス／データバス１へ出力する。
を受け取らなかった場合には，第１のプロセッサノード
２０からのメモリリードリクエストへのリプライデータ
を出力しない事を示す（リプライをメモリに委ねる）転
送を，アドレス／データバス１へ出力する。
【００２７】一方，メモリノード４０は，メモリ制御部
４１が第１のリクエストノード２０からのメモリリード
リクエストを検出後速やかにＳＩＭＭ４２からのデータ
読み出しを行い，かつ読み出したデータをこのメモリリ
ードリクエストへのリプライデータとしてアドレス／デ
ータバスへ出力する。
４１が第１のリクエストノード２０からのメモリリード
リクエストを検出後速やかにＳＩＭＭ４２からのデータ
読み出しを行い，かつ読み出したデータをこのメモリリ
ードリクエストへのリプライデータとしてアドレス／デ
ータバスへ出力する。
【００２８】メモリリードリクエストの第１のリクエス
トノード２０では，リクエスト発行後，リプライデータ
選択回路２６が予め定められたタイミングで排他データ
保有表示信号線２を観測し，排他データ保有表示信号線
２が論理“０”であることを検出した場合は，メモリノ
ード４０からのリプライデータをマルチプロセッサバス
インタフェース２４，リードデータバッファ２８，プロ
セッサインタフェース２７を経由してプロセッサ２１へ
送出する。
トノード２０では，リクエスト発行後，リプライデータ
選択回路２６が予め定められたタイミングで排他データ
保有表示信号線２を観測し，排他データ保有表示信号線
２が論理“０”であることを検出した場合は，メモリノ
ード４０からのリプライデータをマルチプロセッサバス
インタフェース２４，リードデータバッファ２８，プロ
セッサインタフェース２７を経由してプロセッサ２１へ
送出する。
【００２９】また，排他データ保有表示信号線２が論理
“１”であることを検出した場合は，リプライデータ選
択回路２６は，さらにその後排他データ保有表示信号線
２に論理“１”を出力した第２のプロセッサノード３０
がアドレス／データバスにリプライデータを出力する
か，リプライデータを出力しない事を示す（リプライを
メモリに委ねる）転送を出力するかを確認する。第２の
プロセッサノード３０がアドレス／データバスにリプラ
イデータを出力した場合には，そのデータを，一方，第
２のプロセッサノード３０がリプライデータを出力しな
い事を示す（リプライをメモリに委ねる）転送を出力し
た場合にはメモリノード４０からのリプライデータを，
夫々マルチプロセッサバスインタフェース２４，リード
データバッファ２８，プロセッサインタフェース２７を
経由してプロセッサ２１へ送出する。この時，第２のプ
ロセッサノード３０がアドレス／データバスにリプライ
データを出力する場合には，第２のプロセッサノード３
０からのリプライデータがメモリノード４０からのリプ
ライデータよりも先にアドレス／データバス１に出力さ
れる場合と，逆にメモリノード４０からのリプライデー
タが第２のプロセッサノード３０からのリプライデータ
よりも先にアドレス／データバス１に出力される場合と
が考えられる。
“１”であることを検出した場合は，リプライデータ選
択回路２６は，さらにその後排他データ保有表示信号線
２に論理“１”を出力した第２のプロセッサノード３０
がアドレス／データバスにリプライデータを出力する
か，リプライデータを出力しない事を示す（リプライを
メモリに委ねる）転送を出力するかを確認する。第２の
プロセッサノード３０がアドレス／データバスにリプラ
イデータを出力した場合には，そのデータを，一方，第
２のプロセッサノード３０がリプライデータを出力しな
い事を示す（リプライをメモリに委ねる）転送を出力し
た場合にはメモリノード４０からのリプライデータを，
夫々マルチプロセッサバスインタフェース２４，リード
データバッファ２８，プロセッサインタフェース２７を
経由してプロセッサ２１へ送出する。この時，第２のプ
ロセッサノード３０がアドレス／データバスにリプライ
データを出力する場合には，第２のプロセッサノード３
０からのリプライデータがメモリノード４０からのリプ
ライデータよりも先にアドレス／データバス１に出力さ
れる場合と，逆にメモリノード４０からのリプライデー
タが第２のプロセッサノード３０からのリプライデータ
よりも先にアドレス／データバス１に出力される場合と
が考えられる。
【００３０】前者の場合には，リプライデータ選択回路
２６は，第２のプロセッサノード３０からのリプライデ
ータのみをリードデータバッファ２８に取り込み，メモ
リノード４０からのリプライデータを無視する。
２６は，第２のプロセッサノード３０からのリプライデ
ータのみをリードデータバッファ２８に取り込み，メモ
リノード４０からのリプライデータを無視する。
【００３１】後者の場合には，まずメモリノード４０か
らのリプライデータをリードデータバッファ２８に取り
込んだ後，第２のプロセッサノード３０からのリプライ
データがアドレス／データバス１に出力された事を検出
したときにリードデータバッファ３８内のメモリノード
４０からのリプライデータを破棄して，第２のプロセッ
サノード３０からのリプライデータに置き換えた後プロ
セッサ２１へ送出する。
らのリプライデータをリードデータバッファ２８に取り
込んだ後，第２のプロセッサノード３０からのリプライ
データがアドレス／データバス１に出力された事を検出
したときにリードデータバッファ３８内のメモリノード
４０からのリプライデータを破棄して，第２のプロセッ
サノード３０からのリプライデータに置き換えた後プロ
セッサ２１へ送出する。
【００３２】
【発明の効果】以上，説明したように，本発明において
は，いずれかのプロセッサノードが自ノード内のプロセ
ッサがキャッシュ内部にメモリリードアドレスに関する
データを排他的に有している事を他ノードに通知した場
合に於いても（このプロセッサノードをオーナーノード
と呼ぶ），メモリノードはメモリ読み出し動作および読
み出しデータのマルチプロセッサバスへの出力動作を行
う手段を有している事により，メモリノードはデータバ
ッファにメモリ読みだしデータを溜めておく事なく最短
のタイミングでメモリ読みだしデータをマルチプロセッ
サバスに出力できる。また，その結果１回のメモリ読み
だしに対して２つのリプライデータがマルチプロセッサ
バスに出力される場合があるので，いずれかのプロセッ
サノードが自ノード内のプロセッサがキャッシュ内部に
排他的に有している事を他ノードに通知した場合に，デ
ータリクエストを行ったプロセッサノード（リクエスト
ノード）は，このオーナノードが前記メモリリードリク
エストに対するデータリプライを行ったならばそのデー
タを正しいリプライデータと認識し，このオーナノード
が前記メモリリードリクエストに対するデータリプライ
を前記メモリノードに委ねたならば前記メモリノードが
出力したデータを正しいリプライデータと認識する手段
を設けており，いずれかのプロセッサノードが自ノード
内のプロセッサがキャッシュ内部にメモリリードアドレ
スに関するデータを排他的に有している事を他ノードに
通知した場合に於いてもメモリノードはメモリ読み出し
動作および読み出しデータのマルチプロセッサバスへの
出力動作を行うので，いずれかのプロセッサノード内の
プロセッサがキャッシュ内部にメモリリードアドレスに
関するデータを排他的に有しており，かつそれを書き換
えていなかったので結果的にメモリノードがデータリプ
ライを行う場合でも最短のタイミングでデータリプライ
を行う事が出来，また長期間メモリノード内のデータバ
ッファを占有しないので，メモリのトータルスループッ
トも低下しないマルチプロセッサシステムを提供するこ
とができる。
は，いずれかのプロセッサノードが自ノード内のプロセ
ッサがキャッシュ内部にメモリリードアドレスに関する
データを排他的に有している事を他ノードに通知した場
合に於いても（このプロセッサノードをオーナーノード
と呼ぶ），メモリノードはメモリ読み出し動作および読
み出しデータのマルチプロセッサバスへの出力動作を行
う手段を有している事により，メモリノードはデータバ
ッファにメモリ読みだしデータを溜めておく事なく最短
のタイミングでメモリ読みだしデータをマルチプロセッ
サバスに出力できる。また，その結果１回のメモリ読み
だしに対して２つのリプライデータがマルチプロセッサ
バスに出力される場合があるので，いずれかのプロセッ
サノードが自ノード内のプロセッサがキャッシュ内部に
排他的に有している事を他ノードに通知した場合に，デ
ータリクエストを行ったプロセッサノード（リクエスト
ノード）は，このオーナノードが前記メモリリードリク
エストに対するデータリプライを行ったならばそのデー
タを正しいリプライデータと認識し，このオーナノード
が前記メモリリードリクエストに対するデータリプライ
を前記メモリノードに委ねたならば前記メモリノードが
出力したデータを正しいリプライデータと認識する手段
を設けており，いずれかのプロセッサノードが自ノード
内のプロセッサがキャッシュ内部にメモリリードアドレ
スに関するデータを排他的に有している事を他ノードに
通知した場合に於いてもメモリノードはメモリ読み出し
動作および読み出しデータのマルチプロセッサバスへの
出力動作を行うので，いずれかのプロセッサノード内の
プロセッサがキャッシュ内部にメモリリードアドレスに
関するデータを排他的に有しており，かつそれを書き換
えていなかったので結果的にメモリノードがデータリプ
ライを行う場合でも最短のタイミングでデータリプライ
を行う事が出来，また長期間メモリノード内のデータバ
ッファを占有しないので，メモリのトータルスループッ
トも低下しないマルチプロセッサシステムを提供するこ
とができる。
【図１】本発明の実施の形態によるマルチプロセッサシ
ステムを示すブロック図である。
ステムを示すブロック図である。
１ アドレス／データバス ２ 排他データ保有表示信号線 ２０ 第１のプロセッサノード ２１，３１ プロセッサ ２１ａ，３１ａ キャッシュ ２２，３２ バスブリッジ ２３，３３ ＲＡＭ ２４，３４ マルチプロセッサバスインタフェース ２５，３５ キャッシュステート判断回路 ２６，３６ リプライデータ選択回路 ２７，３７ プロセッサインタフェース ２８，３８ リードデータバッファ ２９，３９ ライトデータバッファ ３０ 第２のプロセッサノード ４０ メモリノード ４１ メモリ制御部 ４２ ＳＩＭＭ ５０ Ｉ／Ｏノード
Claims (3)
- 【請求項１】 ライトバック方式のキャッシュを有する
プロセッサを夫々備えた複数のプロセッサノードと，メ
モリノードと，前記複数のプロセッサノード及び前記メ
モリノードを夫々接続するマルチプロセッサバスとを備
えたマルチプロセッサシステムにおいて，各プロセッサ
ノードは，他のプロセッサノードが前記マルチプロセッ
サバス上にメモリリードリクエストを発行した際に，当
該メモリリードリクエストのアドレスに関するデータ
を，前記各プロセッサノード内のプロセッサの有するキ
ャッシュ内部に排他的に有しているか否かのデータ保有
の有無を知り，その結果を，前記他のプロセッサノード
に通知するデータ保有通知手段を備える一方，前記メモ
リノードは，前記リードリクエストに対するデータリプ
ライを前記各プロセッサ内におけるデータ保有の有無に
関係なく前記マルチプロセッサバス上に出力するデータ
供給手段を備えていることを特徴とするマルチプロセッ
サシステム。 - 【請求項２】 請求項１記載のマルチプロセッサシステ
ムにおいて，前記他のプロセッサノードは，前記データ
保有通知手段の内の一つがデータリプライを行ったなら
ば，そのデータを正しいリプライデータと認識するとと
もに，前記各プロセッサの前記データ保有通知手段の内
の全てがデータ保有なしと通知した場合，又は前記デー
タ保有通知手段がリプライデータを出力しないことを通
知した場合に，前記データ供給手段によるリプライデー
タを正しいリプライデータと認識するデータ認識手段を
有することを特徴とするマルチプロセッサシステム。 - 【請求項３】 請求項２記載のマルチプロセッサシステ
ムにおいて，前記プロセッサノードの夫々は，ＲＡＭ
と，前記データ保有通知手段及び前記データ認識手段を
有するバスブリッジとを夫々備え，前記バスブリッジ
は，前記ＲＡＭを参照して前記キャッシュのデータの保
持状況を判断するキャッシュステート判断回路と，前記
プロセッサに更新するためのデータを一時保有するリー
ドデータバッファと，前記リードデータバッファに取り
込むリプライデータを選択するリプライデータ選択回路
と，前記プロセッサと接続するためのプロセッサインタ
ーフェースと，当該プロセッサノードを前記マルチプロ
セッサバスに接続するためのマルチプロセッサバスイン
ターフェースとを備え，前記データ保有通知手段は，前
記マルチプロセッサバスインターフェースを介して取り
込まれたリリクエストデータに基づいて，前記キャッシ
ュのデータの保持状況を判断する前記キャッシュステー
ト判断回路を備え，前記データ認識手段は，前記リプラ
イデータ選択回路及び前記リードデータバッファとを備
え，前記他のプロセッサノードは，前記リプライデータ
を前記マルチプロセッサバスインターフェース，前記リ
ードデータバッファと，前記プロセッサインターフェー
スとを介して，前記他のプロセッサノード内のプロセッ
サに送出することを特徴とする特徴とするマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107279A JPH09293054A (ja) | 1996-04-26 | 1996-04-26 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107279A JPH09293054A (ja) | 1996-04-26 | 1996-04-26 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293054A true JPH09293054A (ja) | 1997-11-11 |
Family
ID=14455052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8107279A Pending JPH09293054A (ja) | 1996-04-26 | 1996-04-26 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098115A (en) * | 1998-04-08 | 2000-08-01 | International Business Machines Corporation | System for reducing storage access latency with accessing main storage and data bus simultaneously |
-
1996
- 1996-04-26 JP JP8107279A patent/JPH09293054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098115A (en) * | 1998-04-08 | 2000-08-01 | International Business Machines Corporation | System for reducing storage access latency with accessing main storage and data bus simultaneously |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990224 |