JPH09293396A - 強誘電体メモリ、強誘電体メモリ装置およびその修復方法 - Google Patents
強誘電体メモリ、強誘電体メモリ装置およびその修復方法Info
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- JPH09293396A JPH09293396A JP8104880A JP10488096A JPH09293396A JP H09293396 A JPH09293396 A JP H09293396A JP 8104880 A JP8104880 A JP 8104880A JP 10488096 A JP10488096 A JP 10488096A JP H09293396 A JPH09293396 A JP H09293396A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Memories (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 強誘電体容量素子の短絡を修復して歩留りを
向上させる。 【構成】 電界効果トランジスタと強誘電体容量素子か
ら構成されるメモリセルＭＣは、ワード線ＷＬ、ビット
線ＢＬ、プレート線ＰＬに接続されている。電圧印加用
のパッド１、２、３を設け、パッド１をダイオードＤｉ
を介して全てのワード線ＷＬに、パッド２をダイオード
Ｄｉを介して全てのビット線ＢＬに、パッド３をダイオ
ードＤｉを介して全てのプレート線ＰＬにそれぞれ接続
する。パッド１に５Ｖを印加し、パッド２を接地し、パ
ッド３に例えば２Ｖを、所定時間（例えば３秒）印加す
る。これにより強誘電体膜を短絡させていた導電物質は
溶失し、容量素子の絶縁性が修復される。
向上させる。 【構成】 電界効果トランジスタと強誘電体容量素子か
ら構成されるメモリセルＭＣは、ワード線ＷＬ、ビット
線ＢＬ、プレート線ＰＬに接続されている。電圧印加用
のパッド１、２、３を設け、パッド１をダイオードＤｉ
を介して全てのワード線ＷＬに、パッド２をダイオード
Ｄｉを介して全てのビット線ＢＬに、パッド３をダイオ
ードＤｉを介して全てのプレート線ＰＬにそれぞれ接続
する。パッド１に５Ｖを印加し、パッド２を接地し、パ
ッド３に例えば２Ｖを、所定時間（例えば３秒）印加す
る。これにより強誘電体膜を短絡させていた導電物質は
溶失し、容量素子の絶縁性が修復される。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体容量素子
の分極状態によって情報を記憶する強誘電体メモリに関
し、特に強誘電体容量素子の短絡の修復方法に関するも
のである。
の分極状態によって情報を記憶する強誘電体メモリに関
し、特に強誘電体容量素子の短絡の修復方法に関するも
のである。
【０００２】
【従来の技術】図５は、この種強誘電体メモリを構成す
る単位メモリセルの断面図である。同図に示されるよう
に、シリコン基板５９の表面領域内にソース・ドレイン
拡散層５１が形成され、シリコン基板上にゲート絶縁膜
を介してゲート電極５２が形成され、これによりセルト
ランジスタである電界効果トランジスタが構成されてい
る。ビット線５３は電界効果トランジスタの一方のソー
ス・ドレイン拡散層５１に接続されている。電界効果ト
ランジスタ上には層間絶縁膜５８を挟んで、下部電極５
４、強誘電体膜５５、上部電極５６によって構成される
強誘電体容量素子が形成され、上部電極５６は配線層５
７によって、電界効果トランジスタの他方のソース・ド
レイン拡散層５１に接続されている。
る単位メモリセルの断面図である。同図に示されるよう
に、シリコン基板５９の表面領域内にソース・ドレイン
拡散層５１が形成され、シリコン基板上にゲート絶縁膜
を介してゲート電極５２が形成され、これによりセルト
ランジスタである電界効果トランジスタが構成されてい
る。ビット線５３は電界効果トランジスタの一方のソー
ス・ドレイン拡散層５１に接続されている。電界効果ト
ランジスタ上には層間絶縁膜５８を挟んで、下部電極５
４、強誘電体膜５５、上部電極５６によって構成される
強誘電体容量素子が形成され、上部電極５６は配線層５
７によって、電界効果トランジスタの他方のソース・ド
レイン拡散層５１に接続されている。
【０００３】この従来例では、１つの電界効果トランジ
スタと１つの強誘電体容量素子を図５のように組み合わ
せて１つのメモリセルとしている（メモリセル１個で１
ｂｉｔの記憶素子となる）。このメモリセルの等価回路
を図６に示す。電界効果トランジスタＴｒと強誘電体容
量素子Ｃｆとの直列接続体によってメモリセルＭＣが構
成されている。電界効果トランジスタＴｒのゲート電極
はワード線ＷＬに、ソース・ドレインの一方はビット線
ＢＬに、ソース・ドレインの他方は強誘電体容量素子Ｃ
ｆの一方の電極に接続されている。強誘電体容量素子Ｃ
ｆの他方の電極はプレート線ＰＬに接続されている。な
お、通常、ワード線ＷＬは図５に示す電界効果トランジ
スタのゲート電極５２を兼ねており、プレート線ＰＬ
は、強誘電体容量素子の下部電極５４を兼ねている。図
６に示すメモリセルＭＣは図７に示すようにマトリック
ス状に配列され、大規模不揮発性メモリを構成する。
スタと１つの強誘電体容量素子を図５のように組み合わ
せて１つのメモリセルとしている（メモリセル１個で１
ｂｉｔの記憶素子となる）。このメモリセルの等価回路
を図６に示す。電界効果トランジスタＴｒと強誘電体容
量素子Ｃｆとの直列接続体によってメモリセルＭＣが構
成されている。電界効果トランジスタＴｒのゲート電極
はワード線ＷＬに、ソース・ドレインの一方はビット線
ＢＬに、ソース・ドレインの他方は強誘電体容量素子Ｃ
ｆの一方の電極に接続されている。強誘電体容量素子Ｃ
ｆの他方の電極はプレート線ＰＬに接続されている。な
お、通常、ワード線ＷＬは図５に示す電界効果トランジ
スタのゲート電極５２を兼ねており、プレート線ＰＬ
は、強誘電体容量素子の下部電極５４を兼ねている。図
６に示すメモリセルＭＣは図７に示すようにマトリック
ス状に配列され、大規模不揮発性メモリを構成する。
【０００４】強誘電体膜はＰＺＴ（ＰｂＺｒX Ｔｉ
(1-X) Ｏ3 ）、ＳＢＴ（ＳｒＢｉ2 Ｔａ 2 Ｏ9 ）等を用
いて形成されており、これらの材料は図８に示すような
印加電界の履歴に依存した分極値を示す。いま、図６に
示すメモリセルにおいて、ワード線ＷＬとビット線ＢＬ
とに５Ｖを印加し、プレート線ＰＬに０Ｖを印加する
と、強誘電体容量素子Ｃｆの分極状態はＡとなる。この
状態で、ビット線ＢＬの電圧のみを０Ｖに落とすと強誘
電体容量素子Ｃｆの分極状態はＢとなる。この状態を例
えば“０”に対応させるとメモリセルＭＣには“０”が
書き込まれたことになる。また、ワード線ＷＬとプレー
ト線ＰＬとに５Ｖを印加し、ビット線ＷＬに０Ｖを印加
すると、強誘電体容量素子Ｃｆの分極状態はＣとなり、
この状態からプレート線ＰＬの電圧を０Ｖに落とすと強
誘電体容量素子Ｃｆの分極状態はＤとなる。これにより
メモリセルＭＣには例えば“１”が書き込まれたことに
なる。
(1-X) Ｏ3 ）、ＳＢＴ（ＳｒＢｉ2 Ｔａ 2 Ｏ9 ）等を用
いて形成されており、これらの材料は図８に示すような
印加電界の履歴に依存した分極値を示す。いま、図６に
示すメモリセルにおいて、ワード線ＷＬとビット線ＢＬ
とに５Ｖを印加し、プレート線ＰＬに０Ｖを印加する
と、強誘電体容量素子Ｃｆの分極状態はＡとなる。この
状態で、ビット線ＢＬの電圧のみを０Ｖに落とすと強誘
電体容量素子Ｃｆの分極状態はＢとなる。この状態を例
えば“０”に対応させるとメモリセルＭＣには“０”が
書き込まれたことになる。また、ワード線ＷＬとプレー
ト線ＰＬとに５Ｖを印加し、ビット線ＷＬに０Ｖを印加
すると、強誘電体容量素子Ｃｆの分極状態はＣとなり、
この状態からプレート線ＰＬの電圧を０Ｖに落とすと強
誘電体容量素子Ｃｆの分極状態はＤとなる。これにより
メモリセルＭＣには例えば“１”が書き込まれたことに
なる。
【０００５】ビット線ＢＬをある電位に充電した後、ワ
ード線ＷＬを高電位にして、メモリセルＭＣの電界効果
トランジスタＴｒを導通状態にすると、メモリセルＭＣ
の強誘電体容量素子Ｃｆの分極状態によって、ビット線
の電位が変動する。この変動の方向は、メモリセルの強
誘電体容量素子Ｃｆの分極状態が図８のＢあるいはＤの
いずれにあるかによって決定されるため、ビット線の電
位変化を検出することにより、記録データの読み出しが
可能になる。
ード線ＷＬを高電位にして、メモリセルＭＣの電界効果
トランジスタＴｒを導通状態にすると、メモリセルＭＣ
の強誘電体容量素子Ｃｆの分極状態によって、ビット線
の電位が変動する。この変動の方向は、メモリセルの強
誘電体容量素子Ｃｆの分極状態が図８のＢあるいはＤの
いずれにあるかによって決定されるため、ビット線の電
位変化を検出することにより、記録データの読み出しが
可能になる。
【０００６】
【発明が解決しようとする課題】半導体基板上に形成さ
れた強誘電体メモリの容量絶縁膜として用いられる強誘
電体薄膜は通常多結晶であるため、強誘電体薄膜成膜中
に、多結晶粒界などに意図せずに析出した導電性物質等
によって、容量素子が短絡状態となることがしばしば見
られる。この短絡状態が出現すると、強誘電体容量素子
にはもはや所定の電圧を加えることができず、強誘電体
メモリとしての動作が不可能となる。強誘電体メモリの
製造工程において、短絡状態の容量素子が生じること
は、製造歩留まりを悪化させることにつながる。
れた強誘電体メモリの容量絶縁膜として用いられる強誘
電体薄膜は通常多結晶であるため、強誘電体薄膜成膜中
に、多結晶粒界などに意図せずに析出した導電性物質等
によって、容量素子が短絡状態となることがしばしば見
られる。この短絡状態が出現すると、強誘電体容量素子
にはもはや所定の電圧を加えることができず、強誘電体
メモリとしての動作が不可能となる。強誘電体メモリの
製造工程において、短絡状態の容量素子が生じること
は、製造歩留まりを悪化させることにつながる。
【０００７】したがって、本発明の解決すべき課題は、
強誘電体メモリの製造過程または製造後に、強誘電体容
量素子の短絡状態を解消し、製造歩留まりを向上させる
ことができるようにすることである。また、この短絡状
態を解消する手段が、半導体チップ上で多くの面積を消
費するすることのないようにして、強誘電体メモリの大
容量化を阻害することのないようにすることである。さ
らに、短絡状態解消のための操作が、チップ内の電気回
路に悪影響を及ぼすことのないようにすることである。
強誘電体メモリの製造過程または製造後に、強誘電体容
量素子の短絡状態を解消し、製造歩留まりを向上させる
ことができるようにすることである。また、この短絡状
態を解消する手段が、半導体チップ上で多くの面積を消
費するすることのないようにして、強誘電体メモリの大
容量化を阻害することのないようにすることである。さ
らに、短絡状態解消のための操作が、チップ内の電気回
路に悪影響を及ぼすことのないようにすることである。
【０００８】
【課題を解決するための手段】上記の課題は、プローブ
により強誘電体容量素子の両電極間に電圧を印加しうる
ようにすることにより、解決することができる。また、
ダイオードを介するなどして複数のワード線、複数のビ
ット線、複数のプレート線にそれぞれ同時に一つのパッ
ド（端子）から電圧を印加できるようにすることによ
り、少ない消費面積で修復用電圧印加手段を設置するこ
とができる。
により強誘電体容量素子の両電極間に電圧を印加しうる
ようにすることにより、解決することができる。また、
ダイオードを介するなどして複数のワード線、複数のビ
ット線、複数のプレート線にそれぞれ同時に一つのパッ
ド（端子）から電圧を印加できるようにすることによ
り、少ない消費面積で修復用電圧印加手段を設置するこ
とができる。
【０００９】
【発明の実施の形態】本発明の強誘電体メモリは、半導
体基板上に、複数のワード線、複数のビット線および複
数のプレート線が形成され、セルトランジスタと強誘電
体容量素子とからなる複数のメモリセルが、何れかのワ
ード線、ビット線、プレート線に接続されて形成されて
いるものであって、ワード線に電圧を印加することので
きる第１の端子と、ビット線に電圧を印加することので
きる第２の端子と、プレート線に電圧を印加することの
できる第３の端子と、が通常のメモリ動作に必要な端子
とは別に半導体基板上に設けられていることを特徴とし
ている。そして、好ましくは、前記第１、第２および第
３の端子を介して、複数のワード線、複数のビット線お
よび複数のプレート線に同時に電圧を印加することがで
きるように構成される。
体基板上に、複数のワード線、複数のビット線および複
数のプレート線が形成され、セルトランジスタと強誘電
体容量素子とからなる複数のメモリセルが、何れかのワ
ード線、ビット線、プレート線に接続されて形成されて
いるものであって、ワード線に電圧を印加することので
きる第１の端子と、ビット線に電圧を印加することので
きる第２の端子と、プレート線に電圧を印加することの
できる第３の端子と、が通常のメモリ動作に必要な端子
とは別に半導体基板上に設けられていることを特徴とし
ている。そして、好ましくは、前記第１、第２および第
３の端子を介して、複数のワード線、複数のビット線お
よび複数のプレート線に同時に電圧を印加することがで
きるように構成される。
【００１０】より具体的には、前記第１の端子が接続さ
れた第１のｐ型半導体領域の表面領域内に複数のワード
線がそれぞれ接続された複数の第１のｎ型拡散層が形成
され、前記第２または第３の端子が接続された第２のｐ
型半導体領域の表面領域内に複数のビット線またはプレ
ート線がそれぞれ接続された複数の第２のｎ型拡散層が
形成され、前記第３または第２の端子が接続されたｎ型
半導体領域の表面領域内に複数のプレート線またはビッ
ト線がそれぞれ接続された複数のｐ型拡散層が形成され
ている。
れた第１のｐ型半導体領域の表面領域内に複数のワード
線がそれぞれ接続された複数の第１のｎ型拡散層が形成
され、前記第２または第３の端子が接続された第２のｐ
型半導体領域の表面領域内に複数のビット線またはプレ
ート線がそれぞれ接続された複数の第２のｎ型拡散層が
形成され、前記第３または第２の端子が接続されたｎ型
半導体領域の表面領域内に複数のプレート線またはビッ
ト線がそれぞれ接続された複数のｐ型拡散層が形成され
ている。
【００１１】また、本発明による強誘電体メモリの修復
方法は、半導体基板上に、複数のワード線、複数のビッ
ト線および複数のプレート線が形成され、セルトランジ
スタと強誘電体容量素子とからなる複数のメモリセル
が、何れかのワード線、ビット線、プレート線に接続さ
れて形成されている強誘電体メモリの修復方法であっ
て、強誘電体容量素子の両端に、メモリ動作を規制する
クロックのパルス幅より十分に長い時間電圧を印加して
容量素子の短絡を解消することを特徴とする。
方法は、半導体基板上に、複数のワード線、複数のビッ
ト線および複数のプレート線が形成され、セルトランジ
スタと強誘電体容量素子とからなる複数のメモリセル
が、何れかのワード線、ビット線、プレート線に接続さ
れて形成されている強誘電体メモリの修復方法であっ
て、強誘電体容量素子の両端に、メモリ動作を規制する
クロックのパルス幅より十分に長い時間電圧を印加して
容量素子の短絡を解消することを特徴とする。
【００１２】［作用］短絡状態の強誘電体容量素子にあ
る電圧を印加すると、容量絶縁膜に意図せずに存在して
短絡状態を生じさせていた導電性物質に集中的に大電流
が流れ込む。これにより、通常、導電性物質は溶融し除
去され、強誘電体容量素子は本来の絶縁性を回復し、強
誘電体メモリの記憶素子として正常に動作するようにな
る。
る電圧を印加すると、容量絶縁膜に意図せずに存在して
短絡状態を生じさせていた導電性物質に集中的に大電流
が流れ込む。これにより、通常、導電性物質は溶融し除
去され、強誘電体容量素子は本来の絶縁性を回復し、強
誘電体メモリの記憶素子として正常に動作するようにな
る。
【００１３】そこで強誘電体メモリの製造過程または製
造後において、別途設けた電圧印加用の端子（パッド）
からすべての強誘電体容量素子に所定の電圧を一定時間
加えると、短絡状態の容量素子の修復が行われ、強誘電
体メモリの製造歩留まりを向上させることができる。こ
の強誘電体メモリを収容するパッケージの外部リードに
上記電圧印加用のパッドを接続しておけば、パッケージ
ング後にもこの外部リードを利用して同様の修復操作を
行うことが可能になる。
造後において、別途設けた電圧印加用の端子（パッド）
からすべての強誘電体容量素子に所定の電圧を一定時間
加えると、短絡状態の容量素子の修復が行われ、強誘電
体メモリの製造歩留まりを向上させることができる。こ
の強誘電体メモリを収容するパッケージの外部リードに
上記電圧印加用のパッドを接続しておけば、パッケージ
ング後にもこの外部リードを利用して同様の修復操作を
行うことが可能になる。
【００１４】図１は、短絡状態にあった強誘電体ＳＢＴ
（膜厚２００ｎｍ、３００μｍ角；面積９×１０-4ｃｍ
2 ）容量素子に０Ｖから２Ｖまで約５秒間で電圧を掃引
した場合に流れる電流値をグラフにしたもので、発明者
らによる実測データである。図には同一の容量素子に２
度電圧を掃引した場合の１回目の電流値と２回目の電流
値が示されている。図１に示されるように、１回目の掃
引では、０Ｖ付近の掃引開始直後では、素子に大電流が
流れ込んでおり、容量素子が短絡状態にあることが示さ
れている。その電流値は０．９Ｖ付近で１００ｍＡ程度
に達している。実際の強誘電体メモリでは１Ｍｂ級のメ
モリで１ｂｉｔあたり３μｍ角（面積９×１０-8ｃｍ
2 ）程度の小容量の素子が用いられるので、１ｂｉｔの
短絡状態にある容量に流れる電流はこれより小さい。容
量に加える電圧を上げていくと、１Ｖ付近で急激に電流
値が減少している。そして２回目以降、容量素子に電圧
を加えても大電流が流れることはなく、容量素子の短絡
状態が解消され、修復されていることが示されている。
修復された容量素子に電圧を加えることにより、図８に
示したような、強誘電体特性が回復していることを確認
することができた。
（膜厚２００ｎｍ、３００μｍ角；面積９×１０-4ｃｍ
2 ）容量素子に０Ｖから２Ｖまで約５秒間で電圧を掃引
した場合に流れる電流値をグラフにしたもので、発明者
らによる実測データである。図には同一の容量素子に２
度電圧を掃引した場合の１回目の電流値と２回目の電流
値が示されている。図１に示されるように、１回目の掃
引では、０Ｖ付近の掃引開始直後では、素子に大電流が
流れ込んでおり、容量素子が短絡状態にあることが示さ
れている。その電流値は０．９Ｖ付近で１００ｍＡ程度
に達している。実際の強誘電体メモリでは１Ｍｂ級のメ
モリで１ｂｉｔあたり３μｍ角（面積９×１０-8ｃｍ
2 ）程度の小容量の素子が用いられるので、１ｂｉｔの
短絡状態にある容量に流れる電流はこれより小さい。容
量に加える電圧を上げていくと、１Ｖ付近で急激に電流
値が減少している。そして２回目以降、容量素子に電圧
を加えても大電流が流れることはなく、容量素子の短絡
状態が解消され、修復されていることが示されている。
修復された容量素子に電圧を加えることにより、図８に
示したような、強誘電体特性が回復していることを確認
することができた。
【００１５】容量素子の短絡状態解消に必要な電圧は、
強誘電体メモリの駆動電圧である５Ｖ以下で十分であ
り、何ら特別の電源を用意する必要はない。また、ワー
ド線以外の信号線に印加する電圧を通常の駆動電圧以下
に抑えることにより、修復操作により回路に悪影響を及
ぼすことを回避することができる。また、上記パッドと
強誘電体メモリの各信号配線との接続の途中にダイオー
ドまたはスイッチング素子を設けることで、相互の干渉
を排除しつつ１つのパッドから複数の強誘電体容量素子
を接続することが可能となり、半導体基板上で別途設け
る電圧印加用の素子の占める面積を小さく抑えることが
でき、メモリの大容量化を阻害することのないようにす
ることができる。
強誘電体メモリの駆動電圧である５Ｖ以下で十分であ
り、何ら特別の電源を用意する必要はない。また、ワー
ド線以外の信号線に印加する電圧を通常の駆動電圧以下
に抑えることにより、修復操作により回路に悪影響を及
ぼすことを回避することができる。また、上記パッドと
強誘電体メモリの各信号配線との接続の途中にダイオー
ドまたはスイッチング素子を設けることで、相互の干渉
を排除しつつ１つのパッドから複数の強誘電体容量素子
を接続することが可能となり、半導体基板上で別途設け
る電圧印加用の素子の占める面積を小さく抑えることが
でき、メモリの大容量化を阻害することのないようにす
ることができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２は、本発明の第１の実施例の等価回路
図である。同図において、図７の従来例の部分と同等の
部分には同一の参照符号が付せられているので重複する
説明は省略する。また、本発明において用いられるメモ
リセルは、図５に示された従来例のものと同等のもので
ある。本実施例においては、図２に示すように、プロー
ブアクセスが可能な電圧印加用のパッド１、２および３
が設けられている。そして、パッド１と各ワード線ＷＬ
との間、パッド２とビット線ＢＬとの間、および、パッ
ド３とプレート線ＰＬとの間をそれぞれダイオードＤｉ
を介して接続している。
て説明する。図２は、本発明の第１の実施例の等価回路
図である。同図において、図７の従来例の部分と同等の
部分には同一の参照符号が付せられているので重複する
説明は省略する。また、本発明において用いられるメモ
リセルは、図５に示された従来例のものと同等のもので
ある。本実施例においては、図２に示すように、プロー
ブアクセスが可能な電圧印加用のパッド１、２および３
が設けられている。そして、パッド１と各ワード線ＷＬ
との間、パッド２とビット線ＢＬとの間、および、パッ
ド３とプレート線ＰＬとの間をそれぞれダイオードＤｉ
を介して接続している。
【００１７】すべてのビット線、ワード線、プレート線
のそれぞれに引き出し用配線およびプロービング用のパ
ッドを設けても、本発明の効果は期待できるが、このよ
うにすると引き出し配線およびパッドの数が多くなり、
これらが半導体基板上で占める面積が大きくなり、大規
模メモリの製造を困難とする。したがって引き出し配線
およびパッドの数は、可能な限り少なくしてそれらが半
導体基板上で占める面積を小さくする必要がある。
のそれぞれに引き出し用配線およびプロービング用のパ
ッドを設けても、本発明の効果は期待できるが、このよ
うにすると引き出し配線およびパッドの数が多くなり、
これらが半導体基板上で占める面積が大きくなり、大規
模メモリの製造を困難とする。したがって引き出し配線
およびパッドの数は、可能な限り少なくしてそれらが半
導体基板上で占める面積を小さくする必要がある。
【００１８】而して、本実施例の強誘電体メモリでは、
１つのメモリセルが１ｂｉｔの情報を記憶するので、１
つ１つのメモリセルを独立して動作させる必要がある。
このためには、各ビット線、ワード線、プレート線に独
立に電圧を加えることが可能にしておかなければならな
い。従って、ビット線、ワード線、プレート線をそれぞ
れ束ねて（短絡させて）、それぞれに１つの引き出し配
線および導電性パッドを接続することは不可能である。
１つのメモリセルが１ｂｉｔの情報を記憶するので、１
つ１つのメモリセルを独立して動作させる必要がある。
このためには、各ビット線、ワード線、プレート線に独
立に電圧を加えることが可能にしておかなければならな
い。従って、ビット線、ワード線、プレート線をそれぞ
れ束ねて（短絡させて）、それぞれに１つの引き出し配
線および導電性パッドを接続することは不可能である。
【００１９】そこで、本実施例においては、ダイオード
を介してビット線、ワード線、プレート線をそれぞれ１
つに束ねて、パッドに接続している。このように構成し
た場合には、パッドの数を小さくすることが可能になる
と同時に、１本１本のビット線、ワード線、プレート線
を独立に動作させることが可能となる。本実施例のよう
に、ダイオードを介してビット線、ワード線、プレート
線をそれぞれ束ねても、ビット線同士、ワード線同士、
プレート線同士の間にはそれぞれ必ず正逆両方向のダイ
オードが直列に存在するので、各々のビット線同士、ワ
ード線同士、プレート線同士は互いに干渉することな
く、独立に動作させることが可能である。また本実施例
のように、ビット線とプレート線の間に存在するダイオ
ードの向きが同−であるようにすると、１つに束ねたビ
ット線、プレート線間に電圧を印加することが可能とな
り、従ってすべての強誘電体容量素子に引き出し配線を
通じて電圧を加えることが可能である。このために必要
なパッドの数は３つだけであり、容量素子修復手段を設
けたことによるチップ面積の増大を最小限に抑えること
ができる。但し、チップ上に３つのパッドを追加するの
みで済ますこともできるが、ブロック毎にプロービング
用のパッドを３つずつ設け、ブロック毎に修復操作を行
いうるようにしてもよい。
を介してビット線、ワード線、プレート線をそれぞれ１
つに束ねて、パッドに接続している。このように構成し
た場合には、パッドの数を小さくすることが可能になる
と同時に、１本１本のビット線、ワード線、プレート線
を独立に動作させることが可能となる。本実施例のよう
に、ダイオードを介してビット線、ワード線、プレート
線をそれぞれ束ねても、ビット線同士、ワード線同士、
プレート線同士の間にはそれぞれ必ず正逆両方向のダイ
オードが直列に存在するので、各々のビット線同士、ワ
ード線同士、プレート線同士は互いに干渉することな
く、独立に動作させることが可能である。また本実施例
のように、ビット線とプレート線の間に存在するダイオ
ードの向きが同−であるようにすると、１つに束ねたビ
ット線、プレート線間に電圧を印加することが可能とな
り、従ってすべての強誘電体容量素子に引き出し配線を
通じて電圧を加えることが可能である。このために必要
なパッドの数は３つだけであり、容量素子修復手段を設
けたことによるチップ面積の増大を最小限に抑えること
ができる。但し、チップ上に３つのパッドを追加するの
みで済ますこともできるが、ブロック毎にプロービング
用のパッドを３つずつ設け、ブロック毎に修復操作を行
いうるようにしてもよい。
【００２０】容量素子への電圧印加は以下のように行
う。まずワード線に接続されたパッド１に５Ｖの電圧を
加え、メモリセルの電界効果トランジスタを導通状態と
する。そしてビット線をパッド２を介して接地し、プレ
ート線にパッド３により５Ｖ以下のある電圧（例えば２
Ｖ）を所定時間（例えば３秒）供給する。プレート線か
らビット線に向かう方向は、本実施例で接続したダイオ
ードの順方向にあたるので、プレート線からビット線に
向かって電流を流すことができ、短絡状態の容量素子の
修復を行うことができる。このときワード線、プレート
線に加える電圧は５Ｖ以下であり、何ら特別の電源を必
要とせず、また強誘電体メモリの回路に悪影響を及ぼす
こともない。上記の例ではビット線側を接地していた
が、逆にプレート線を接地し、ビット線側から電流を流
すようにしてもよい（この場合、パッド２、３に接続さ
れるダイオードの向きは逆になる）。また、容量素子の
両端に図１に示したような例えば０Ｖ〜２Ｖの掃引電圧
を印加するようにしてもよい。また、プロービング用の
パッド１〜３をパッケージの外部リードに引き出し、こ
れからアクセスできるようにしておけば、外部リードか
ら電圧を供給することにより、パッケージング後でも短
絡容量素子の修復が可能になる。
う。まずワード線に接続されたパッド１に５Ｖの電圧を
加え、メモリセルの電界効果トランジスタを導通状態と
する。そしてビット線をパッド２を介して接地し、プレ
ート線にパッド３により５Ｖ以下のある電圧（例えば２
Ｖ）を所定時間（例えば３秒）供給する。プレート線か
らビット線に向かう方向は、本実施例で接続したダイオ
ードの順方向にあたるので、プレート線からビット線に
向かって電流を流すことができ、短絡状態の容量素子の
修復を行うことができる。このときワード線、プレート
線に加える電圧は５Ｖ以下であり、何ら特別の電源を必
要とせず、また強誘電体メモリの回路に悪影響を及ぼす
こともない。上記の例ではビット線側を接地していた
が、逆にプレート線を接地し、ビット線側から電流を流
すようにしてもよい（この場合、パッド２、３に接続さ
れるダイオードの向きは逆になる）。また、容量素子の
両端に図１に示したような例えば０Ｖ〜２Ｖの掃引電圧
を印加するようにしてもよい。また、プロービング用の
パッド１〜３をパッケージの外部リードに引き出し、こ
れからアクセスできるようにしておけば、外部リードか
ら電圧を供給することにより、パッケージング後でも短
絡容量素子の修復が可能になる。
【００２１】図２の回路を半導体基板上で実現するレイ
アウト例を図３に示す。ただし、図３では、プレート線
ＰＬをダイオードを介して束ね、パッド３に接続した部
分のみを示す。パッド１、２とワード線ＷＬ、ビット線
ＢＬについてもほぼ同様に構成されるが、図示は省略さ
れている。図３に示すように、半導体基板の表面領域内
にｐ型拡散層４を設け、その中にプレート線の本数分の
ｎ+ 型拡散層５を設ける。そして、コンタクトホール６
を介してｐ型拡散層４をパッド３に接続し、コンタクト
ホール７を介してｎ+ 型拡散層５をプレート線ＰＬに接
続する。
アウト例を図３に示す。ただし、図３では、プレート線
ＰＬをダイオードを介して束ね、パッド３に接続した部
分のみを示す。パッド１、２とワード線ＷＬ、ビット線
ＢＬについてもほぼ同様に構成されるが、図示は省略さ
れている。図３に示すように、半導体基板の表面領域内
にｐ型拡散層４を設け、その中にプレート線の本数分の
ｎ+ 型拡散層５を設ける。そして、コンタクトホール６
を介してｐ型拡散層４をパッド３に接続し、コンタクト
ホール７を介してｎ+ 型拡散層５をプレート線ＰＬに接
続する。
【００２２】このｐｎ接合ダイオードを形成するための
ｎ+ 型拡散層５は、電圧印加用のブローブを立てられる
程度の広い領域を必要とするパッド３に比較して、著し
く小さい面積に抑えることが可能である。したがってプ
レート線の１本１本に引き出し配線を接続しその終端に
プロービング用パッドを設けるよりも、この例のよう
に、ｐｎ接合ダイオードを介してプレート線を束ね、１
つのパッドに接続した方が、半導体基板上での引き出し
配線およびパッドの占有面積を小さく抑えることがで
き、大規模メモリの製造に有利となる。
ｎ+ 型拡散層５は、電圧印加用のブローブを立てられる
程度の広い領域を必要とするパッド３に比較して、著し
く小さい面積に抑えることが可能である。したがってプ
レート線の１本１本に引き出し配線を接続しその終端に
プロービング用パッドを設けるよりも、この例のよう
に、ｐｎ接合ダイオードを介してプレート線を束ね、１
つのパッドに接続した方が、半導体基板上での引き出し
配線およびパッドの占有面積を小さく抑えることがで
き、大規模メモリの製造に有利となる。
【００２３】図４は、本発明の第２の実施例を示す概略
の平面図である。本実施例では、プロービング用のパッ
ド（１〜３）とワード線ＷＬ、ビット線ＢＬ、プレート
線ＰＬとの間にスイッチング素子として電界効果トラン
ジスタが接続されている。但し、図面上ではパッド３と
プレート線ＰＬとの接続関係のみが示され他のパッドに
ついての図示は省略されている。半導体基板の表面領域
内には、パッド３にコンタクトホール６を介して接続さ
れたｎ+ 型拡散層５ａが設けられている。半導体基板の
表面領域内にはさらにゲート電極９を挟んで複数のｎ+
型拡散層５が形成されている。各ｎ+ 型拡散層５はコン
タクトホール７を介してプレート線ＰＬに接続されてい
る。また、ゲート電極９はゲート用パッド８に接続され
ている。
の平面図である。本実施例では、プロービング用のパッ
ド（１〜３）とワード線ＷＬ、ビット線ＢＬ、プレート
線ＰＬとの間にスイッチング素子として電界効果トラン
ジスタが接続されている。但し、図面上ではパッド３と
プレート線ＰＬとの接続関係のみが示され他のパッドに
ついての図示は省略されている。半導体基板の表面領域
内には、パッド３にコンタクトホール６を介して接続さ
れたｎ+ 型拡散層５ａが設けられている。半導体基板の
表面領域内にはさらにゲート電極９を挟んで複数のｎ+
型拡散層５が形成されている。各ｎ+ 型拡散層５はコン
タクトホール７を介してプレート線ＰＬに接続されてい
る。また、ゲート電極９はゲート用パッド８に接続され
ている。
【００２４】修復操作を行う場合には、ゲート用パッド
８に５Ｖを、パッド３に例えば２Ｖを印加する（この場
合には、ビット線用のパッド２は接地される）。本実施
例では、プレート線側から電流を流すこともビット線側
から電流を流すこともでき、両方から電流を供給して修
復をより完全に行うことも可能になる。
８に５Ｖを、パッド３に例えば２Ｖを印加する（この場
合には、ビット線用のパッド２は接地される）。本実施
例では、プレート線側から電流を流すこともビット線側
から電流を流すこともでき、両方から電流を供給して修
復をより完全に行うことも可能になる。
【００２５】
【発明の効果】本発明によれば、意図せずに短絡状態に
ある強誘電体容量素子の短絡状態を解消することが可能
となり、強誘電体メモリの製造歩留まりを改善すること
ができる。また、ダイオードを介するなどして一つのパ
ッドに複数の信号線を接続するようにしたので、容量素
子修復用手段をごく少ない消費面積により実現すること
ができる。
ある強誘電体容量素子の短絡状態を解消することが可能
となり、強誘電体メモリの製造歩留まりを改善すること
ができる。また、ダイオードを介するなどして一つのパ
ッドに複数の信号線を接続するようにしたので、容量素
子修復用手段をごく少ない消費面積により実現すること
ができる。
【図１】本発明の作用を説明するための、短絡した強誘
電体容量素子の電圧−電流特性図。
電体容量素子の電圧−電流特性図。
【図２】本発明の第１の実施例の等価回路図。
【図３】本発明の第１の実施例のレイアウト図。
【図４】本発明の第２の実施例のレイアウト図。
【図５】強誘電体メモリの単位メモリセルの断面図。
【図６】図５に示した単位メモリセルの等価回路図。
【図７】強誘電体メモリの等価回路図。
【図８】強誘電体の分極状態の説明図。
１〜３ パッド ４ ｐ型拡散層 ５、５ａ ｎ+ 型拡散層 ６、７ コンタクトホール ８ ゲート用パッド ９ ゲート電極 ５１ ソース・ドレイン拡散層 ５２ ゲート電極 ５３ ビット線 ５４ 下部電極 ５５ 強誘電体膜 ５６ 上部電極 ５７ 配線層 ５８ 層間絶縁膜 ５９ シリコン基板 ＢＬ ビット線 Ｃｆ 強誘電体容量素子 Ｄｉ ダイオード ＭＣ メモリセル ＰＬ プレート線 Ｔｒ 電界効果トランジスタ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (8)
- 【請求項１】 半導体基板上に、複数のワード線、複数
のビット線および複数のプレート線が形成され、セルト
ランジスタと強誘電体容量素子とからなる複数のメモリ
セルが、何れかのワード線、ビット線、プレート線に接
続されて形成されている強誘電体メモリにおいて、ワー
ド線に電圧を印加することのできる第１の端子と、ビッ
ト線に電圧を印加することのできる第２の端子と、プレ
ート線に電圧を印加することのできる第３の端子と、が
通常のメモリ動作に必要な端子とは別に半導体基板上に
設けられていることを特徴とする強誘電体メモリ。 - 【請求項２】 前記第１、第２および第３の端子を介し
て、複数のワード線、複数のビット線および複数のプレ
ート線に同時に電圧を印加することができるように構成
されていることを特徴とする請求項１記載の強誘電体メ
モリ。 - 【請求項３】 前記第１、第２および第３の端子は、そ
れぞれダイオードまたはスイッチング素子を介して複数
のワード線、複数のビット線および複数のプレート線に
接続されていることを特徴とする請求項１記載の強誘電
体メモリ。 - 【請求項４】 前記第１の端子が接続された第１のｐ型
半導体領域の表面領域内に複数のワード線がそれぞれ接
続された複数の第１のｎ型拡散層が形成され、前記第２
または第３の端子が接続された第２のｐ型半導体領域の
表面領域内に複数のビット線またはプレート線がそれぞ
れ接続された複数の第２のｎ型拡散層が形成され、前記
第３または第２の端子が接続されたｎ型半導体領域の表
面領域内に複数のプレート線またはビット線がそれぞれ
接続された複数のｐ型拡散層が形成されていることを特
徴とする請求項１記載の強誘電体メモリ。 - 【請求項５】 請求項１に記載された強誘電体メモリを
収容するパッケージの第１、第２および第３の外部リー
ドが、それぞれ前記第１、第２および第３の端子に接続
されていることを特徴とする強誘電体メモリ装置。 - 【請求項６】 半導体基板上に、複数のワード線、複数
のビット線および複数のプレート線が形成され、セルト
ランジスタと強誘電体容量素子とからなる複数のメモリ
セルが、何れかのワード線、ビット線、プレート線に接
続されて形成されている強誘電体メモリの修復方法であ
って、強誘電体容量素子の両端に、メモリ動作を規制す
るクロックのパルス幅より十分に長い時間電圧を印加し
て容量素子の短絡を解消することを特徴とする強誘電体
メモリの修復方法。 - 【請求項７】 前記電圧は、通常のメモリ動作時に強誘
電体容量素子の両端に印加される電圧より低いことを特
徴とする請求項６記載の強誘電体メモリの修復方法。 - 【請求項８】 前記電圧が、チップ上に全ての強誘電体
容量素子に対してまたは特定のブロック内の全ての強誘
電体容量素子に対して同時に印加されることを特徴とす
る請求項６記載の強誘電体メモリの修復方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104880A JP2937254B2 (ja) | 1996-04-25 | 1996-04-25 | 強誘電体メモリの修復方法 |
| US08/839,948 US5768175A (en) | 1996-04-25 | 1997-04-24 | Ferroelectric memory with fault recovery circuits |
| KR1019970015405A KR100230024B1 (ko) | 1996-04-25 | 1997-04-24 | 이상 복구 회로를 갖는 강유전체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104880A JP2937254B2 (ja) | 1996-04-25 | 1996-04-25 | 強誘電体メモリの修復方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293396A true JPH09293396A (ja) | 1997-11-11 |
| JP2937254B2 JP2937254B2 (ja) | 1999-08-23 |
Family
ID=14392512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8104880A Expired - Lifetime JP2937254B2 (ja) | 1996-04-25 | 1996-04-25 | 強誘電体メモリの修復方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5768175A (ja) |
| JP (1) | JP2937254B2 (ja) |
| KR (1) | KR100230024B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168959B1 (en) | 1998-12-30 | 2001-01-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming a ferroelectric memory device |
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
| JP2006190395A (ja) * | 2005-01-06 | 2006-07-20 | Fujitsu Ltd | 半導体メモリ |
| KR100762225B1 (ko) * | 2001-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플레이트 전압 안정화 회로 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031754A (en) * | 1998-11-02 | 2000-02-29 | Celis Semiconductor Corporation | Ferroelectric memory with increased switching voltage |
| US6515889B1 (en) * | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930002470B1 (ko) * | 1989-03-28 | 1993-04-02 | 가부시키가이샤 도시바 | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 |
| US5297077A (en) * | 1990-03-30 | 1994-03-22 | Kabushiki Kaisha Toshiba | Memory having ferroelectric capacitors polarized in nonvolatile mode |
| JPH05249490A (ja) * | 1992-03-06 | 1993-09-28 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板の製造方法 |
| JP2953316B2 (ja) * | 1994-08-12 | 1999-09-27 | 日本電気株式会社 | 不揮発性強誘電体メモリ |
| JP3183076B2 (ja) * | 1994-12-27 | 2001-07-03 | 日本電気株式会社 | 強誘電体メモリ装置 |
-
1996
- 1996-04-25 JP JP8104880A patent/JP2937254B2/ja not_active Expired - Lifetime
-
1997
- 1997-04-24 KR KR1019970015405A patent/KR100230024B1/ko not_active Expired - Fee Related
- 1997-04-24 US US08/839,948 patent/US5768175A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168959B1 (en) | 1998-12-30 | 2001-01-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming a ferroelectric memory device |
| KR100762225B1 (ko) * | 2001-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플레이트 전압 안정화 회로 |
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
| JP2006190395A (ja) * | 2005-01-06 | 2006-07-20 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5768175A (en) | 1998-06-16 |
| JP2937254B2 (ja) | 1999-08-23 |
| KR100230024B1 (ko) | 1999-11-15 |
| KR970072405A (ko) | 1997-11-07 |
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