JPH09293791A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09293791A JPH09293791A JP8105493A JP10549396A JPH09293791A JP H09293791 A JPH09293791 A JP H09293791A JP 8105493 A JP8105493 A JP 8105493A JP 10549396 A JP10549396 A JP 10549396A JP H09293791 A JPH09293791 A JP H09293791A
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- forming
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Abstract
(57)【要約】
【課題】ソース・ドレイン引出し電極の形成工程が複雑
で、半導体装置の信頼性及び製造歩留りが低下する。 【解決手段】ゲート電極５の側面に絶縁膜からなるサイ
ドウォール８を形成したのち、全面にポリシリコン膜９
を形成する。次でゲート電極５の表面が露出する迄この
ポリシリコン膜９を研磨したのち、フィールド酸化膜２
上の電極分離領域のポリシリコン膜９を除き溝を形成す
る。次に、全面に酸化シリコン膜１０を形成してこの溝
を埋めたのち研磨し、ゲート電極５及びポリシリコン膜
９の表面を露出させる。
で、半導体装置の信頼性及び製造歩留りが低下する。 【解決手段】ゲート電極５の側面に絶縁膜からなるサイ
ドウォール８を形成したのち、全面にポリシリコン膜９
を形成する。次でゲート電極５の表面が露出する迄この
ポリシリコン膜９を研磨したのち、フィールド酸化膜２
上の電極分離領域のポリシリコン膜９を除き溝を形成す
る。次に、全面に酸化シリコン膜１０を形成してこの溝
を埋めたのち研磨し、ゲート電極５及びポリシリコン膜
９の表面を露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特にＭＯＳトランジスタのソース・ド
レイン電極の構造及びその形成方法に関する。
製造方法に関し、特にＭＯＳトランジスタのソース・ド
レイン電極の構造及びその形成方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタ（Ｔｒ）の製
造方法について、図３を用いて説明する。
造方法について、図３を用いて説明する。
【０００３】まずシリコン基板１上にＰ型及びＮ型の不
純物を導入しＰウェル３ａ及びＮウェル３ｂを形成した
のち選択酸化法によりフィールド酸化膜２を形成する。
次にゲート酸化膜４及びポリシリコンからなるゲート電
極５を形成したのち、例えばＮ型不純物をイオン注入し
てＰウェル３ａにＮ- 領域６ａを形成する。次に全面に
酸化膜を形成したのち異方エッチングを行ないゲート電
極５の側面にサイドウォール８を形成する。次で再びＮ
型不純物をイオン注入しＮ+ 領域６ｂを形成しライトリ
ードープドドレイン（ＬＤＤ）構造のソース・ドレイン
とする。
純物を導入しＰウェル３ａ及びＮウェル３ｂを形成した
のち選択酸化法によりフィールド酸化膜２を形成する。
次にゲート酸化膜４及びポリシリコンからなるゲート電
極５を形成したのち、例えばＮ型不純物をイオン注入し
てＰウェル３ａにＮ- 領域６ａを形成する。次に全面に
酸化膜を形成したのち異方エッチングを行ないゲート電
極５の側面にサイドウォール８を形成する。次で再びＮ
型不純物をイオン注入しＮ+ 領域６ｂを形成しライトリ
ードープドドレイン（ＬＤＤ）構造のソース・ドレイン
とする。
【０００４】次にポリシリコン膜を成長したのちパター
ニングし、ソース・ドレインに接続するポリシリコン電
極９Ａを形成する。次に全面に絶縁膜としてＢＰＳＧ膜
１０Ａを成長し、フォトレジスト塗布、ドライエッチン
グによるエッチバック等により平坦する。次でポリシリ
コン電極９Ａ上にコンタクトホールを形成したのち、Ｗ
膜１４Ａを成長し、エッチバックして埋設する。次にＡ
ｌをスパッタし、パターニングし、Ｗ膜１４Ａに接続す
る金属電極１１Ａを形成する。
ニングし、ソース・ドレインに接続するポリシリコン電
極９Ａを形成する。次に全面に絶縁膜としてＢＰＳＧ膜
１０Ａを成長し、フォトレジスト塗布、ドライエッチン
グによるエッチバック等により平坦する。次でポリシリ
コン電極９Ａ上にコンタクトホールを形成したのち、Ｗ
膜１４Ａを成長し、エッチバックして埋設する。次にＡ
ｌをスパッタし、パターニングし、Ｗ膜１４Ａに接続す
る金属電極１１Ａを形成する。
【０００５】上記従来例では、ゲート電極５による段差
が有る表面にポリシリコン膜を成長したのちパターニン
グしているため、パターニング時の目ズレによってゲー
ト電極５とソース・ドレイン引出し用のポリシリコン電
極９Ａがショートしたりしないように、また、ポリシリ
コン電極９Ａによる段差が小さくなるように、ゲート電
極５の側面のサイドウォール８から０．５μｍ程度間隔
をあけてパターニングしていた。
が有る表面にポリシリコン膜を成長したのちパターニン
グしているため、パターニング時の目ズレによってゲー
ト電極５とソース・ドレイン引出し用のポリシリコン電
極９Ａがショートしたりしないように、また、ポリシリ
コン電極９Ａによる段差が小さくなるように、ゲート電
極５の側面のサイドウォール８から０．５μｍ程度間隔
をあけてパターニングしていた。
【０００６】
【発明が解決しようとする課題】従来のソース・ドレイ
ン引出し電極をポリシリコン膜をパターニングして形成
する方法では、ゲート電極とソース・ドレイン引出し電
極との間隔が０．６〜０．７μｍもある為、トランジス
タの微細化が妨げられるという問題点がある。
ン引出し電極をポリシリコン膜をパターニングして形成
する方法では、ゲート電極とソース・ドレイン引出し電
極との間隔が０．６〜０．７μｍもある為、トランジス
タの微細化が妨げられるという問題点がある。
【０００７】また、金属電極１１Ａのカバレージを良く
するため、コンタクトホールをＷ膜等で埋設する場合、
コンタクトホール形成後Ｗ膜を成長し、ドライエッチン
グでコンタクトホール内部以外のＷ膜をエッチングによ
り除去している。この場合、Ｗ膜のエッチング残りを防
ぐためゲート電極５及びソース・ドレイン引出し電極の
段差を平坦化しなければならない。この為、工程が複雑
となり半導体装置の信頼性及び製造歩留りが低下すると
いう問題点がある。
するため、コンタクトホールをＷ膜等で埋設する場合、
コンタクトホール形成後Ｗ膜を成長し、ドライエッチン
グでコンタクトホール内部以外のＷ膜をエッチングによ
り除去している。この場合、Ｗ膜のエッチング残りを防
ぐためゲート電極５及びソース・ドレイン引出し電極の
段差を平坦化しなければならない。この為、工程が複雑
となり半導体装置の信頼性及び製造歩留りが低下すると
いう問題点がある。
【０００８】本発明の目的は、半導体素子の微細化を可
能とし、しかも信頼性及び製造歩留りの向上した半導体
装置及びその製造方法を提供することにある。
能とし、しかも信頼性及び製造歩留りの向上した半導体
装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成され素子領域を分離するフィー
ルド酸化膜と、前記素子領域の前記基板上にゲート酸化
膜を介して形成されたゲート電極と、前記ゲート酸化膜
下のチャネル領域に接して形成されソース・ドレインを
構成する不純物領域と、前記ゲート電極の側面に形成さ
れた絶縁膜からなるサイドウォールと、前記フィールド
酸化膜上に形成された電極分離用の絶縁膜と、この絶縁
膜と前記サイドウォール間を埋めて形成され前記不純物
領域に接続すると共に上面が前記ゲート電極と同一平面
となるように形成されたソース・ドレイン引出し電極と
を含むことを特徴とするものである。
は、半導体基板上に形成され素子領域を分離するフィー
ルド酸化膜と、前記素子領域の前記基板上にゲート酸化
膜を介して形成されたゲート電極と、前記ゲート酸化膜
下のチャネル領域に接して形成されソース・ドレインを
構成する不純物領域と、前記ゲート電極の側面に形成さ
れた絶縁膜からなるサイドウォールと、前記フィールド
酸化膜上に形成された電極分離用の絶縁膜と、この絶縁
膜と前記サイドウォール間を埋めて形成され前記不純物
領域に接続すると共に上面が前記ゲート電極と同一平面
となるように形成されたソース・ドレイン引出し電極と
を含むことを特徴とするものである。
【００１０】第２の発明の半導体装置の製造方法は、半
導体基板上に素子領域を分離するフィールド酸化膜を形
成したのち、この素子領域にゲート酸化膜を介してゲー
ト電極を形成する工程と、このゲート電極をマスクとし
て不純物を導入し前記基板表面にソース・ドレインとな
る不純物領域を形成する工程と、この不純物領域の表面
を含む全面に第１の絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側面に第１の絶縁膜からなるサ
イドウォールを形成する工程と、このサイドウォールの
表面を含む全面にポリシリコン膜を形成したのち前記ゲ
ート電極の表面が露出する迄研磨して平坦化する工程
と、前記不純物領域上の前記ポリシリコン膜に不純物を
イオン注入したのち熱処理を行う工程と、前記フィール
ド酸化膜上の前記ポリシリコン膜を選択的に除去して溝
を形成したのち、全面に第２の絶縁膜を形成しこの溝を
埋める工程とを含むことを特徴とするものである。
導体基板上に素子領域を分離するフィールド酸化膜を形
成したのち、この素子領域にゲート酸化膜を介してゲー
ト電極を形成する工程と、このゲート電極をマスクとし
て不純物を導入し前記基板表面にソース・ドレインとな
る不純物領域を形成する工程と、この不純物領域の表面
を含む全面に第１の絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側面に第１の絶縁膜からなるサ
イドウォールを形成する工程と、このサイドウォールの
表面を含む全面にポリシリコン膜を形成したのち前記ゲ
ート電極の表面が露出する迄研磨して平坦化する工程
と、前記不純物領域上の前記ポリシリコン膜に不純物を
イオン注入したのち熱処理を行う工程と、前記フィール
ド酸化膜上の前記ポリシリコン膜を選択的に除去して溝
を形成したのち、全面に第２の絶縁膜を形成しこの溝を
埋める工程とを含むことを特徴とするものである。
【００１１】第３の発明の半導体装置の製造方法は、半
導体基板上に素子領域を分離するフィールド酸化膜を形
成したのち、この素子領域にゲート酸化膜を介してゲー
ト電極を形成する工程と、このゲート電極をマスクとし
て不純物を導入し前記基板表面にソース・ドレインとな
る不純物領域を形成する工程と、この不純物領域の表面
を含む全面に第１の絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側面に第１の絶縁膜からなるサ
イドウォールを形成する工程と、このサイドウォールと
前記ゲート電極とをマスクとし前記不純物領域に不純物
をイオン注入しＬＤＤ構造の不純物領域とする工程と、
この不純物領域の表面を含む全面にバリア用金属膜と高
融点金属膜とを順次形成したのち前記ゲート電極の表面
が露出する迄研磨して平坦化する工程と、前記フィール
ド酸化膜上の前記高融点金属膜と前記バリア用金属膜と
を選択的に除去し溝を形成したのち、全面に第２の絶縁
膜を形成してこの溝を埋める工程とを含むことを特徴と
するものである。
導体基板上に素子領域を分離するフィールド酸化膜を形
成したのち、この素子領域にゲート酸化膜を介してゲー
ト電極を形成する工程と、このゲート電極をマスクとし
て不純物を導入し前記基板表面にソース・ドレインとな
る不純物領域を形成する工程と、この不純物領域の表面
を含む全面に第１の絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側面に第１の絶縁膜からなるサ
イドウォールを形成する工程と、このサイドウォールと
前記ゲート電極とをマスクとし前記不純物領域に不純物
をイオン注入しＬＤＤ構造の不純物領域とする工程と、
この不純物領域の表面を含む全面にバリア用金属膜と高
融点金属膜とを順次形成したのち前記ゲート電極の表面
が露出する迄研磨して平坦化する工程と、前記フィール
ド酸化膜上の前記高融点金属膜と前記バリア用金属膜と
を選択的に除去し溝を形成したのち、全面に第２の絶縁
膜を形成してこの溝を埋める工程とを含むことを特徴と
するものである。
【００１２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
の形態を説明する為の半導体チップの断面図である。
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
の形態を説明する為の半導体チップの断面図である。
【００１３】まず図１（ａ）に示すように、シリコン基
板１にＰ型（Ｐ，Ａｓ）及びＮ型不純物（Ｂ）を導入し
Ｎチャネルトランジスタ（Ｔｒ）領域にＰウェル３ａ
を、ＰチャネルＴｒ領域にＮウェル３ｂを形成する。次
で選択酸化法によりフィールド酸化膜２を形成したのち
ゲート酸化膜４を形成する。次に不純物を導入したポリ
シリコン膜（又はポリシリコン膜と高融点金属のシリサ
イド膜）を全面に形成したのち、パターニングしてゲー
ト電極５を形成する。次にＮチャネルＴｒ領域をフォト
レジスト膜で覆いＰチャネルＴｒ領域にＰ型不純物をイ
オン注入して不純物濃度の低いＰ- 領域７ａを形成す
る。同様にＮ型不純物をイオン注入しＮチャネルＴｒ領
域にＮ- 領域６ａを形成する。
板１にＰ型（Ｐ，Ａｓ）及びＮ型不純物（Ｂ）を導入し
Ｎチャネルトランジスタ（Ｔｒ）領域にＰウェル３ａ
を、ＰチャネルＴｒ領域にＮウェル３ｂを形成する。次
で選択酸化法によりフィールド酸化膜２を形成したのち
ゲート酸化膜４を形成する。次に不純物を導入したポリ
シリコン膜（又はポリシリコン膜と高融点金属のシリサ
イド膜）を全面に形成したのち、パターニングしてゲー
ト電極５を形成する。次にＮチャネルＴｒ領域をフォト
レジスト膜で覆いＰチャネルＴｒ領域にＰ型不純物をイ
オン注入して不純物濃度の低いＰ- 領域７ａを形成す
る。同様にＮ型不純物をイオン注入しＮチャネルＴｒ領
域にＮ- 領域６ａを形成する。
【００１４】次に図１（ｂ）に示すように、全面に酸化
膜（又は窒化膜）を約０．１μｍの厚さに形成したのち
異方性エッチングを行い、ゲート電極５の側面にサイド
ウォール８を形成する。次に、全面にポリシリコン膜９
を成長させ、ゲート電極間を埋める。
膜（又は窒化膜）を約０．１μｍの厚さに形成したのち
異方性エッチングを行い、ゲート電極５の側面にサイド
ウォール８を形成する。次に、全面にポリシリコン膜９
を成長させ、ゲート電極間を埋める。
【００１５】次に図１（ｃ）に示すように、ゲート電極
５の表面が露出する迄ポリシリコン膜８を研磨し、平坦
化する。次でＮチャネルＴｒ領域のソース・ドレイン引
出し電極形成領域以外をフォトレジスト膜でマスクし、
Ｎ型不純物をイオン注入する。続いて同様に、Ｐチャネ
ル領域のソース・ドレイン引出し電極形成領域以外をフ
ォトレジスト膜でマスクし、Ｐ型不純物をイオン注入す
る。次で熱処理により不純物の押込みを行ない不純物濃
度の高いＮ+ 領域６ｂ及びＰ+ 領域７ｂを形成しＬＤＤ
構造のソース・ドレインを形成する。
５の表面が露出する迄ポリシリコン膜８を研磨し、平坦
化する。次でＮチャネルＴｒ領域のソース・ドレイン引
出し電極形成領域以外をフォトレジスト膜でマスクし、
Ｎ型不純物をイオン注入する。続いて同様に、Ｐチャネ
ル領域のソース・ドレイン引出し電極形成領域以外をフ
ォトレジスト膜でマスクし、Ｐ型不純物をイオン注入す
る。次で熱処理により不純物の押込みを行ない不純物濃
度の高いＮ+ 領域６ｂ及びＰ+ 領域７ｂを形成しＬＤＤ
構造のソース・ドレインを形成する。
【００１６】次にフィールド酸化膜２上の電極分離領域
のポリシリコン膜９を選択的に除去して溝を形成したの
ち、ＣＶＤ法等により全面に酸化シリコン膜１０を約
０．５μｍの厚さに形成しこの溝を埋める。次でゲート
電極５とポリシリコン膜９の表面が露出する迄この酸化
シリコン膜１０を研磨することにより、この酸化シリコ
ン膜１０とサイドウォール８とで絶縁分離されたソース
・ドレイン引出し用のポリシリコン電極９ａを完成させ
る。
のポリシリコン膜９を選択的に除去して溝を形成したの
ち、ＣＶＤ法等により全面に酸化シリコン膜１０を約
０．５μｍの厚さに形成しこの溝を埋める。次でゲート
電極５とポリシリコン膜９の表面が露出する迄この酸化
シリコン膜１０を研磨することにより、この酸化シリコ
ン膜１０とサイドウォール８とで絶縁分離されたソース
・ドレイン引出し用のポリシリコン電極９ａを完成させ
る。
【００１７】以下図１（ｄ）に示すように、Ａｌ（又は
ＴｉＮ等のバリアメタルとＡｌ等の金属）膜をスパッタ
法により形成したのち、パターニングしてゲート電極５
及びポリシリコン電極９ａ上に金属電極１１を形成す
る。
ＴｉＮ等のバリアメタルとＡｌ等の金属）膜をスパッタ
法により形成したのち、パターニングしてゲート電極５
及びポリシリコン電極９ａ上に金属電極１１を形成す
る。
【００１８】このように第１の実施の形態によれば、ゲ
ート電極５とソース・ドレイン引出し電極であるポリシ
リコン電極９ａとは、サイドウォール８を介して隣接し
ている為、ＭＯＳトランジスタを微細化することができ
る。例えば、図３で説明した従来例におけるゲート電極
５とポリシリコン電極９Ａとの間隔が０．６μｍであっ
たのに対し、本第１の実施の形態では、ゲート電極５と
ポリシリコン電極９ａとの間隔はサイドウォール８の厚
さである０．１μｍにまで狭くできる。
ート電極５とソース・ドレイン引出し電極であるポリシ
リコン電極９ａとは、サイドウォール８を介して隣接し
ている為、ＭＯＳトランジスタを微細化することができ
る。例えば、図３で説明した従来例におけるゲート電極
５とポリシリコン電極９Ａとの間隔が０．６μｍであっ
たのに対し、本第１の実施の形態では、ゲート電極５と
ポリシリコン電極９ａとの間隔はサイドウォール８の厚
さである０．１μｍにまで狭くできる。
【００１９】更に従来例のようにゲート電極やポリシリ
コン電極の表面を絶縁膜で覆わずに、これらの電極表面
を露出させている為、金属電極１１の形成は容易であ
り、従来例のように、コンタクトホールの形成やコンタ
クトホール内をＷ膜等で埋込む等の複雑な工程が不要と
なる為、半導体装置の信頼性及び製造歩留りを向上させ
ることができる。
コン電極の表面を絶縁膜で覆わずに、これらの電極表面
を露出させている為、金属電極１１の形成は容易であ
り、従来例のように、コンタクトホールの形成やコンタ
クトホール内をＷ膜等で埋込む等の複雑な工程が不要と
なる為、半導体装置の信頼性及び製造歩留りを向上させ
ることができる。
【００２０】図２（ａ）〜（ｃ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００２１】まず図２（ａ）に示すように、図１
（ａ），（ｂ）と同様の操作により、シリコン基板１に
Ｐウェル３ａとＮウェル３ｂを形成したのち、基板表面
にフィールド酸化膜２，ゲート酸化膜４，ゲート電極
５，Ｎ- 領域６ａ、Ｐ- 領域７ａを形成する。次で、Ｐ
チャネルＴｒ領域をフォトレジスト膜１２でマスクし、
Ｎ型不純物（Ｂ）をイオン注入しＮ+ 領域６ｂを形成す
る。
（ａ），（ｂ）と同様の操作により、シリコン基板１に
Ｐウェル３ａとＮウェル３ｂを形成したのち、基板表面
にフィールド酸化膜２，ゲート酸化膜４，ゲート電極
５，Ｎ- 領域６ａ、Ｐ- 領域７ａを形成する。次で、Ｐ
チャネルＴｒ領域をフォトレジスト膜１２でマスクし、
Ｎ型不純物（Ｂ）をイオン注入しＮ+ 領域６ｂを形成す
る。
【００２２】次に図２（ｂ）に示すように、フォトレジ
スト膜１２を除去したのち、ＮチャネルＴｒ領域をフォ
トレジスト膜で覆い、Ｐ型不純物（Ｐ，Ａｓ）をイオン
注入してＰ+ 領域７ｂを形成する。次でこのマスクとし
て用いたフォトレジスト膜を除去したのち、全面にバリ
ア用金属膜としてＴｉ−ＴｉＮの積層膜１３をスパッタ
法により厚さ約０．１μｍに形成する。次でこのＴｉ−
ＴｉＮ膜１３上にＣＶＤ法により厚さ約０．５μｍのＷ
膜１４を形成しゲート電極間を埋める。
スト膜１２を除去したのち、ＮチャネルＴｒ領域をフォ
トレジスト膜で覆い、Ｐ型不純物（Ｐ，Ａｓ）をイオン
注入してＰ+ 領域７ｂを形成する。次でこのマスクとし
て用いたフォトレジスト膜を除去したのち、全面にバリ
ア用金属膜としてＴｉ−ＴｉＮの積層膜１３をスパッタ
法により厚さ約０．１μｍに形成する。次でこのＴｉ−
ＴｉＮ膜１３上にＣＶＤ法により厚さ約０．５μｍのＷ
膜１４を形成しゲート電極間を埋める。
【００２３】次に図２（ｃ）に示すように、ゲート電極
５の表面が露出する迄Ｗ膜１４とＴｉ−ＴｉＮ膜１３を
研磨して平坦化する。次でフィールド酸化膜２上の電極
分離領域のＷ膜１４とＴｉ−ＴｉＮ膜１３を選択的にエ
ッチングして溝を形成したのち、ＣＶＤ法等により全面
に酸化シリコン膜１０Ａを約０．５μｍの厚さに形成し
てこの溝を埋める。次でゲート電極５とＷ膜１４等の表
面が露出する迄この酸化シリコン膜１０Ａを研磨するこ
とにより、この酸化シリコン膜１０Ａとサイドウォール
８とで絶縁分離されたソース・ドレイン引出し用のＷ電
極１４ａを完成させる。以下ゲート電極５上及びＷ電極
１４ａ上にＡｌ等からなる金属電極１１を形成する。
５の表面が露出する迄Ｗ膜１４とＴｉ−ＴｉＮ膜１３を
研磨して平坦化する。次でフィールド酸化膜２上の電極
分離領域のＷ膜１４とＴｉ−ＴｉＮ膜１３を選択的にエ
ッチングして溝を形成したのち、ＣＶＤ法等により全面
に酸化シリコン膜１０Ａを約０．５μｍの厚さに形成し
てこの溝を埋める。次でゲート電極５とＷ膜１４等の表
面が露出する迄この酸化シリコン膜１０Ａを研磨するこ
とにより、この酸化シリコン膜１０Ａとサイドウォール
８とで絶縁分離されたソース・ドレイン引出し用のＷ電
極１４ａを完成させる。以下ゲート電極５上及びＷ電極
１４ａ上にＡｌ等からなる金属電極１１を形成する。
【００２４】本第２の実施の形態においても第１の実施
の形態と同様に、ソース・ドレイン引出し電極であるＷ
電極１４ａの幅を狭く形成できる為、ＭＯＳトランジス
タを微細化できる。更に本第２の実施の形態において
は、ソース・ドレイン引出し電極をＷ膜で形成している
為、ポリシリコン膜を用いる第１の実施の形態に比べ電
極を低抵抗化できるという利点がある。
の形態と同様に、ソース・ドレイン引出し電極であるＷ
電極１４ａの幅を狭く形成できる為、ＭＯＳトランジス
タを微細化できる。更に本第２の実施の形態において
は、ソース・ドレイン引出し電極をＷ膜で形成している
為、ポリシリコン膜を用いる第１の実施の形態に比べ電
極を低抵抗化できるという利点がある。
【００２５】尚、上記各実施の形態においてはＣＭＯＳ
トランジスタについて説明したが、これに限定されるも
のではなく、ＮチャネルＭＯＳトランジスタ又はＰチャ
ネルＭＯＳトランジスタ単独の場合であってもよい。又
高融点金属としてＷを用いた場合について説明したが、
ＭｏやＴｉを用いることができる。
トランジスタについて説明したが、これに限定されるも
のではなく、ＮチャネルＭＯＳトランジスタ又はＰチャ
ネルＭＯＳトランジスタ単独の場合であってもよい。又
高融点金属としてＷを用いた場合について説明したが、
ＭｏやＴｉを用いることができる。
【００２６】
【発明の効果】以上説明したように本発明は、ゲート電
極とソース・ドレイン引出し電極がゲート電極側面の薄
い絶縁膜からなるサイドウォールを介して隣接している
ため電極間隔を狭められ、ＭＯＳトランジスタの微細化
が図られ高集積化が可能となる効果がある。また、ソー
ス・ドレイン引き出し電極をタングステン等の高融点金
属で形成した場合には、素子の電極部の抵抗を低く出来
るため、素子の高速化を図ることができる。
極とソース・ドレイン引出し電極がゲート電極側面の薄
い絶縁膜からなるサイドウォールを介して隣接している
ため電極間隔を狭められ、ＭＯＳトランジスタの微細化
が図られ高集積化が可能となる効果がある。また、ソー
ス・ドレイン引き出し電極をタングステン等の高融点金
属で形成した場合には、素子の電極部の抵抗を低く出来
るため、素子の高速化を図ることができる。
【００２７】さらに、本発明では、ゲート電極及びソー
ス・ドレイン電極直上に金属電極を形成しているため、
従来のようにコンタクトホールの形成、ホール内にタン
グステンを埋め込む等の複雑な工程を含まないため、コ
ンタクトホールのエッチング異常、ホール内に埋設した
タングステンの形状異常による上層のアルミ電極のカバ
レージ悪化等の不良を避けられ、信頼性および歩留りの
向上した半導体装置が得られるという効果もある。
ス・ドレイン電極直上に金属電極を形成しているため、
従来のようにコンタクトホールの形成、ホール内にタン
グステンを埋め込む等の複雑な工程を含まないため、コ
ンタクトホールのエッチング異常、ホール内に埋設した
タングステンの形状異常による上層のアルミ電極のカバ
レージ悪化等の不良を避けられ、信頼性および歩留りの
向上した半導体装置が得られるという効果もある。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】従来の半導体装置を説明する為の半導体チップ
の断面図。
の断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ａ Ｐウェル ３ｂ Ｎウェル ４ ゲート酸化膜 ５ ゲート電極 ６ａ Ｎ- 領域 ６ｂ Ｎ+ 領域 ７ａ Ｐ- 領域 ７ｂ Ｐ+ 領域 ８ サイドウォール ９ ポリシリコン膜 ９ａ，９Ａ ポリシリコン電極 １０，１０Ａ 酸化シリコン膜 １０ａ ＢＰＳＧ膜 １１，１１Ａ 金属電極 １２ フォトレジスト膜 １３ Ｔｉ−ＴｉＮ膜 １４，１４Ａ Ｗ膜 １４ａ Ｗ電極
Claims (5)
- 【請求項１】 半導体基板上に形成され素子領域を分離
するフィールド酸化膜と、前記素子領域の前記基板上に
ゲート酸化膜を介して形成されたゲート電極と、前記ゲ
ート酸化膜下のチャネル領域に接して形成されソース・
ドレインを構成する不純物領域と、前記ゲート電極の側
面に形成された絶縁膜からなるサイドウォールと、前記
フィールド酸化膜上に形成された電極分離用の絶縁膜
と、この絶縁膜と前記サイドウォール間を埋めて形成さ
れ前記不純物領域に接続すると共に上面が前記ゲート電
極と同一平面となるように形成されたソース・ドレイン
引出し電極とを含むことを特徴とする半導体装置。 - 【請求項２】 ソース・ドレイン引出し電極上に金属電
極が形成されている請求項１記載の半導体装置。 - 【請求項３】 ソース・ドレイン引出し電極はポリシリ
コン又は高融点金属から形成されている請求項１又は請
求項２記載の半導体装置。 - 【請求項４】 半導体基板上に素子領域を分離するフィ
ールド酸化膜を形成したのち、この素子領域にゲート酸
化膜を介してゲート電極を形成する工程と、このゲート
電極をマスクとして不純物を導入し前記基板表面にソー
ス・ドレインとなる不純物領域を形成する工程と、この
不純物領域の表面を含む全面に第１の絶縁膜を形成した
のち異方性エッチングし前記ゲート電極の側面に第１の
絶縁膜からなるサイドウォールを形成する工程と、この
サイドウォールの表面を含む全面にポリシリコン膜を形
成したのち前記ゲート電極の表面が露出する迄研磨して
平坦化する工程と、前記不純物領域上の前記ポリシリコ
ン膜に不純物をイオン注入したのち熱処理を行う工程
と、前記フィールド酸化膜上の前記ポリシリコン膜を選
択的に除去して溝を形成したのち、全面に第２の絶縁膜
を形成しこの溝を埋める工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項５】 半導体基板上に素子領域を分離するフィ
ールド酸化膜を形成したのち、この素子領域にゲート酸
化膜を介してゲート電極を形成する工程と、このゲート
電極をマスクとして不純物を導入し前記基板表面にソー
ス・ドレインとなる不純物領域を形成する工程と、この
不純物領域の表面を含む全面に第１の絶縁膜を形成した
のち異方性エッチングし前記ゲート電極の側面に第１の
絶縁膜からなるサイドウォールを形成する工程と、この
サイドウォールと前記ゲート電極とをマスクとし前記不
純物領域に不純物をイオン注入しＬＤＤ構造の不純物領
域とする工程と、この不純物領域の表面を含む全面にバ
リア用金属膜と高融点金属膜とを順次形成したのち前記
ゲート電極の表面が露出する迄研磨して平坦化する工程
と、前記フィールド酸化膜上の前記高融点金属膜と前記
バリア用金属膜とを選択的に除去し溝を形成したのち、
全面に第２の絶縁膜を形成してこの溝を埋める工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105493A JP2907112B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105493A JP2907112B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293791A true JPH09293791A (ja) | 1997-11-11 |
| JP2907112B2 JP2907112B2 (ja) | 1999-06-21 |
Family
ID=14409132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105493A Expired - Lifetime JP2907112B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907112B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012178582A (ja) * | 2001-07-17 | 2012-09-13 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1996
- 1996-04-25 JP JP8105493A patent/JP2907112B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012178582A (ja) * | 2001-07-17 | 2012-09-13 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907112B2 (ja) | 1999-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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