JPH09293876A

JPH09293876A - 半導体素子基板およびその製造法、該基板を用いた半導体装置

Info

Publication number: JPH09293876A
Application number: JP12925796A
Authority: JP
Inventors: Kazuo Kuniyone; 和夫國米
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】ＴＦＴを用いたアクティブマトリクス型の液
晶表示装置において、画素電極の表面均一化、高精細
化、および半導体層のプラズマダメージの回復を図る。【解決手段】画素電極の製造工程において、まず非晶
質導電膜を形成し、熱処理によって該非晶質導電膜を結
晶化して透明化すると同時に、該熱処理によって水素を
含む絶縁膜より水素を半導体層へ拡散して半導体層の高
性能化を図るとともに、該半導体層のプラズマダメージ
を回復する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、半導体素子を有す
る半導体素子基板およびその製造法に関し、さらに、該
半導体素子基板を利用した半導体装置に関する。

【０００２】

【従来の技術】半導体装置の一つである液晶表示装置
は、小型ＴＶなどの家電製品をはじめとして、ノート型
パソコン、カーナビゲーション、ビユーファインダなど
のフラットパネルディスプレイや、プロジェクションＴ
Ｖ、ＨＭＤなどの様々な表示装置として利用されてい
る。現在最も広く用いられている液晶表示装置は、各画
素をアクティブマトリクス駆動する方式のもので、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）をマト
リクス状に配置してなるアクティブマトリクス基板を用
いてなるものである。

【０００３】図１２に液晶表示装置に用いるアクティブ
マトリクス基板の概略構成図を示す。図中、６０は画素
スイッチング素子であるＴＦＴ、６１は画像信号回路、
６２は同期回路、６３は水平走査回路、６４は垂直走査
回路、６５は画素電極、６６は基板である。

【０００４】図１２において、画像信号は画像信号回路
６１に送られてきた後、水平走査回路６３および垂直走
査回路６４を介して画素スイッチング素子６０に転送さ
れる。これによって画素電極６５に信号が書き込まれて
画像表示が行なわれる。同期回路６２は画像信号を転送
する水平走査回路６３および垂直走査回路６４のタイミ
ングをとるものである。

【０００５】このようなアクティブマトリクス型液晶表
示装置では、画素スイッチング素子として非晶質シリコ
ン素子または多結晶シリコン素子が多く用いられる。現
在対角５インチ以上の大画面パネルでは、良好な均一性
と低オフ電流特性を有し、低温で大面積のガラス基板上
に形成できる非晶質シリコンでＴＦＴを作製し、ＩＣを
周辺回路として外部から接続している。また、対角５イ
ンチ未満の小型パネルでは、周辺駆動回路を内蔵して液
晶表示装置の小型化、低コスト化を図るため、多結晶シ
リコンでＴＦＴおよび周辺駆動回路を同一基板上に形成
している。

【０００６】図１は、ＴＦＴを多結晶シリコンで形成し
たアクティブマトリクス基板の製造方法を示す工程図で
ある。ここでは以下問題とするＴＦＴの作製工程のみを
模式的に示す。図１中、１は絶縁性基板、２は多結晶シ
リコン、３はゲート絶縁膜、４はゲート電極、５はチャ
ネル、６はソース、７はドレイン、８は水素を含む絶縁
膜、９は金属電極、１０は透明導電膜である。図１にお
ける工程は以下の通りである。

【０００７】（ａ）絶縁性基板１上に多結晶シリコン層
２を積層した後、パターニングを行なう。

【０００８】（ｂ）ゲート絶縁膜３の積層およびパター
ニングを行なう。

【０００９】（ｃ）ゲート電極４の形成およびパターニ
ングを行なう。

【００１０】（ｄ）多結晶シリコン層２へイオン注入を
行なって、チャネル５、ソース６、および、ドレイン７
を形成する。

【００１１】（ｅ）水素を含む絶縁膜８を形成した後、
パターニングを行なって、ソース６およびドレイン７の
一部を露出する。

【００１２】（ｆ）金属電極９の積層およびパターニン
グを行なう。

【００１３】（ｇ）透明導電膜１０の積層およびパター
ニングを行ない、熱処理によって水素を含む絶縁膜８よ
り多結晶シリコン層２へ水素を拡散させる。

【００１４】以上の工程の後、配向膜の形成、配向処
理、対向基板との貼り合わせ、液晶注入などの実装工程
を経て、アクティブマトリクス型多結晶シリコンＴＦＴ
液晶表示装置が作製されていた。

【００１５】上記工程（ｇ）において、多結晶シリコン
層２へ水素の拡散を行なっているが、これはＴＦＴの特
性向上を図るために行なわれているものである。即ち、
上記した水素化法、あるいはアニール法によって、多結
晶シリコンの電気移動度を大きくして、数μｓ間に画素
に電荷を書き込むことが要求されるＴＦＴの高速化を実
現しようとするものである。水素化法は、上記したよう
に、多結晶シリコン上に水素を含む膜を形成した後、熱
処理によって膜中の水素を多結晶シリコンの結晶粒界中
のキャリアトラップに結合させることで、キャリア移動
度を向上させようとするものであり、アニール法は多結
晶シリコンを温度６００℃で１０〜２０時間熱処理し
て、多結晶シリコンの結晶粒サイズを数μｍ程度に大き
くすることでキャリアの移動度の向上を図るものであ
る。

【００１６】上記アクティブマトリクス型液晶表示装置
においては、絶縁性基板１として透明石英ガラス、ゲー
ト絶縁膜３としてシリコン酸化膜、ゲート電極４として
不純物をドーピングした多結晶シリコン電極、金属電極
９としてアルミニウム電極、透明導電膜としてＩＴＯ
（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜、水素を含む
絶縁膜８としてプラズマＣＶＤ法で形成したシリコン窒
化膜が用いられることが多い。ＩＴＯ膜については例え
ば、温度２２５℃、圧力１．８Ｔｏｒｒ、ＳｉＨ₄ 流量
２００ｓｃｃｍ、Ａｒ流量１２０ｓｃｃｍ、Ｏ₂ 流量
１．２ｓｃｃｍで、スパッタ法を用いて堆積速度４．８
ｎｍ／ｍｉｎの条件下で１４０ｎｍの厚さに堆積した具
体例がある。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
方法で作製された液晶表示装置では、以下に示すいくつ
かの問題点があった。

【００１８】（１）ＩＴＯ膜をパターニングする際に、
膜厚方向のみでなく、側壁方向へのエッチングが進行す
る。例えば上記した条件でＩＴＯ膜のパターニングを行
なった場合、側壁方向へのエッチング速度に対する膜厚
方向へのエッチング速度の比は約０．４７であり、ＩＴ
Ｏ膜のエッチングを行なった際にパターンが小さくなっ
てしまう。このことはＩＴＯ膜の微細加工精度が低いと
いうことであり、液晶表示装置の高精細化にあたっては
大きな障害となる。

【００１９】（２）上記した条件で得られたＩＴＯ膜の
表面にはリーフ状の凹凸が見られる。この凹凸によりＩ
ＴＯ膜の表面粗さは１０ｎｍ以上となり、表面が均一で
ないことを示している。液晶表示装置においては、ＩＴ
Ｏ膜上に液晶を配向させる配向膜を形成するが、ＩＴＯ
膜表面が均一でない場合、均一な配向膜を形成すること
ができないため、液晶の均一な配向が実現できなくなっ
てしまう。特に、ＩＴＯ膜上の液晶層は画面を表示する
部分となることから、表示画質の劣化を招いてしまう。

【００２０】（３）ＩＴＯ膜形成時のプラズマダメージ
がＴＦＴに影響を与えてしまう。より具体的には、オン
電流の低下、Ｓ値の増大による駆動力の低下などであ
り、ＴＦＴの性能低下は画像表示品位低下の原因とな
る。

【００２１】上記（３）はＩＴＯ膜形成後もしくはパタ
ーニング後に熱処理を行なえば解決できるが、熱処理工
程が１工程増加することや、適当な熱処理条件を選択し
ないとＩＴＯ膜から酸素が脱離して、ＩＴＯ膜が黒く変
色し、光透過率が低下するなどの問題点が生じてしま
う。これらの問題点は上記した液晶表示装置のみなら
ず、その他のＩＴＯ膜および水素を含む絶縁膜を用いる
半導体素子基板においても同様に問題となる。

【００２２】本発明は、上記問題点を解決した半導体素
子基板を提供することを目的とする。すなわち、半導体
素子基板において、高精度にかつ表面を均一に、さらに
ＴＦＴへのプラズマダメージを防止して、ＩＴＯ膜を形
成し、小型化および表示画質の劣化防止を図った液晶表
示装置等半導体装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明は第１に、半導体
素子基板を提供するものであって、基板上に少なくとも
半導体層と、水素を含む絶縁膜と、非晶質導電膜を再結
晶化してなる透明導電膜とを有すること特徴とする。

【００２４】本発明は第２に、上記半導体素子基板の製
造法を提供するものであって、非晶質導電膜を形成する
工程と、該非晶質導電膜を再結晶化して透明化すると同
時に、水素を含む絶縁膜中から半導体層中へ水素を拡散
させる工程とを有することを特徴とする。

【００２５】本発明は第３に、上記半導体素子基板を用
いたことを特徴とする半導体装置を提供するものであ
る。

【００２６】本発明の半導体装置は、液晶表示装置に好
適に応用される。以下、液晶表示装置を構成する場合を
例に挙げて本発明を説明する。

【００２７】

【発明の実施の形態】本発明の半導体素子基板の製造法
においては、図１に示した工程（ｇ）において、いった
ん非晶質の導電膜を形成した後に、熱処理によって該非
晶質導電膜を再結晶化して透明導電膜１０を得ると共
に、水素を含む絶縁膜８より多結晶シリコン層２へ水素
を拡散させることに特徴を有する。

【００２８】本発明においては、非晶質導電膜をエッチ
ングしてパターニングすることになるが、非晶質導電膜
では側壁へのエッチング速度が膜厚方向に比べて小さい
ため、側壁のエッチング分を小さく見積もることがで
き、パターニング精度が向上してより高精細化を図るこ
とができる。

【００２９】また、透明導電膜をいったん非晶質で形成
してから熱処理して結晶化した場合には、その表面の均
一性が高まる。

【００３０】さらに本発明の製造法によれば、上記非晶
質導電膜の熱処理によって、多結晶シリコン層のプラズ
マダメージを回復させることができる。

【００３１】図１に示す工程は模式的なものであり、実
際に半導体素子基板を作製する場合にはさらに複雑な構
造および工程をとることになる。以下にその具体例とし
て周辺回路を内蔵した光透過型液晶表示装置の作製例を
示す。

【００３２】［実施形態１］図２は本発明の半導体素子
基板の第１の実施形態の断面図である。

【００３３】本実施形態においては、透明石英ガラス１
２上には多結晶シリコン素子１３が形成されている。多
結晶シリコン素子１３は、多結晶シリコン層にチャネル
１４、高濃度ソース・ドレイン１５、低濃度ソース・ド
レイン１６が設けられており、多結晶シリコン層上にゲ
ート絶縁膜１７をはさんでゲート電極１８が設けられて
いる。

【００３４】この多結晶シリコン素子１３の高濃度ソー
ス・ドレイン１５上には金属電極１９が形成されてお
り、一方の金属電極１９上には透明導電膜２０が形成さ
れている。これらはゲート電極１９上に形成された層間
絶縁膜２１によって高濃度ソース・ドレイン１５以外と
は電気的に絶縁されている。

【００３５】層間絶縁膜２１上にはシリコン酸化膜２２
（以下、酸化膜）が積層されており、さらに多結晶シリ
コン素子１３への外光入射を防ぐために金属遮光膜２３
が形成されている。金属遮光膜２３は酸化膜２２によっ
て金属電極１９および透明導電膜２０と電気的に絶縁さ
れている。金属遮光膜２３上にはシリコン窒化膜２４
（以下、窒化膜）が形成されている。

【００３６】この窒化膜２４は膜中に多くの水素を含ん
でいる。透明導電膜２０は非晶質状態で形成された後、
窒化膜２４中より多結晶シリコン素子１３へ水素を拡散
させる工程で結晶化させて得られたものである。

【００３７】２７、２８はいずれも多結晶シリコンＭＯ
Ｓトランジスタで、例えば２７がｐ型、２８がｎ型でＣ
ＭＯＳ構成をとり、多結晶シリコン素子１３の駆動を行
なう周辺駆動回路を構成している。

【００３８】図３は、図２に示す半導体素子基板を用い
て作製された液晶表示装置の断面図である。ここで図２
と同一番号は同一部材を示している。

【００３９】図３において、透明石英ガラス１２上には
画素スイッチング素子として多結晶シリコン素子１３お
よび周辺駆動回路として多結晶シリコンｐＭＯＳトラン
ジスタ２７および多結晶シリコンｎＭＯＳトランジスタ
２８が形成されており、透明画素電極としての透明導電
膜２０は多結晶シリコン素子１３と接続しており、多結
晶シリコン素子１３および周辺駆動回路は絶縁層３０で
覆われている。

【００４０】透明導電膜２０と対向して、ガラス基板３
１が配置されており、該ガラス基板３１上には例えばＣ
ｒなどの金属を用いた遮光膜３２、顔料または染料を用
いて作製されたカラーフィルタ３３、および透明対向電
極３４が形成されている。

【００４１】上記透明対向電極３４上および透明導電膜
２０上には、例えばポリイミドなどの有機材料を用いた
液晶配向膜３５が形成されている。液晶配向膜３５間に
は液晶３６が満たされており、周囲は封止材３７で封止
されているとともに、半導体素子基板とガラス基板３１
とが貼り合わされている。図示していないが、両基板の
間隔を保つため、内部にスペーサーが配置されている。

【００４２】本実施形態の液晶表示装置の製造方法につ
いては、本発明の製造法を含んでいれば、それ以外は特
に限定されず、様々な方法、条件を適用することが可能
である。

【００４３】例えば、基板として上記実施形態では透明
石英ガラス１２を用いているが、他に溶融石英ガラス、
高融点ガラス、ホウケイ酸ガラス、合成石英ガラスなど
を用いることが可能である。

【００４４】多結晶シリコン層の積層方法としては、常
圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用
いることが可能である。この場合、例えば減圧ＣＶＤ法
では圧力０．１〜５．０Ｔｏｒｒ、温度４５０〜９００
℃でＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓｉ₂ Ｃｌ₂ などを水素ま
たは窒素で希釈して行なうことが可能である。ＳｉＨ₄
を窒素で希釈する場合、ＳｉＨ₄ 濃度は２０〜３０％の
範囲で行なうことが可能である。またＳｉＨ₄ の熱分解
を利用して多結晶シリコン層を積層する場合は、ＳｉＨ
₄ を希釈する必要はない。Ｓｉ₂ Ｈ₆ をソースガスとし
て用いると、ＳｉＨ₄ に比べてより低温での膜形成が可
能となる。またプラズマＣＶＤ法では膜形成温度を３０
０℃程度まで下げることが可能である。

【００４５】この他、非晶質シリコン層を再結晶化して
多結晶シリコン層を得ることも可能である。この場合、
非晶質シリコン層は減圧ＣＶＤ法、グロー放電法、アー
ク放電法、反応性スパッタ法、熱ＣＶＤ法、光ＣＶＤ
法、プラズマＣＶＤ法、蒸着法などを用いて積層するこ
とが可能である。積層条件としては、例えばグロー放電
法では、ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、ＳｉＣｌ₄ などを用い
ることが可能である。この場合、ＳｉＨ₄ では圧力０．
５〜２．０Ｔｏｒｒ、温度２５０〜３５０℃、グロー発
振周波数５０〜４５０Ｈｚの範囲で非晶質シリコン層を
積層することが可能である。

【００４６】再結晶化法としては、アルゴンレーザのパ
ルスビームや、ＣＷレーザビーム、Ｑスイッチパルスレ
ーザビーム、ＫｒＦやＸｅＣｌなどのエキシマレーザビ
ーム、電子線ビームなどを用いて行なうレーザアニール
法と、熱処理による固相成長法などを用いることが可能
である。

【００４７】レーザアニール法では、室温から３００℃
の範囲で再結晶化を行なうことが可能である。固相成長
法では、温度５００〜８００℃、１０〜２０時間の範囲
で、水素中または窒素中で赤外線ランプまたはストリッ
プヒータにより加熱して、再結晶化を行なうことが可能
である。

【００４８】ゲート絶縁膜１７については、上記した酸
化膜の他、窒化膜、アルミナ（Ａｌ ₂ Ｏ₃ ）、酸化タン
タル（Ｔａ₂ Ｏ₅ ）、ＯＮＯ（Ｏｘｉｄｉｚｅｄ−Ｎｉ
ｔｒｉｄｅｄＯｘｉｄｅ）膜、窒化酸化膜（ＳｉＯ
Ｎ）およびこれらの積層膜を用いることが可能である。

【００４９】酸化膜の形成は、熱酸化法、常圧ＣＶＤ
法、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法を用
いて行なうことが可能である。熱酸化ではパイロジェニ
ック酸化、ドライ酸化、ウェット酸化、スチーム酸化、
塩酸などを用いたハロゲン酸化などで行なうことが可能
である。ＣＶＤ法ではＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘ
ｙｓｉｌａｎｅ）を用いることも可能である。

【００５０】窒化膜の形成方法としては、熱窒化法、常
圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用
いることが可能である。アルミナまたは酸化タンタル
は、ＡｌまたはＴａをスパッタ法で形成した後、陽極酸
化を行なって作製される。

【００５１】ゲート電極１８については、高濃度にドー
ピングされた多結晶シリコン（例えばｎ型多結晶シリコ
ンやｐ型多結晶シリコンなど）をはじめ、後述する金属
電極を用いることが可能である。多結晶シリコンのドー
ピングについては、気相中でのイオンドーピングの他、
イオン注入などで行なうことが可能である。例えばＢ、
ＢＦ₂ などのイオンを用いてｐ型多結晶シリコンを、
Ｐ、Ｓｂ、Ａｓなどのイオンを用いてｎ型多結晶シリコ
ンを得ることができる。この他、非晶質シリコンまたは
多結晶シリコン形成時に不純物ドーピングを行ない、エ
キシマレーザなどで活性化（非晶質シリコンは同時に多
結晶化）させるエキシマレーザドーピング法を用いるこ
とも可能である。

【００５２】層間絶縁膜２１としては、ＢＰＳＧ（Ｂｏ
ｒｏｎｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａ
ｓｓ）膜の他、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉ
ｃａｔｅＧｌａｓｓ）膜、ＢＳＧ膜、ＰＳＧ膜などを
用いることが可能である。

【００５３】金属電極１９については、Ａｌ、Ｗ、Ｔ
ａ、Ｔｉ、Ｃｕ、Ｃｒ、Ｍｏ、ＴａＮ、ＴｉＮ、または
これらのシリサイドを単独または組み合せて用いること
が可能である。

【００５４】金属遮光膜２３については、金属電極１９
と同様の材料を用いることが可能である。

【００５５】水素を含む絶縁膜である窒化膜２４は、Ｃ
ＶＤ法で形成され、１０ｎｍ以上の厚さであれば水素供
給源として機能することができる。

【００５６】非晶質導電膜として、例えば非晶質ＩＴＯ
膜は室温から１２０℃の範囲で形成することが可能であ
る。非晶質ＩＴＯ膜のエッチング方法としては、ＨＩ／
Ｈ₃ＰＯ₂ の他、ＨＢｒ／Ｈ₃ ＰＯ₂ 、ＨＩ／ＦｅＣｌ₃
などの混合溶液を用いることも可能である。

【００５７】非晶質導電膜の結晶化および多結晶シリコ
ン層への水素の拡散は酸素、窒素、Ａｒなどの不活性ガ
スおよび、これらのうちいずれかの混合気体中におい
て、温度３５０〜５００℃、処理時間１０〜１２０分の
範囲で行なうことが可能である。なお、水素中で熱処理
を行なうと、ＩＴＯ膜は還元されて黒化してしまうた
め、非晶質ＩＴＯ膜中に酸素を多く含ませておくか、上
記の条件で微量の水素を混合して熱処理を行なうことに
なる。

【００５８】画素スイッチング素子としては、ｐＭＯＳ
トランジスタ、ｎＭＯＳトランジスタのいずれでも用い
ることができる。また、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタを混載することも可能である。

【００５９】周辺駆動回路については、ＣＭＯＳ構成の
他、さらに駆動能力を向上するためのバイポーラ・トラ
ンジスタを含むＢｉ−ＣＭＯＳ構成とすることも可能で
ある。ＭＯＳ構造としてはコプラナ型の他、逆コプラナ
型、スタガ型、逆スタガ型のいずれかをとることが可能
である。

【００６０】また、ＴＦＴに冗長性を持たせるためにゲ
ート電極を並列に並べたデュアルゲート構造としたり、
オン／オフ比を上げるためにゲート電極をチャネル部の
上下に設けたダブルゲート構造を採用することなども可
能である。

【００６１】この他、ＴＦＴアレイ作製プロセスにおい
て、プラズマＣＶＤ法、スパッタ法、レーザアニール法
などの低温プロセスをとる場合、透明ガラス基板（例え
ばコーニング７０５９、１７３３などの無アルカリガラ
ス）上にＴＦＴや周辺駆動回路を作製することが可能と
なる。また多結晶シリコン層、水素を含む絶縁膜、透明
導電膜の位置関係については、水素が充分多結晶シリコ
ン層へ供給される位置をとれば良く、例えば透明石英ガ
ラスと多結晶シリコン層との間に水素を含む絶縁膜を設
けることも可能である。ただし、この場合は非晶質導電
膜の結晶化および多結晶シリコン層への水素の拡散処理
で用いる温度以下でそこへ至るまでの工程を行なわなけ
ればならないので、膜形成はプラズマＣＶＤ法、スパッ
タ法などを用いるのが適当である。

【００６２】その他細部の作製条件および方法について
は、作製される液晶表示装置に要求される性能を満たす
ことができるものは自由に採用することが可能である。
例えば、液晶材料としてはＴＦＴアクティブマトリクス
液晶表示装置ではＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉ
ｃ）液晶を用いることが多いが、ＳＴＮ（ＳｕｐｅｒＴ
ｗｉｓｔｅｄＮｅｍａｔｉｃ）液晶、ＦＬＣ（Ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ，
強誘電性液晶）、ＡＦＬＣ（Ａｎｔｉ−Ｆｅｒｒｏｅｌ
ｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ，反強誘
電性液晶）、ＰＤＬＣ（Ｐｏｌｙｍｅｒ−Ｄｉｆｆｕｓ
ｅｄＬｉｑｕｉｄＣｒｙｓｔａｌ，高分子分散液
晶）などを用いることも可能である。ＴＮ、ＳＴＮ、Ｆ
ＬＣ、ＡＦＬＣでは液晶表示装置の上下に偏光板を設け
る必要があるが、ＰＤＬＣではシュリーレン光学系によ
って液晶表示を行なうことも可能である。

【００６３】［実施形態２］図４に本発明の半導体素子
基板の第２の実施形態の断面図を示す。図中、図２と同
じ部材には同じ符号を付して説明を省略する。

【００６４】本実施形態においては、シリコン基板３８
上には絶縁層として第１のシリコン酸化膜３９（以下、
第１の酸化膜）、第１のシリコン窒化膜４０（以下、第
１の窒化膜）および第２のシリコン酸化膜４１（以下、
第２の酸化膜）が形成されており、第２の酸化膜４１上
には実施例１と同じ多結晶シリコン素子１３が形成され
ている。４２は第３のシリコン酸化膜（以下、第３の酸
化膜）、４３は第２のシリコン窒化膜（以下、第２の窒
化膜）である。この第２の窒化膜は膜中に多くの水素を
含んでいる。

【００６５】本実施形態において、周辺駆動回路は単結
晶シリコンによるＣＭＯＳ構成で作製されており、４５
はｐＭＯＳトランジスタ、４６はｎＭＯＳトランジスタ
である。

【００６６】また、多結晶シリコン素子１３の形成され
ている第１の酸化膜３９、第１の窒化膜４０、第２の酸
化膜４１の直下には第４のシリコン酸化膜４７（以下、
第４の酸化膜）をマスク材として開口部４８が設けられ
ている。

【００６７】図５は図４に示す半導体素子基板を用いて
構成された液晶表示装置の断面図である。ここで、図
３、図４と同じ部材には同じ符号を付して説明を省略す
る。

【００６８】本実施形態も、先に説明した実施形態１と
同様に、透明導電膜２０に接続された多結晶シリコン素
子１３を画素スイッチング素子とし、ｐＭＯＳトランジ
スタ４５およびｎＭＯＳトランジスタ４６からなるＣＭ
ＯＳ回路を周辺駆動回路とし、表面に配向膜３５を設け
て、実施形態１と同様の対向基板と貼り合わせて液晶を
注入する。

【００６９】本実施形態の液晶表示装置も光透過型であ
り、上部から外光を入射して開口部４８より表示された
画像を見ることができる。

【００７０】図５に示した液晶表示装置の製造法は、図
３の液晶表示装置と同じ部材については先に説明した通
りである。

【００７１】本実施形態において、シリコン基板３８の
エッチング方法としては、ＴＭＡＨ（テトラメチルアン
モニウムハイドロオキサイド）、ＥＤＰ（エチレンジア
ミンピロカテコール）、ヒドラジン水溶液、ＫＯＨ溶液
（ＫＯＨ／イソプロパノール、ＫＯＨ／ヒドラジン混合
溶液など）などのアルカリ性溶液を用いることが可能で
ある。

【００７２】また、本実施形態では表示部分はシリコン
ウエハ上に形成された開口部４８のままであるが、この
部分にシリコンゴム、エポキシ樹脂或いはシリコン酸化
膜、シリコン窒化膜などの光透過性絶縁材を充填または
堆積することで、液晶表示部分の力学的強度を向上させ
ることも可能である。

【００７３】ここで、液晶表示部分の力学的強度につい
てさらに詳しく述べる。

【００７４】図５に示す液晶表示装置では、液晶表示部
分の直下のシリコン基板を除去した場合、絶縁膜である
第１の酸化膜３９、第１の窒化膜４０、第２の酸化膜４
１にある程度の引張応力がかかっていなければならな
い。ここで絶縁膜３９〜４１に過大な圧縮応力がかかっ
ていると、液晶表示部分直下のシリコン基板を除去した
場合、絶縁膜３９〜４１にしわがよってしまったり、注
入された液晶の重みによって絶縁膜３９〜４１がたれて
しまい、セル厚が不均一になってしまうなどの問題を生
じてしまう。また逆に絶縁膜３９〜４１に過大な引張応
力がかかっていると、液晶表示部分直下のシリコン基板
を除去した場合、絶縁膜３９〜４１にクラックが入って
しまうなどの問題点を生じてしまう。従って、本実施形
態の液晶表示装置の場合、画素スイッチング素子などの
形成されている絶縁膜３９〜４１にかかる応力の制御が
非常に重要となる。

【００７５】本実施形態では、絶縁膜として酸化膜と窒
化膜の積層膜を用いているが、上記の膜構成において、
最も圧縮応力の大きい膜は第１の酸化膜３９であり、直
径１５０ｍｍのシリコンウエハ上に６００ｎｍ厚積層し
た場合、その反り量は約４２μｍであった。また、最も
引張応力の大きい膜は第１の窒化膜４０であり、直径１
５０ｍｍのシリコンウエハ上に２７０ｎｍ厚積層した場
合、その反り量は約４７μｍであった。

【００７６】表示領域が対角０．７インチ、セル厚４μ
ｍである液晶表示装置の場合、アクティブマトリクス基
板には引張応力がかかっており、その反り量が０〜１５
μｍの範囲であれば良い。反り量が１５μｍを超える場
合、強度の引張により膜が割れてしまう。従って、膜の
積層構成としては応力および反り量が基板上にＴＦＴア
レイを形成して開口部を設けた状態で上記の範囲を満た
し、素子特性の悪化しない条件であれば、膜の種類、膜
厚、積層順序などを自由に設定することができる。非晶
質ＩＴＯ膜は内部応力が非常に小さく、結晶化させても
この特性が変わらないため、膜構成設計の上では好都合
である。

【００７７】［実施形態３］図６に本発明第３の実施形
態の半導体素子基板の断面図を示す。本図においても、
図２、４と同じ部材には同じ符号を付して説明を省略す
る。

【００７８】本実施形態の特徴は、周辺駆動回路をＳＯ
Ｉ素子（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）
を用いたことにあり、５２はｐＭＯＳトランジスタ、５
３はｎＭＯＳトランジスタである。

【００７９】図６の半導体素子基板に、実施形態１およ
び２と同様にして対向基板を貼り合わせて構成した液晶
表示装置の断面図を図７に示す。本液晶表示装置も図５
に示した液晶表示装置と同様、開口部４８を表示部とす
る光透過型の液晶表示装置である。

【００８０】本実施形態で周辺駆動回路に用いたＳＯＩ
素子は、絶縁層または絶縁体上に設けた単結晶シリコン
素子のことである。ＳＯＩ素子は（１）誘電体分離が容
易で高集積化が可能、（２）耐放射線性に優れている、
（３）浮遊容量が低減されて高速化が可能、（４）ウエ
ル工程が省略できる、（５）ラッチアップを防止でき
る、（６）薄膜化による完全空乏型電界効果トランジス
タが可能、など従来の単結晶シリコン層上に作製された
半導体素子に比べて数多くの優位点を有している。

【００８１】本実施形態の液晶表示装置は、従来より電
気特性の良好なスイッチング素子および駆動回路を有
し、高精細でかつ液晶が均一に配向した高性能の液晶表
示装置である。またＳＯＩ素子で周辺駆動回路を形成す
ることで、より高い駆動力と安定性を得るとともに上記
した利点を有することができる。

【００８２】本実施形態の半導体素子基板は、ＳＯＩ構
造の基板に各素子を作り込んだ後、表示部の単結晶シリ
コン層を除去して形成される。ＳＯＩ基板の作製法につ
いては、イオン注入法、直接貼合法などを用いることが
可能である。イオン注入法はシリコン基板中にイオンを
注入して絶縁層を埋め込み形成するものであり、特に酸
素イオンを注入してＳＯＩ基板を作製する方法はＳＩＭ
ＯＸ法と呼ばれ広く用いられている。また、直接貼合法
は、２枚のシリコン基板を絶縁層を介して貼り合わせた
後、一方のシリコン基板を薄層化して作製するものであ
り、薄層化の方法として、研磨またはエッチングが用い
られている。

【００８３】本実施形態に用いられるＳＯＩ基板はいず
れの方法においても作製することが可能である。例えば
イオン注入法を用いた場合、シリコン基板中に酸素イオ
ンを注入して酸化膜を、窒素イオンを注入して窒化膜を
埋め込み形成することが可能であるから、絶縁層として
酸化膜、窒化膜、およびそれらの積層体を用いることが
可能である。この時、酸素イオンについては、例えば加
速電圧１８０ｋｅＶ、ドーズ量３．５〜４．０×１０¹⁷
ｃｍ^-2で注入した後、Ａｒ／Ｏ₂ 混合気体中で１３５０
℃、２４０分間の熱処理をすることで単結晶シリコン層
中の転位密度を１０^-2ｃｍ以下と低減化することが可能
である。

【００８４】本実施形態に直接貼合法を用いた場合、絶
縁層についての制限はなく、形成法、膜厚などは作製さ
れる半導体素子基板の目的に応じて自由に選択すること
が可能である。貼り合わせ条件については大気中、酸素
中、窒素中、Ａｒなどの不活性ガス中およびこれらのい
ずれかとの混合気体中、真空中、純水中などで行なうこ
とが可能である。貼り合わせ後熱処理条件については酸
素中、窒素中、酸素・窒素混合気体中で温度９００〜１
２００℃の範囲で自由に選択することが可能である。

【００８５】本実施形態は、周辺駆動回路がＳＯＩ素子
で形成されている点以外は実施形態２と同様であり、従
って、上記以外の細部については実施形態２に示す同様
の条件、方法を適用することができる。

【００８６】［実施形態４］図８に本発明第４の実施形
態の半導体素子基板の断面図を示す。図中、図２〜図７
と同じ部材には同じ符号を付して説明を省略する。

【００８７】本実施形態の特徴は、透明石英ガラス１２
上に、多結晶シリコン素子１３と、ＳＯＩ素子であるｐ
ＭＯＳトランジスタ５２およびｎＭＯＳトランジスタ５
３を設けたことにある。本実施形態は、透明石英ガラス
１２と単結晶シリコン基板とを貼り合わせ、該単結晶Ｓ
ｉ基板を裏面より薄層化して形成される。

【００８８】本実施形態では基板として透明石英ガラス
１２を用いているが、他に溶融石英ガラス、高融点ガラ
ス、ホウケイ酸ガラス、合成石英ガラスなどを用いるこ
とが可能である。ガラスと単結晶Ｓｉ基板との貼り合わ
せ後の熱処理条件は、貼り合わせる部材の融点、歪点、
熱膨張係数などを考慮して定めることができる。例え
ば、透明石英ガラスとシリコン基板との場合は酸素中、
窒素中、酸素・窒素混合気体中で、温度２００〜５００
℃の範囲で自由に選択することが可能である。

【００８９】本実施形態は、単結晶シリコン基板と絶縁
体との直接貼合法で作製されたＳＯＩ基板を用いる点、
およびシリコン基板のエッチングを行なわずに光透過型
とする点以外は実施形態３に示す半導体素子基板と同じ
製造方法により製造される。従って、本実施形態の細部
については実施形態３で説明した条件、方法を適用する
ことが可能である。

【００９０】［実施形態５］図９に本発明第５の実施形
態の半導体素子基板の断面図を示す。図中、図２〜図８
と同じ部材には同じ符号を付している。

【００９１】本実施形態においては、ガラス基板５４上
に非晶質シリコン素子５５および多結晶シリコン素子で
あるｐＭＯＳトランジスタ２７、ｎＭＯＳトランジスタ
２８が形成されている。非晶質シリコン素子５５は非晶
質シリコン層にチャネル１４、高濃度ソース・ドレイン
１５が設けられており、非晶質シリコン層はガラス基板
５４上に設けられたゲート電極１８と、ゲート絶縁膜１
７をはさんで位置している。

【００９２】この非晶質シリコン素子５５の高濃度ソー
ス・ドレイン１５上には金属電極１９が形成され、その
一方の金属電極１９はゲート絶縁膜１７上に形成された
透明導電膜２０と接続されている。該金属電極１９は、
ゲート絶縁膜１７および窒化膜２４とによって、高濃度
ソース・ドレイン１５以外とは電気的に絶縁されてい
る。該窒化膜２４は膜中に多くの水素を含んでいる。

【００９３】また、多結晶シリコン素子であるＭＯＳト
ランジスタ２７、２８は多結晶シリコン層にチャネル１
４、高濃度ソース・ドレイン１５が設けられており、多
結晶シリコン層はガラス基板５４上に設けられたゲート
電極１８と、ゲート絶縁膜１７をはさんで位置してい
る。この高濃度ソース・ドレイン１５上にも金属電極１
９が形成されており、該金属電極１９はゲート絶縁膜１
７および窒化膜２４とによって、高濃度ソース・ドレイ
ン１５以外とは電気的に絶縁されている。

【００９４】透明導電膜２０は非晶質状態で形成された
後、窒化膜２４中より非晶質シリコン素子５５および多
結晶シリコン素子２７、２８へ水素を拡散させる工程に
おいて同時に結晶化させて得られたものである。

【００９５】図１０は図９の半導体素子基板を用い、実
施形態１〜３と同様の対向基板を貼り合わせて構成した
光透過型の液晶表示装置の断面図である。

【００９６】本実施形態において、非晶質シリコン層は
減圧ＣＶＤ法、グロー放電法、アーク放電法、反応性ス
パッタ法、熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ
法、蒸着法などを用いて積層することが可能である。積
層条件としては、例えばグロー放電法ではＳｉＨ₄ 、Ｓ
ｉ₂ Ｈ₆ 、ＳｉＣｌ₄ などを用いることが可能である。
この場合、ＳｉＨ₄ では圧力０．５〜２．０Ｔｏｒｒ、
温度２５０〜３５０℃、グロー発振周波数５０〜４５０
Ｈｚの範囲で非晶質シリコン層を積層することが可能で
ある。

【００９７】本実施形態は、画素スイッチング素子が非
晶質シリコン素子で形成されている以外は、実施形態１
〜４と同様であり、細部については実施形態１〜４同様
の条件、方法を適用することが可能である。例えば、周
辺駆動回路を単結晶シリコン素子またはＳＯＩ素子で構
成することも可能であり、非晶質シリコン素子をシリコ
ン基板上に絶縁層を介して形成した後、表示部のシリコ
ン基板を除去して作製する事も可能である。また、トラ
ンジスタの構造としては、コプラナ型の他、逆コプラナ
型、スタガ型、逆スタガ型のいずれかをとることができ
る。

【００９８】［実施形態６］図１１に本発明第６の実施
形態の半導体素子基板の断面図を示す。本図において図
１０と同じ部材には同じ符号を付して説明を省略する。

【００９９】本実施形態は、実施形態５における非晶質
シリコン素子５５の変わりに薄膜ダイオード（Ｔｈｉｎ
ＦｉｌｍＤｉｏｄｅ、以下ＴＦＤ）５６を設けた構
成である。５７は下部電極、５９は上部電極で、５８は
電極間絶縁層である。ＴＦＤは通常このようなＭＩＭ
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造
をとるため、非晶質シリコン層や多結晶シリコン層を形
成する必要がない。

【０１００】本実施形態に用いたＴＦＤについては、上
部電極５９、下部電極５７として、Ａｌ、Ｗ、Ｔａ、Ｔ
ｉ、Ｃｕ、Ｃｒ、Ｍｏ、ＴａＮ、ＴｉＮなどの金属電極
を用いることが可能であり、電極間の絶縁層としては酸
化膜、窒化膜、アルミナ、酸化タンタル、ＯＮＯ膜、窒
化酸化膜およびこれらの積層膜を用いることが可能であ
る。ＴＦＤのデバイス構造では、ＴＦＤ素子を並列に配
置してスイッチング素子としての特性改善を図ったタン
デム構造をとることも可能である。

【０１０１】上記に説明した以外の細部については実施
形態５と同様であり、実施形態５と同様の条件および方
法を適用することが可能である。

【０１０２】

【実施例】

［実施例１］図３に示す液晶表示装置を以下に示す工程
によって作製した。

【０１０３】直径１５０ｍｍ、厚さ６２５μｍの透明石
英ガラス１２上に、多結晶シリコン層を積層した。ここ
では温度６１０℃、圧力１８Ｐａ、ＳｉＨ₄ 流量６００
ｓｃｃｍ、Ｈ₂ で１０％に希釈したＢＨ₃ を添加して、
堆積速度４．８ｎｍ／ｍｉｎの条件下で厚さ５０ｎｍの
多結晶シリコン層を積層してＴＦＴのチャネル領域を形
成した。さらに、異方性ドライエッチングによって多結
晶シリコン層のパターニングを行なう。この後、多結晶
シリコン層上にｎＭＯＳ構成で画素スイッチング素子
を、ＣＭＯＳ構成で周辺駆動回路を形成した。ここでは
ＭＯＳトランジスタはゲート・セルフアラインによるコ
プラナ型とした。

【０１０４】ゲート絶縁膜１７はスパッタ法によって温
度２００℃で形成し、厚さを７０ｎｍとした。

【０１０５】続いてゲート電極１８の形成を行なった。
ここでは温度６１０℃、圧力１８Ｐａ、ＳｉＨ₄ 流量６
００ｓｃｃｍ、堆積速度５．５ｎｍ／ｍｉｎの条件下で
厚さ４４０ｎｍの多結晶シリコン層を堆積した後、加速
電圧７０ｋｅｖ、ドーズ量１．５×１０¹⁶ｃｍ^-2でＰイ
オンを注入して、さらに酸素／窒素混合気体（Ｏ₂ ：Ｎ
₂ ＝１：２０）中で９５０℃、２０分間の熱処理を行な
った後、異方性ドライエッチングを行なってゲート電極
１８を形成した。

【０１０６】イオン注入によってＭＯＳトランジスタの
ソース・ドレイン領域を形成した。ここでは、画素スイ
ッチング素子１３については加速電圧９５ｋｅＶ、ドー
ズ量１×１０¹³ｃｍ^-2のＰイオンを注入してｎＭＯＳト
ランジスタのソース・ドレイン領域を形成し、周辺駆動
回路については加速電圧９５ｋｅＶ、ドーズ量５×１０
¹⁵ｃｍ^-2のＰイオンを注入してｎＭＯＳトランジスタ２
８のソース・ドレイン領域を形成し、加速電圧１００ｋ
ｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2のＢＦ₂ イオンを注入
してｐＭＯＳトランジスタ２７のソース・ドレイン領域
を形成した。イオン注入後には窒素中で９００℃、２０
分間の熱処理を行なった。

【０１０７】続いて、層間絶縁膜２１として厚さ７００
ｎｍのＢＰＳＧ膜を積層した後、異方性ドライエッチン
グを行なってコンタクトホールを形成した。なお、ＢＰ
ＳＧ膜は積層後に酸素／窒素混合気体（Ｏ₂ ：Ｎ₂ ＝
１：２０）中で８５０℃、１０分間の熱処理でリフロー
を行なった。

【０１０８】アルミニウムなどの金属電極材料をスパッ
タ法により堆積して、所定の配線形状にドライエッチン
グを行なって配線部を形成した。ここでは、Ｔｉ／Ｔｉ
Ｎ／Ａｌ−Ｓｉ／ＴｉＮを順次１０／２００／３００／
１００ｎｍ厚で積層して形成した。また、Ｔｉ／ＴｉＮ
の積層後に、窒素中で４５０℃、３０分間の熱処理を行
なった。

【０１０９】次に、金属遮光膜２３を、シリコン酸化膜
２２を介して形成した。該シリコン酸化膜２２はプラズ
マＣＶＤ法で形成し、Ｔｉを金属遮光膜として用いた。
シリコン酸化膜２２は温度４００℃、圧力１．８Ｔｏｒ
ｒ、ＳｉＨ₄ 流量２００ｓｃｃｍ、Ｎ₂ Ｏ流量６０００
ｓｃｃｍ、Ｎ₂ 流量３１５０ｓｃｃｍ、２周波励起のプ
ラズマを用いて堆積速度４９．５ｎｍ／ｍｉｎの条件下
で９５０ｎｍの厚さに堆積した。また、Ｔｉはスパッタ
法により２００℃で厚さ２００ｎｍ積層して形成した。

【０１１０】続いて水素を含む絶縁膜としてプラズマＣ
ＶＤ法によりシリコン窒化膜２４を形成した。ここでは
温度４００℃、圧力２．８Ｔｏｒｒ、ＳｉＨ₄ 流量２９
０ｓｃｃｍ、ＮＨ₃ 流量１９００ｓｃｃｍ、Ｎ₂ 流量１
０００ｓｃｃｍ、２周波励起のプラズマを用いて堆積速
度２０．８ｎｍ／ｍｉｎの条件下で厚さ２７０ｎｍのシ
リコン窒化膜２４を形成した。この窒化膜中の水素含有
量は５％であった。

【０１１１】上記窒化膜に画素スイッチング素子のドレ
イン側の金属電極１９に接続するコンタクトホールを形
成し、画素電極として透明導電膜２０を形成した。ここ
では温度１２０℃、圧力２ｍＴｏｒｒ、Ｏ₂ 分圧０．４
％、Ｓｎ分圧１０％の条件下でスパッタ法により厚さ８
０ｎｍの非晶質ＩＴＯ膜を堆積した。この状態では画素
電極は黒色であり、光透過率は７５％であった。この後
画素電極のパターニングを行なった。４０℃のＨＩ／Ｈ
₃ ＰＯ₂ の混合溶液を用いると、側壁方向へのエッチン
グ速度に対する膜厚方向へのエッチング速度の比は１０
となる。すなわちここでは側壁方向のエッチング量を８
ｎｍ程度に抑えることが可能となる。

【０１１２】この後、窒素中で３５０℃、１２０分間の
熱処理を行なって非晶質ＩＴＯ膜を結晶化するととも
に、シリコン窒化膜２４から多結晶シリコン層中へ水素
を拡散させる。非晶質ＩＴＯ膜は結晶化により、光透過
率は９０％となった。また、ＩＴＯ膜の表面粗さは数ｎ
ｍ程度で、非晶質ＩＴＯ膜成膜時と同程度であった。そ
の後、公知の液晶表示装置組立プロセスによって液晶セ
ルを作製し、液晶表示装置を得た。

【０１１３】本実施例の周辺駆動回路を内蔵した光透過
型液晶表示装置は、従来より電気特性の良好なスイッチ
ング素子および駆動回路を有し、高精細で、かつ液晶が
均一に配向した高性能の液晶表示装置であった。

【０１１４】［実施例２］本発明第２の実施例として、
図５に示す液晶表示装置を以下に示す工程によって作製
した。

【０１１５】面方位〈１００〉、直径１５０ｍｍ、厚さ
６２５μｍ、比抵抗２．０Ωｃｍのｎ型シリコンウエハ
上に、加速電圧６０ｋｅＶ、ドーズ量９×１０¹²ｃｍ^-2
でＢイオンを注入した後、酸素／窒素混合気体（Ｏ₂ ：
Ｎ₂ ＝１：５）中で１１５０℃、８４０分間の熱処理を
行なってｎＭＯＳトランジスタ４６のチャネル領域１４
を形成した。

【０１１６】ＴＦＴを形成する部分に熱酸化によって第
１の酸化膜３９を形成した。ここでは酸素／水素混合気
体（Ｏ₂ ：Ｈ₂ ＝４：６）中で温度１０００℃、酸化速
度４．６ｎｍ／ｍｉｎの条件下で行なって、厚さ５５０
ｎｍの酸化膜を形成した（パイロジェニック酸化）。こ
の酸化膜は周辺回路となる部分へも形成して、ｐＭＯＳ
トランジスタ４５およびｎＭＯＳトランジスタ４６の素
子分離も行なった。

【０１１７】次に減圧ＣＶＤ法によって第１の窒化膜４
０を積層した。ここでは温度７８０℃、圧力２３Ｐａ、
ＳｉＨ₂ Ｃｌ₂ 流量６３ｓｃｃｍ、ＮＨ₃ 流量６３０ｓ
ｃｃｍ、堆積速度２７．５ｎｍ／ｍｉｎの条件下で厚さ
０．３μｍの窒化膜を積層した。

【０１１８】続いて上記第１の窒化膜４０の表面を酸化
して厚さ３０ｎｍの第２の酸化膜４１を形成した。ここ
では酸素／水素混合気体（Ｏ₂ ：Ｈ₂ ＝４：６）中で温
度１０００℃、酸化速度１．３ｎｍ／ｍｉｎの条件下で
行なった。

【０１１９】次にＴＦＴとなる多結晶シリコン層を積層
した。ここでは温度６１０℃、圧力１８Ｐａ、ＳｉＨ₄
流量６００ｓｃｃｍ、堆積速度４．８ｎｍ／ｍｉｎの条
件下で厚さ７０ｎｍの多結晶シリコン層を積層した。続
いて加速電圧３５ｋｅＶ、ドーズ量１×１０¹²ｃｍ^-2で
ＢＦ₂ イオンを注入した後、窒素中で９５０℃、１０分
間の熱処理を行なってＴＦＴのチャネル領域１４を形成
した。さらに異方性ドライエッチングによって多結晶シ
リコン層のパターニングを行なった。

【０１２０】上記多結晶シリコン層により、ｎＭＯＳ構
成の画素スイッチング素子を構成し、周辺駆動回路は単
結晶シリコン層を有するＣＭＯＳ構成とした。ここでは
該ＣＭＯＳを構成するＭＯＳトランジスタはゲート・セ
ルフアラインによるコプラナ型とした。

【０１２１】ゲート絶縁膜１７はドライ酸化によって温
度１１５０℃、酸化速度４．５ｎｍ／ｍｉｎの条件下で
形成し、厚さを８５ｎｍとした。

【０１２２】続いてゲート電極１８の形成を行なった。
ここでは温度６１０℃、圧力１８Ｐａ、ＳｉＨ₄ 流量６
００ｓｃｃｍ、堆積速度５．５ｎｍ／ｍｉｎの条件下で
厚さ４４０ｎｍの多結晶シリコン層を堆積した後、加速
電圧７０ｋｅＶ、ドーズ量１．５×１０¹⁶ｃｍ^-2でＰイ
オンを注入し、さらに酸素／窒素混合気体（Ｏ₂ ：Ｎ₂
＝１：２０）中で９５０℃、１０分間の熱処理を行なっ
た後、異方性ドライエッチングを行なってゲート電極を
形成した。

【０１２３】次にイオン注入によってＭＯＳトランジス
タのソース・ドレイン領域を形成した。ここでは画素ス
イッチング素子については加速電圧９５ｋｅＶ、ドーズ
量１×１０¹³ｃｍ^-2のＰイオンを注入してｎＭＯＳトラ
ンジスタのソース・ドレイン領域を形成した。周辺駆動
回路については、加速電圧９５ｋｅＶ、ドーズ量５×１
０¹⁵ｃｍ^-2のＰイオンを注入してｎＭＯＳトランジスタ
４６のソース・ドレイン領域を形成し、加速電圧１００
ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2のＢＦ₂ イオンを注
入してｐＭＯＳトランジスタ４５のソース・ドレイン領
域を形成した。イオン注入後には窒素中で１０００℃、
１０分間の熱処理を行なった。

【０１２４】続いて層間絶縁膜２１として厚さ７００ｎ
ｍのＢＰＳＧ膜を積層した後、異方性ドライエッチング
を行なってコンタクトホールを形成した。なお、ＢＰＳ
Ｇ膜は積層後に酸素／窒素混合気体（Ｏ₂ ：Ｎ₂ ＝１：
２０）中で１０００℃、５分間の熱処理でリフローを行
なった。

【０１２５】アルミニウムなどの金属電極材料をスパッ
タ法により堆積して、所定の配線形状にドライエッチン
グを行なって配線部を形成する。ここではＴｉ／ＴｉＮ
／Ａｌ−Ｓｉ／ＴｉＮを順に１０／２００／３５０／１
００ｎｍ厚で積層して形成した。また、Ｔｉ／ＴｉＮの
積層後に、窒素中で４５０℃、３０分間の熱処理を行な
った。

【０１２６】続いてプラズマＣＶＤ法で第３の酸化膜４
２を形成し、その上にＴｉからなる金属遮光膜２３を形
成した。第３の酸化膜４２は、温度４００℃、圧力１．
８Ｔｏｒｒ、ＳｉＨ₄ 流量２００ｓｃｃｍ、Ｎ₂ Ｏ流量
６０００ｓｃｃｍ、Ｎ₂ 流量３１５０ｓｃｃｍ、２周波
励起のプラズマを用いて堆積速度４９．５ｎｍ／ｍｉｎ
の条件下で９５０ｎｍの厚さに堆積した。またＴｉはス
パッタ法により２００℃で厚さ２００ｎｍ積層して形成
した。なお、この工程までにシリコンウエハ裏面側にマ
スク材となる第４の酸化膜４７の形成およびパターニン
グを行なった。

【０１２７】水素を含む絶縁膜として、プラズマＣＶＤ
法により第２の窒化膜４３を形成した。ここでは、温度
４００℃、圧力２．８Ｔｏｒｒ、ＳｉＨ₄ 流量２９０ｓ
ｃｃｍ、ＮＨ₃ 流量１９００ｓｃｃｍ、Ｎ₂ 流量１００
０ｓｃｃｍ、２周波励起のプラズマを用いて堆積速度２
０．８ｎｍ／ｍｉｎの条件下で厚さ２７０ｎｍの第２の
窒化膜４３を形成した。この窒化膜中の水素含有量は５
％であった。

【０１２８】上記第２の窒化膜４３に、画素スイッチン
グ素子のドレイン側の金属電極１９に接続するコンタク
トホールを形成し、画素電極として透明導電膜２０を形
成した。ここでは、温度１００℃、圧力２ｍＴｏｒｒ、
Ｏ₂ 分圧３％、Ｓｎ分圧１０％の条件下でスパッタ法に
より厚さ１４０ｎｍの非晶質ＩＴＯ膜を堆積した。この
状態では画素電極は黒色であり、光透過率は７０％であ
った。この後４０℃のＨＩ／Ｈ₃ ＰＯ₂ の混合溶液を用
いてパターニングを行なった。側壁方向のエッチング量
は１４ｎｍ程度に抑えることができた。

【０１２９】この後窒素中で４００℃、１２０分間の熱
処理を行なって非晶質ＩＴＯ膜を結晶化すると共に、第
２の窒化膜４３から多結晶シリコン層中へ水素を拡散さ
せた。ＩＴＯ膜の光透過率は結晶化により９０％とな
り、表面粗さも実施例１と同様の数ｎｍ程度であった。

【０１３０】その後、公知の液晶表示装置組立プロセス
を行なって、液晶セルを作製した。最後に９０℃のＴＭ
ＡＨ（テトラメチルアンモニウムハイドロオキサイド）
による異方性エッチングを行なって、ｎ型シリコンウエ
ハの一部を除去した。ここで第１の酸化膜３９がエッチ
ングストッパ層となる。当該工程により表示部が光透過
性となった。

【０１３１】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置である。また、単結晶シリコン素子で周辺
駆動回路を形成することで、より高い駆動力と安定性を
得ることができた。

【０１３２】［実施例３］本発明第３の実施例として、
図７に示す液晶表示装置を以下に示す工程により作製し
た。

【０１３３】面方位〈１００〉、直径１５０ｍｍ、厚さ
６２５μｍ、比抵抗０．１Ωｃｍのｐ型シリコンウエハ
上に、熱酸化によって第１の酸化膜３９を形成した。こ
こでは酸素／水素混合気体（Ｏ₂ ：Ｈ₂ ＝４：６）中で
温度１０００℃、酸化速度４．６ｎｍ／ｍｉｎの条件下
で行なって、厚さ５５０ｎｍの酸化膜を形成した。

【０１３４】次に減圧ＣＶＤ法によって第１の窒化膜４
０を積層した。ここでは温度７８０℃、圧力２３Ｐａ、
ＳｉＨ₂ Ｃｌ₂ 流量６３ｓｃｃｍ、ＮＨ₃ 流量６３０ｓ
ｃｃｍ、堆積速度２７．５ｎｍ／ｍｉｎの条件下で厚さ
０．３μｍの窒化膜を積層した。

【０１３５】続いて上記第１の窒化膜４０の表面を酸化
して厚さ３０ｎｍの第２の酸化膜４１を形成した。ここ
では酸素／水素混合気体（Ｏ₂ ：Ｈ₂ ＝４：６）中で温
度１０００℃、酸化速度１．３ｎｍ／ｍｉｎの条件下で
行なった。

【０１３６】上記第２の酸化膜４１と、面方位〈１０
０〉、直径１５０ｍｍ、厚さ６２５μｍ、比抵抗１．５
Ωｃｍのｎ型シリコンウエハとを窒素中で貼り合わせた
後、窒素中で１１５０℃、５分間の熱処理を行なって両
者を完全に貼り合わせた。次にｎ型シリコンウエハを厚
さ０．３μｍまで薄膜化した後、ＲＩＥ（リアクティブ
イオンエッチング）によって単結晶シリコン層のパター
ニングを行なって、第２の酸化膜４１の一部を露出し
た。ここではｎ型シリコンウエハを厚さ１．０μｍまで
研削研磨によって薄膜化した後、圧力数Ｔｏｒｒ、加速
電圧１ｅＶ以下のプラズマエッチングを行なって、上記
の厚さの単結晶シリコン層を得た。

【０１３７】この後、加速電圧６０ｋｅＶ、ドーズ量９
×１０¹²ｃｍ^-12 でＢイオンを注入した後、酸素／窒素
混合気体（Ｏ₂ ：Ｎ₂ ＝１：５）中で１１５０℃、８４
０分間の熱処理を行なってｎＭＯＳトランジスタ５３の
チャネル領域を形成した。

【０１３８】本実施例においてはＣＭＯＳトランジスタ
はゲート・セルフアラインによるコプラナ型とした。

【０１３９】次に、減圧ＣＶＤ法によって多結晶シリコ
ン層を積層した。ここでは、温度６５６℃、圧力０．２
５Ｔｏｒｒ、ＳｉＨ₄ およびＨ₂ の混合気体中で、Ｓｉ
Ｈ₄分圧０．１５Ｔｏｒｒ、堆積速度３００ｎｍ／ｍｉ
ｎの条件下で厚さ１００ｎｍの多結晶シリコン層を積層
した。続いて加速電圧３５ｋｅＶ、ドーズ量１×１０¹²
ｃｍ^-2でＢＦ₂ イオンを注入した後、窒素中で９５０
℃、１０分間の熱処理を行なって画素スイッチング素子
のチャネル領域を形成した。さらに、異方性ドライエッ
チングによって多結晶シリコン層のパターニングを行な
った。

【０１４０】以下実施例２と同様にして液晶表示装置を
構成した。

【０１４１】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置である。また、単結晶シリコン素子で周辺
駆動回路を形成することで、より高い駆動力と安定性を
得ることができた。

【０１４２】［実施例４］本発明第４の実施例として、
図８に示す半導体素子基板を用いた液晶表示装置を以下
の工程によって作製した。

【０１４３】直径１５０ｍｍ、厚さ６２５μｍの透明石
英ガラス１２と、面方位〈１００〉、直径１５０ｍｍ、
厚さ６２５μｍ、比抵抗２．５Ωｃｍのｎ型シリコンウ
エハとを窒素中で貼り合わせた後、窒素中で４５０℃、
２時間の熱処理を行なって両者を完全に貼り合わせた。

【０１４４】次にｎ型シリコンウエハを薄層化した後、
ＲＩＥ（リアクティブイオンエッチング）によって単結
晶シリコン層のパターニングを行ない、透明石英ガラス
１２の一部を露出させた。この後は実施例２と同様の工
程を経て、液晶表示装置を得た。なお、本実施例では石
英ガラスを用いているため、シリコン基板のエッチング
は不要である。

【０１４５】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置である。また、ＳＯＩ素子で周辺駆動回路
を形成することで、より高い駆動力と安定性を得ること
ができた。さらに、本実施例ではアクティブマトリクス
基板に開口部を設けるための裏面側からのエッチングが
不要なため、工程の簡略化やデバイス構造設計時の膜応
力について比較的自由に考慮することができる。

【０１４６】［実施例５］本発明第５の実施例として、
図１０に示す液晶表示装置を以下の製造工程によって作
製した。

【０１４７】直径１５０ｍｍ、厚さ６２５μｍの透明ガ
ラス基板５４（ここでは旭ガラスＡＮ）上にゲート電極
１８を形成した。ここではスパッタ法により１００〜２
００℃で厚さ２００ｎｍのアルミニウムを積層してゲー
ト電極１８を形成した。

【０１４８】次に上記ゲート電極１８表面を陽極酸化し
てアルミナとした後、さらにプラズマＣＶＤ法により２
５０〜３５０℃で厚さ３５０ｎｍの窒化膜を形成し、ゲ
ート絶縁膜１７とした。

【０１４９】続いてプラズマＣＶＤ法により２３０〜２
８０℃で厚さ１０ｎｍの非晶質シリコン層を積層した。
さらに、エネルギー強度２００ｍＪ／ｃｍ² 、波長３０
８ｎｍのＸｅＣｌエキシマレーザビームで周辺回路部の
非晶質シリコン層をアニールして多結晶シリコン層を形
成した。

【０１５０】周辺回路部および表示部上に厚さ１００ｎ
ｍの非晶質シリコン層を積層し、コンタクト層としてｎ
⁺ 非晶質シリコン層を積層した。これらのシリコン層を
パターニングした後、画素電極となる非晶質ＩＴＯ膜を
スパッタ法により１００℃で厚さ８０ｎｍ形成した。Ｈ
Ｉ／Ｈ₃ ＰＯ₂ の混合溶液を用いて該非晶質ＩＴＯ膜の
パターニングを行なった後、金属電極１９を形成した。
ここではスパッタ法により１００〜１５０℃で厚さ１５
０ｎｍのアルミニウムを積層して金属電極１９とした。

【０１５１】この後、水素を含む絶縁層としてプラズマ
ＣＶＤ法によりシリコン窒化膜２４を形成した。ここで
は、２周波励起プラズマＣＶＤ法を用いて２３０〜２８
０℃で厚さ２７０ｎｍの窒化膜を形成した。

【０１５２】次に窒素中で３５０℃、１２０分間の熱処
理を行なって、非晶質ＩＴＯ膜を結晶化すると共に、シ
リコン窒化膜２４から非晶質シリコン層および多結晶シ
リコン層中へ水素を拡散させた。

【０１５３】画素スイッチング素子はｎＭＯＳ構成、周
辺駆動回路はＣＭＯＳ構成とし、逆スタガ型のＭＯＳト
ランジスタでそれぞれ構成した。

【０１５４】その後、公知の液晶表示装置組立プロセス
によって液晶セルを作製し、光透過型液晶表示装置を得
た。

【０１５５】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置である。

【０１５６】［実施例６］本発明第６の実施例として、
図１１に示す半導体素子基板を用いた液晶表示装置を以
下の工程により作製した。

【０１５７】直径１５０ｍｍ、厚さ６２５μｍの透明ガ
ラス基板５４（ここではＮＥＧＯＡ−２）上にＴＦＤ
下部電極５７およびゲート電極１８を形成した。ここで
は２周波励起スパッタ法により１００〜１５０℃で厚さ
１００ｎｍのＴａを積層してＴＦＤ下部電極５７および
ゲート電極１８を形成した。

【０１５８】次に５重量％のホウ酸アンモニウム溶液中
で電圧５４Ｖ、電流密度０．４ｍＡ／ｃｍ² で陽極酸化
して表面をＴａ₂ Ｏ₅ としてＴＦＤの電極間絶縁層５８
を形成した。該絶縁層はゲート絶縁膜を兼ねている。

【０１５９】続いて、電極間絶縁層５８上にプラズマＣ
ＶＤ法により２３０〜２８０℃で厚さ５０ｎｍの非晶質
シリコン層を積層した。さらにソース・ドレイン領域に
ＰまたはＢイオンを注入した後、エネルギー強度３００
ｍＪ／ｃｍ^-2、波長２４８ｎｍのＫｒＦエキシマレーザ
ビームを４５ｎｓｅｃ照射して非晶質シリコン層のアニ
ール処理を行ない、多結晶シリコン層を形成した。

【０１６０】該多結晶シリコン層をパターニングした
後、画素電極となる非晶質ＩＴＯ膜をスパッタ法により
１００℃で厚さ８０ｎｍ形成した。ＨＩ／Ｈ₃ ＰＯ₂ の
混合溶液を用いて非晶質ＩＴＯ膜のパターニングを行な
った後、ＴＦＤ上部電極５９および金属電極１９を形成
した。ここではスパッタ法により、１００〜１５０℃で
厚さ１５０ｎｍのＴｉを積層して上記電極とした。

【０１６１】この後、実施例５と同様にして窒化膜２４
を形成し、熱処理によって該窒化膜２４より多結晶シリ
コン層中へ水素を拡散すると同時に上記非晶質ＩＴＯ膜
を結晶化して透明化した。

【０１６２】上記工程により、画素スイッチング素子は
ＭＩＭ構造のＴＦＤとなり、周辺駆動回路は多結晶シリ
コンＣＭＯＳ構成となった。その後、公知の液晶表示装
置組立プロセスによって液晶セルを作製し、光透過型液
晶表示装置を得た。

【０１６３】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置である。

【０１６４】

【発明の効果】以上説明したように、本発明によれば、
エッチング特性が良好で高品質の透明導電膜と、高速で
安定に駆動する半導体素子を備えた半導体素子基板が得
られる。

【０１６５】上記半導体素子基板を用いた本発明の半導
体装置を適用した液晶表示装置においては、画素電極で
ある透明導電膜の製造工程において側壁方向のエッチン
グ量を抑えることができるため、パターンが小さくなっ
てしまうことがなく、表示部の高精細化を実現でき、よ
りリアルで細かい画像表示、或いは拡大光学系によるプ
ロジェクタに好ましく適用される。

【０１６６】また、非晶質状態から結晶化した透明導電
膜の表面は均一であることから、均一な配向膜の形成お
よびこれによる液晶の均一な配向が実現でき、均一で高
品位の画像表示が実現し、点灯検査などでの歩留も向上
する。

【０１６７】さらに、非晶質導電膜の結晶化および絶縁
膜から半導体層への水素拡散工程と同時に、半導体素子
のプラズマダメージの回復を行なうことができるため、
半導体素子の特性劣化を抑制し、製造歩留の向上が図ら
れるとともに、全体の工程数を増加させることなく当該
効果を得ることができるため、製造コストを低くするこ
とができる。

【図面の簡単な説明】

【図１】本発明の半導体素子基板の製造工程を示す図で
ある。

【図２】本発明第１の実施形態の半導体素子基板の断面
図である。

【図３】本発明第１の実施形態の液晶表示装置の断面図
である。

【図４】本発明第２の実施形態の半導体素子基板の断面
図である。

【図５】本発明第２の実施形態の液晶表示装置の断面図
である。

【図６】本発明第３の実施形態の半導体素子基板の断面
図である。

【図７】本発明第３の実施形態の液晶表示装置の断面図
である。

【図８】本発明第４の実施形態の半導体素子基板の断面
図である。

【図９】本発明第５の実施形態の半導体素子基板の断面
図である。

【図１０】本発明第５の実施形態の液晶表示装置の断面
図である。

【図１１】本発明第６の実施形態の半導体素子基板の断
面図である。

【図１２】アクティブマトリクス型液晶表示装置のアク
ティブマトリクス基板の概略構成図である。

【符号の説明】

１絶縁性基板２多結晶シリコン層３ゲート絶縁膜４ゲート電極５チャネル６ソース７ドレイン８水素を含む絶縁膜９金属電極１０透明導電膜１２透明石英ガラス１３多結晶シリコン素子１４チャネル１５高濃度ソース・ドレイン１６低濃度ソース・ドレイン１７ゲート絶縁膜１８ゲート電極１９金属電極２０透明導電膜２１層間絶縁膜２２シリコン酸化膜２３金属遮光膜２４シリコン窒化膜２７多結晶シリコンｐＭＯＳトランジスタ２８多結晶シリコンｎＭＯＳトランジスタ３０絶縁層３１ガラス基板３２遮光膜３３カラーフィルター３４透明対向電極３５液晶配向膜３６液晶３７封止材３８シリコン基板３９第１のシリコン酸化膜４０第１のシリコン窒化膜４１第２のシリコン酸化膜４２第３のシリコン酸化膜４３第２のシリコン窒化膜４５ｐＭＯＳトランジスタ４６ｎＭＯＳトランジスタ４７第４のシリコン酸化膜４８開口部４９第１の絶縁層５０第２の絶縁層５１ＳＯＩ素子５２ＳＯＩ−ｐＭＯＳトランジスタ５３ＳＯＩ−ｎＭＯＳトランジスタ５４ガラス基板５５非晶質シリコン素子５６薄膜ダイオード（ＴＦＤ）５７下部電極５８電極間絶縁層５９上部電極６０画素スイッチング素子（ＴＦＴ）６１画像信号回路６２同期回路６３水平走査回路６４垂直走査回路６５画素電極６６基板

Claims

【特許請求の範囲】

【請求項１】基板上に少なくとも半導体層と、水素を
含む絶縁膜と、非晶質導電膜を再結晶化してなる透明導
電膜とを有することを特徴とする半導体素子基板。
【請求項２】前記半導体層が非晶質半導体または多結
晶半導体からなる請求項１記載の半導体素子基板。
【請求項３】前記水素を含む絶縁膜が、シリコン窒化
膜である請求項１または２記載の半導体素子基板。
【請求項４】前記透明導電膜が酸化インジウムを主成
分とする膜である請求項１〜３いずれかに記載の半導体
素子基板。
【請求項５】請求項１〜４いずれかに記載の半導体素
子基板の製造法であって、非晶質導電膜を形成する工程
と、該非晶質導電膜を再結晶化して透明化すると同時
に、水素を含む絶縁膜中から半導体層中へ水素を拡散さ
せる工程とを有することを特徴とする半導体素子基板の
製造法。
【請求項６】水素を含む絶縁層をプラズマＣＶＤ法で
形成する請求項５記載の半導体素子基板の製造法。
【請求項７】請求項１〜４いずれかに記載の半導体素
子基板をアクティブマトリクス基板として用いたことを
特徴とする半導体装置。