JPH09293875A - 半導体素子基板およびその製造法、該基板を用いた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 画素スイッチング素子に多結晶シリコン素
子、周辺駆動回路に単結晶シリコン素子を用いたアクテ
ィブマトリクス型の液晶表示装置において、画素電極の
表面均一化、高精細化、および半導体層のプラズマダメ
ージの回復を図る。 【解決手段】 画素電極の製造工程において、まず非晶
質導電膜を形成し、熱処理によって該非晶質導電膜を結
晶化して均一な表面を形成すると同時に半導体層のプラ
ズマダメージを回復する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、半導体素子を有す
る半導体素子基板およびその製造法に関し、さらに、該
半導体素子基板を利用した半導体装置に関する。

【０００２】

【従来の技術】半導体装置の一つである液晶表示装置
は、小型ＴＶなどの家電製品をはじめとして、ノート型
パソコン、カーナビゲーション、ビユーファインダなど
のフラットパネルディスプレイや、プロジェクションＴ
Ｖ、ＨＭＤなどの様々な表示装置として利用されてい
る。現在最も広く用いられている液晶表示装置は、各画
素をアクティブマトリクス駆動する方式のもので、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）をマト
リクス状に配置してなるアクティブマトリクス基板を用
いてなるものである。

【０００３】図５に液晶表示装置に用いるアクティブマ
トリクス基板の概略構成図を示す。図中、５１は画素ス
イッチング素子であるＴＦＴ、５２はバッファ回路、５
３は水平走査回路、５４は垂直走査回路、５５は画素電
極、５６は基板である。

【０００４】図５において、テレビの輝度信号や音声信
号は、ある周波数帯域に圧縮されて、その周波数に追随
できる駆動能力を持った水平走査回路５３によって駆動
しているバッファ回路５２に送られてくる。続いて垂直
走査回路５４によって画素スイッチング素子５１がオン
している期間に画素電極５５に信号が転送される。ハイ
ビジョンＴＶに応用した場合を考えると、フレーム周波
数６０Ｈｚ、走査線本数約１０００本、水平走査期間約
３０μｓｅｃ（有効走査期間２７μｓｅｃ）、水平画素
数約１５００個であるとすると、テレビ信号は周波数約
４５ＭＨｚでバッファ回路５２に転送されてくる。よっ
て、各回路に要求される性能としては、水平走査回路５
３の駆動能力は４５ＭＨｚ以上、垂直走査回路５４の駆
動能力は５００ｋＨｚ以上、水平走査回路５３で駆動さ
れてテレビ信号をバッファ回路５２に転送する転送スイ
ッチの駆動能力は４５ＭＨｚ以上、画素スイッチング素
子５１の駆動能力は５００ｋＨｚ以上となる。

【０００５】ここで述べた駆動能力は、液晶表示画素に
ある階調数Ｎを出す場合、液晶の最大または最小の透過
率を与える電圧をＶ_m 、Ｖ−Ｔ（電圧−透過率）曲線か
ら得られる液晶の閾値電圧をＶ_t とすると、上記走査期
間内に、 Ｖ_m −（Ｖ_m −Ｖ_t ）／Ｎ［Ｖ］ 以上の電圧が転送されることを意味する。このことか
ら、画素スイッチング素子５１および垂直走査回路５４
は比較的駆動能力が小さくても良いが、水平走査回路５
３およびバッファ回路５２は高速の駆動が必要となる。
よって、通常のアクティブマトリクス駆動方式の液晶表
示装置では、画素スイッチング素子５１や垂直走査回路
５４はガラス基板上に堆積された非晶質シリコン層また
は多結晶シリコン層上に、その他の周辺駆動回路はＩＣ
チップを外部から実装することで対応してきた。

【０００６】最近では、多結晶シリコンを用いることで
周辺駆動回路とモノリシックに形成した液晶表示装置が
試作されているが、周辺駆動回路としてはＴＦＴの駆動
能力が小さいため、トランジスタサイズを大きくした
り、回路上複雑な工夫が必要になる。このことから、周
辺駆動回路を高性能化するためには、結晶性の優れた半
導体層上に周辺駆動回路を形成する必要があり、従っ
て、周辺駆動回路を形成する素子については単結晶半導
体素子を用いることが望ましいと言える。

【０００７】画素スイッチング素子については、例えば
アクティブマトリクス回路のＴＦＴの全負荷を５０ｆ
Ｆ、液晶配向のための電圧スイング幅を１０Ｖとする
と、 ５０×１０^-15 ×１０＝５×１０^-13 ［Ｃ］ の電荷を一定時間内に流す必要がある。これを上記した
ように５００ｋＨｚで駆動する場合、ＴＦＴの飽和電流
Ｉ_sat は、 Ｉ_sat ×１／（５００×１０³ ）＞５×１０^-13 より Ｉ_sat ＞２．５×１０^-7［Ａ］ となる。これは非晶質シリコンＴＦＴまたは多結晶シリ
コンＴＦＴでも容易に達成することができる。

【０００８】液晶表示装置は大別して光透過型液晶表示
装置と光反射型液晶表示装置とがある。前者では、液晶
表示部の基板が可視光領域において光透過性であること
が必要であるが、後者では必ずしもその必要はない。ま
た、いずれの場合においても、周辺駆動回路は遮光され
ていなければならない。

【０００９】以上のことから、周辺駆動回路を内蔵する
液晶表示装置においては、画素スイッチング素子は非晶
質半導体素子または多結晶半導体素子を用いても充分で
あるが、周辺駆動回路を構成する素子については単結晶
半導体素子を用いることが望ましいと言える。

【００１０】図２に画素スイッチング素子として多結晶
半導体素子、周辺駆動回路に単結晶半導体素子を用いた
従来の液晶表示装置、図１にそのアクティブマトリクス
基板、図３および図４にその製造工程を示す。図１に示
す周辺駆動回路は単結晶シリコン素子によるＣＭＯＳ構
成で、ＭＯＳトランジスタはゲート・セルフアラインに
よるコプラナ型である。

【００１１】図中、１はシリコン基板、２は第１のシリ
コン酸化膜（以下、第１の酸化膜）、３は第１のシリコ
ン窒化膜（以下、第１の窒化膜）、４は第２のシリコン
酸化膜（以下、第２の酸化膜）、５は多結晶シリコン
層、６はゲート絶縁膜、７はゲート電極、８はチャネ
ル、９は高濃度ソース・ドレイン、１０は低濃度ソース
・ドレイン、１１は層間絶縁膜、１２は金属電極、１３
は第３のシリコン酸化膜（以下、第３の酸化膜）、１４
は金属遮光膜、１５は第２のシリコン窒化膜（以下、第
２の窒化膜）、１７は透明導電膜、１８は多結晶シリコ
ン素子、１９は単結晶シリコン素子、２０は第１の絶縁
層、２１はガラス基板、２２は遮光膜、２３はカラーフ
ィルター、２４は透明対向電極、２５は液晶、２６は封
止材、２７は開口部、２８は第４のシリコン酸化膜（以
下、第４の酸化膜）、２９は配向膜、３０は第２の絶縁
層である。

【００１２】以下に製造工程を簡単に説明する。

【００１３】シリコン基板１上に第１の酸化膜２を形成
する（ａ）。第１の酸化膜２上に第１の窒化膜３および
第２の酸化膜４を積層してパターニングを行なう
（ｂ）。第２の酸化膜４上に多結晶シリコン層５を積層
してパターニングを行なう（ｃ）。ゲート絶縁膜６の形
成、ゲート電極７の積層およびパターニングを行なった
後、イオン注入によりチャネル８、高濃度ソース・ドレ
イン９、低濃度ソース・ドレイン１０を形成する
（ｄ）。層間絶縁膜１１を積層した後、金属電極１２の
形成およびパターニングを行なう（ｅ）。第３の酸化膜
１３を積層した後、金属遮光膜１４の形成およびパター
ニングを行なう（ｆ）。第２の窒化膜１５を形成した
後、透明導電膜１７の形成およびパターニングを行なう
（ｇ）。

【００１４】上記アクティブマトリクス基板上にポリイ
ミドなどの有機材料からなる配向膜２９を形成し、一
方、ガラス基板２１上に例えばＣｒなどの金属を用いた
遮光膜２２、顔料または染料で作製されたカラーフィル
ター２３、ＩＴＯ膜などを用いた透明対向電極２４、配
向膜２９を設けた対向基板を用意し、上記アクティブマ
トリクス基板と対向配置する。両基板間に間隔を保つた
めのスペーサー（不図示）を散布し、両基板を封止材２
６で封止し、基板間に液晶２５を充填する（図２）。最
後に、第４の酸化膜２８をマスク、第２の酸化膜４をエ
ッチングストッパ層として、異方性エッチングにより表
示領域の単結晶シリコン基板１を除去し当該領域を光透
過性とする。

【００１５】光透過型液晶表示装置では画素電極（透明
導電膜１７）としてＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏ
ｘｉｄｅ）など透明導電膜が用いられる。通常ＩＴＯ膜
は２００℃以上の温度で形成されることが多く、例え
ば、温度２２５℃、圧力１．８Ｔｏｒｒ、ＳｉＨ₄ 流量
２００ｓｃｃｍ、Ａｒ流量１２０ｓｃｃｍ、Ｏ₂ 流量
１．２ｓｃｃｍの条件下でスパッタ法により、堆積速度
４．８ｎｍ／ｍｉｎで１４０ｎｍの厚さに堆積すること
ができる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
方法で作製された液晶表示装置では、以下に示すいくつ
かの問題点があった。

【００１７】（１）ＩＴＯ膜をパターニングする際に、
膜厚方向のみでなく、側壁方向へのエッチングが進行す
る。例えば上記した条件でＩＴＯ膜のパターニングを行
なった場合、側壁方向へのエッチング速度に対する膜厚
方向へのエッチング速度の比は約０．４７であり、ＩＴ
Ｏ膜のエッチングを行なった際にパターンが小さくなっ
てしまう。このことはＩＴＯ膜の微細加工精度が低いと
いうことであり、液晶表示装置の高精細化にあたっては
大きな障害となる。

【００１８】（２）上記した条件で得られたＩＴＯ膜の
表面にはリーフ状の凹凸が見られる。この凹凸によりＩ
ＴＯ膜の表面粗さは１０ｎｍ以上となり、表面が均一で
ないことを示している。液晶表示装置においては、ＩＴ
Ｏ膜上に液晶を配向させる配向膜を形成するが、ＩＴＯ
膜表面が均一でない場合、均一な配向膜を形成すること
ができないため、液晶の均一な配向が実現できなくなっ
てしまう。特に、ＩＴＯ膜上の液晶層は画面を表示する
部分となることから、表示画質の劣化を招いてしまう。

【００１９】（３）ＩＴＯ膜形成時のプラズマダメージ
がＴＦＴに影響を与えてしまう。より具体的には、オン
電流の低下、Ｓ値の増大による駆動力の低下などであ
り、ＴＦＴの性能低下は画像表示品位低下の原因とな
る。

【００２０】上記（３）はＩＴＯ膜形成後もしくはパタ
ーニング後に熱処理を行なえば解決できるが、熱処理工
程が１工程増加することや、適当な熱処理条件を選択し
ないとＩＴＯ膜から酸素が脱離して、ＩＴＯ膜が黒く変
色し、光透過率が低下するなどの問題点が生じてしま
う。これらの問題点は上記した液晶表示装置のみなら
ず、その他のＩＴＯ膜および水素を含む絶縁膜を用いる
半導体装置においても同様に問題となる。

【００２１】本発明は、上記問題点を解決した半導体素
子基板を提供することを目的とする。すなわち、単結晶
基板上に単結晶半導体素子と非結晶半導体素子を有し、
該非結晶半導体素子が形成された領域が透明である半導
体素子基板において、高精度にかつ表面を均一に、さら
にＴＦＴへのプラズマダメージを防止して、ＩＴＯ膜を
形成し、小型化および表示画質の劣化防止を図った液晶
表示装置等半導体装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は第１に、単結晶
半導体基板上に少なくとも、単結晶半導体素子と、透光
性膜を介して形成された非単結晶半導体素子と、非晶質
導電膜を再結晶化してなる透明導電膜とを有し、上記透
光性膜直下の単結晶半導体基板が除去され、上記単結晶
半導体素子と非単結晶半導体素子および該非単結晶半導
体素子と透明導電膜とがそれぞれ電気的に接続されてい
ることを特徴とする。

【００２３】本発明は第２に、上記半導体素子基板の製
造法であって、単結晶半導体基板上に透光性膜を形成す
る工程と、該透光性膜上に非単結晶半導体素子を形成す
る工程と、単結晶半導体素子を形成する工程と、非晶質
導電膜を形成する工程と、該非晶質導電膜を再結晶化し
て透明化する工程とを有することを特徴とする。

【００２４】本発明は第３に、上記半導体素子基板を用
いたことを特徴とする半導体装置を提供するものであ
る。

【００２５】本発明の半導体装置は液晶表示装置に好適
に応用される。以下、液晶表示装置を構成する場合を例
に挙げて本発明を説明する。

【００２６】

【発明の実施の形態】本発明の半導体素子基板の製造法
においては、図４に示した工程（ｇ）において、いった
ん非晶質の導電膜を形成した後に、熱処理によって該非
晶質導電膜を再結晶化して透明導電膜１７を得ることに
特徴を有する。

【００２７】本発明においては、非晶質導電膜をエッチ
ングしてパターニングすることになるが、非晶質導電膜
では側壁へのエッチング速度が膜厚方向に比べて小さい
ため、側壁のエッチング分を小さく見積もることがで
き、パターニング精度が向上してより高精細化を図るこ
とができる。

【００２８】また、透明導電膜をいったん非晶質で形成
してから熱処理して結晶化した場合には、その表面の均
一性が高まる。

【００２９】さらに本発明の製造法によれば、上記非晶
質導電膜の熱処理によって、多結晶シリコン層のプラズ
マダメージを回復させることができる。

【００３０】本発明の半導体素子基板の製造法について
は、上記特徴を有していればその他の工程については従
来と同様であり、様々な方法、条件を適用することが可
能である。

【００３１】本発明の製造法について、図３、図４に沿
って具体的に説明する。

【００３２】先ず、単結晶シリコン基板１上への多結晶
シリコン層５の積層方法としては、常圧ＣＶＤ法、減圧
ＣＶＤ法、プラズマＣＶＤ法などを用いることが可能で
ある。この場合、例えば減圧ＣＶＤ法では圧力０．１〜
５．０Ｔｏｒｒ、温度４５０〜９００℃でＳｉＨ₄ 、Ｓ
ｉ₂ Ｈ₆ 、Ｓｉ₂ Ｃｌ₂ などを水素または窒素で希釈し
て行なうことが可能である。ＳｉＨ₄ を窒素で希釈する
場合、ＳｉＨ₄ 濃度は２０〜３０％の範囲で行なうこと
が可能である。またＳｉＨ₄ の熱分解を利用して多結晶
シリコン層を積層する場合は、ＳｉＨ₄ を希釈する必要
はない。Ｓｉ₂Ｈ₆ をソースガスとして用いると、Ｓｉ
Ｈ₄ に比べてより低温での膜形成が可能となる。またプ
ラズマＣＶＤ法では膜形成温度を３００℃程度まで下げ
ることが可能である。

【００３３】この他、非晶質シリコン層を再結晶化して
多結晶シリコン層を得ることも可能である。この場合、
非晶質シリコン層は減圧ＣＶＤ法、グロー放電法、アー
ク放電法、反応性スパッタ法、熱ＣＶＤ法、光ＣＶＤ
法、プラズマＣＶＤ法、蒸着法などを用いて積層するこ
とが可能である。積層条件としては、例えばグロー放電
法では、ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、ＳｉＣｌ₄ などを用い
ることが可能である。この場合、ＳｉＨ₄ では圧力０．
５〜２．０Ｔｏｒｒ、温度２５０〜３５０℃、グロー発
振周波数５０〜４５０Ｈｚの範囲で非晶質シリコン層を
積層することが可能である。

【００３４】再結晶化法としては、アルゴンレーザのパ
ルスビームや、ＣＷレーザビーム、Ｑスイッチパルスレ
ーザビーム、ＫｒＦやＸｅＣｌなどのエキシマレーザビ
ーム、電子線ビームなどを用いて行なうレーザアニール
法と、熱処理による固相成長法などを用いることが可能
である。

【００３５】レーザアニール法では、室温から３００℃
の範囲で再結晶化を行なうことが可能である。固相成長
法では、温度５００〜８００℃、１０〜２０時間の範囲
で、水素中または窒素中で赤外線ランプまたはストリッ
プヒータにより加熱して、再結晶化を行なうことが可能
である。

【００３６】ゲート絶縁膜６については、酸化膜の他、
窒化膜、アルミナ（Ａｌ₂ Ｏ₃ ）、酸化タンタル（Ｔａ
₂ Ｏ₅ ）、ＯＮＯ（Ｏｘｉｄｉｚｅｄ−Ｎｉｔｒｉｄｅ
ｄＯｘｉｄｅ）膜、窒化酸化膜（ＳｉＯＮ）およびこれ
らの積層膜を用いることが可能である。

【００３７】酸化膜の形成は、熱酸化法、常圧ＣＶＤ
法、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法を用
いて行なうことが可能である。熱酸化ではパイロジェニ
ック酸化、ドライ酸化、ウェット酸化、スチーム酸化、
塩酸などを用いたハロゲン酸化などで行なうことが可能
である。ＣＶＤ法ではＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘ
ｙｓｉｌａｎｅ）を用いることも可能である。

【００３８】窒化膜の形成方法としては、熱窒化法、常
圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用
いることが可能である。アルミナまたは酸化タンタル
は、ＡｌまたはＴａをスパッタ法で形成した後、陽極酸
化を行なって作製される。

【００３９】ゲート電極７については、高濃度にドーピ
ングされた多結晶シリコン（例えばｎ型多結晶シリコン
やｐ型多結晶シリコンなど）をはじめ、後述する金属電
極を用いることが可能である。多結晶シリコンのドーピ
ングについては、気相中でのイオンドーピングの他、イ
オン注入などで行なうことが可能である。例えばＢ、Ｂ
Ｆ₂ などのイオンを用いてｐ型多結晶シリコンを、Ｐ、
Ｓｂ、Ａｓなどのイオンを用いてｎ型多結晶シリコンを
得ることができる。この他、非晶質シリコンまたは多結
晶シリコン形成時に不純物ドーピングを行ない、エキシ
マレーザなどで活性化（非晶質シリコンは同時に多結晶
化）させるエキシマレーザドーピング法を用いることも
可能である。

【００４０】層間絶縁膜１１としては、ＢＰＳＧ（Ｂｏ
ｒｏｎｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）膜の他、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）膜、ＢＳＧ膜、ＰＳＧ膜などを
用いることが可能である。

【００４１】金属電極１２については、Ａｌ、Ｗ、Ｔ
ａ、Ｔｉ、Ｃｕ、Ｃｒ、Ｍｏ、ＴａＮ、ＴｉＮ、または
これらのシリサイドを単独または組み合せて用いること
が可能である。

【００４２】金属遮光膜１４については、金属電極１２
と同様の材料を用いることが可能である。

【００４３】水素を含む絶縁膜である第２の窒化膜１５
は、プラズマＣＶＤ法で形成され、１０ｎｍ以上の厚さ
であれば水素供給源として機能することができる。

【００４４】非晶質導電膜として、例えば非晶質ＩＴＯ
膜は室温（２５℃）から１５０℃の範囲で形成すること
が可能である。非晶質ＩＴＯ膜のエッチング方法として
は、ＨＩ／Ｈ₃ ＰＯ₂ の他、ＨＢｒ／Ｈ₃ ＰＯ₂ 、ＨＩ
／ＦｅＣｌ₃ などの混合溶液を用いることも可能であ
る。

【００４５】非晶質導電膜の結晶化は酸素、窒素、Ａｒ
などの不活性ガスおよび、これらのうちいずれかの混合
気体中において、温度２００〜３５０℃、処理時間１０
〜１２０分の範囲で行なうことが可能である。なお、水
素中などの還元性気体中で熱処理を行なうと、ＩＴＯ膜
は還元されて黒化してしまうため、非晶質ＩＴＯ膜中に
酸素を多く含ませておくか、上記の条件で微量の水素を
混合して熱処理を行なうことになる。

【００４６】画素スイッチング素子としては、ｐＭＯＳ
トランジスタ、ｎＭＯＳトランジスタのいずれでも用い
ることができる。またｐＭＯＳトランジスタとｎＭＯＳ
トランジスタを混載することも可能である。

【００４７】周辺駆動回路については、ＣＭＯＳ構成の
他、さらに駆動能力を向上するためのバイポーラ・トラ
ンジスタを含むＢｉ−ＣＭＯＳ構成とすることも可能で
ある。ＭＯＳトランジスタの構造としてはコプラナ型の
他、逆コプラナ型、スタガ型、逆スタガ型のいずれかを
とることが可能である。

【００４８】また、ＴＦＴに冗長性を持たせるためにゲ
ート電極を並列に並べたデュアルゲート構造としたり、
オン／オフ比を上げるためにゲート電極をチャネル部の
上下に設けたダブルゲート構造を採用することなども可
能である。

【００４９】また、本発明において、単結晶シリコン基
板１のエッチング方法としては、ＴＭＡＨ（テトラメチ
ルアンモニウムハイドロオキサイド）、ＥＤＰ（エチレ
ンジアミンピロカテコール）、ヒドラジン水溶液、ＫＯ
Ｈ溶液（ＫＯＨ／イソプロパノール、ＫＯＨ／ヒドラジ
ン混合溶液など）などのアルカリ性溶液を用いることが
可能である。

【００５０】また、図２に示した表示領域はシリコンウ
エハ上に形成された開口部２７のままであるが、この部
分にシリコンゴム、エポキシ樹脂あるいはシリコン酸化
膜、シリコン窒化膜などの光透過性絶縁材を充填または
堆積することで、液晶表示部分の力学的強度を向上させ
ることも可能である。

【００５１】ここで、液晶表示部分の力学的強度につい
てさらに詳しく述べる。

【００５２】図２に示す液晶表示装置では、液晶表示部
分の直下のシリコン基板を除去した場合、絶縁膜である
第１の酸化膜２、第１の窒化膜３、第２の酸化膜４にあ
る程度の引張応力がかかっていなければならない。ここ
で絶縁膜２〜４に過大な圧縮応力がかかっていると、液
晶表示部分直下のシリコン基板を除去した場合、絶縁膜
２〜４にしわがよってしまったり、注入された液晶の重
みによって絶縁膜２〜４がたれてしまい、セル厚が不均
一になってしまうなどの問題を生じてしまう。また逆に
絶縁膜２〜４に過大な引張応力がかかっていると、液晶
表示部分直下のシリコン基板を除去した場合、絶縁膜２
〜４にクラックが入ってしまうなどの問題点を生じてし
まう。従って、本発明の半導体装置を応用した液晶表示
装置の場合、画素スイッチング素子などの形成されてい
る絶縁膜２〜４にかかる応力の制御が非常に重要とな
る。

【００５３】本実施形態では、絶縁膜として酸化膜と窒
化膜の積層膜を用いているが、上記の膜構成において、
最も圧縮応力の大きい膜は第１の酸化膜２であり、直径
１５０ｍｍのシリコンウエハ上に６００ｎｍ厚積層した
場合、その反り量は約４２μｍであった。また、最も引
張応力の大きい膜は第１の窒化膜３であり、直径１５０
ｍｍのシリコンウエハ上に２７０ｎｍ厚積層した場合、
その反り量は約４７μｍであった。

【００５４】表示領域が対角０．７インチ、セル厚４μ
ｍである液晶表示装置の場合、アクティブマトリクス基
板には引張応力がかかっており、その反り量が０〜１５
μｍの範囲であれば良い。反り量が１５μｍを超える場
合、強度の引張により膜が割れてしまう。従って、膜の
積層構成としては応力および反り量が基板上にＴＦＴア
レイを形成して開口部を設けた状態で上記の範囲を満た
し、素子特性の悪化しない条件であれば、膜の種類、膜
厚、積層順序などを自由に設定することができる。非晶
質ＩＴＯ膜は内部応力が非常に小さく、結晶化させても
この特性が変わらないため、膜構成設計の上では好都合
である。

【００５５】その他細部の作製条件および方法について
は、作製される液晶表示装置に要求される性能を満たす
ことができるものは自由に採用することが可能である。
例えば、液晶材料としてはＴＦＴアクティブマトリクス
液晶表示装置ではＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉ
ｃ）液晶を用いることが多いが、ＳＴＮ（ＳｕｐｅｒＴ
ｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶、ＦＬＣ（Ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ，強誘電性液晶）、ＡＦＬＣ（Ａｎｔｉ−Ｆｅｒｒｏ
ｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ，反
強誘電性液晶）、ＰＤＬＣ（Ｐｏｌｙｍｅｒ−Ｄｉｆｆ
ｕｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ，高分子分散
液晶）などを用いることも可能である。ＴＮ、ＳＴＮ、
ＦＬＣ、ＡＦＬＣでは液晶表示装置の上下に偏光板を設
ける必要があるが、ＰＤＬＣではシュリーレン光学系に
よって液晶表示を行なうことも可能である。

【００５６】

【実施例】本発明の実施例として、図２に示す液晶表示
装置を以下に示す工程によって作製した。

【００５７】面方位〈１００〉、直径１５０ｍｍ、厚さ
６２５μｍ、比抵抗２．０Ωｃｍのｎ型シリコンウエハ
上に、加速電圧６０ｋｅＶ、ドーズ量９×１０¹²ｃｍ^-2
でＢイオンを注入した後、酸素／窒素混合気体（Ｏ₂ ：
Ｎ₂ ＝１：５）中で１１５０℃、８４０分間の熱処理を
行なって単結晶シリコン素子１９のｎＭＯＳトランジス
タのチャネル領域８を形成した。

【００５８】ＴＦＴを形成する部分に熱酸化によって第
１の酸化膜２を形成した。ここでは酸素／水素混合気体
（Ｏ₂ ：Ｈ₂ ＝４：６）中で温度１０００℃、酸化速度
４．６ｎｍ／ｍｉｎの条件下で行なって、厚さ５５０ｎ
ｍの酸化膜を形成した（パイロジェニック酸化）。この
酸化膜は周辺回路となる部分へも形成して、単結晶シリ
コン素子１９の素子分離も行なった。

【００５９】次に減圧ＣＶＤ法によって第１の窒化膜３
を積層した。ここでは温度７８０℃、圧力２３Ｐａ、Ｓ
ｉＨ₂ Ｃｌ₂ 流量６３ｓｃｃｍ、ＮＨ₃ 流量６３０ｓｃ
ｃｍ、堆積速度２７．５ｎｍ／ｍｉｎの条件下で厚さ
０．３μｍの窒化膜を積層した。

【００６０】続いて上記第１の窒化膜３の表面を酸化し
て厚さ３０ｎｍの第２の酸化膜４を形成した。ここでは
酸素／水素混合気体（Ｏ₂ ：Ｈ₂ ＝４：６）中で温度１
０００℃、酸化速度１．３ｎｍ／ｍｉｎの条件下で行な
った。

【００６１】次にＴＦＴとなる多結晶シリコン層５を積
層した。ここでは温度６１０℃、圧力１８Ｐａ、ＳｉＨ
₄ 流量６００ｓｃｃｍ、堆積速度４．８ｎｍ／ｍｉｎの
条件下で厚さ７０ｎｍの多結晶シリコン層を積層した。
続いて加速電圧３５ｋｅＶ、ドーズ量１×１０¹²ｃｍ^-2
でＢＦ₂ イオンを注入した後、窒素中で９５０℃、１０
分間の熱処理を行なって多結晶シリコン層１８のチャネ
ル領域８を形成した。さらに異方性ドライエッチングに
よって多結晶シリコン層５のパターニングを行なった。

【００６２】上記多結晶シリコン層により、ｎＭＯＳ構
成の画素スイッチング素子を構成し、周辺駆動回路は単
結晶シリコン層を有するＣＭＯＳ構成とした。ここでは
該ＣＭＯＳを構成するＭＯＳトランジスタはゲート・セ
ルフアラインによるコプラナ型とした。

【００６３】ゲート絶縁膜６はドライ酸化によって温度
１１５０℃、酸化速度４．５ｎｍ／ｍｉｎの条件下で形
成し、厚さを８５ｎｍとした。

【００６４】続いてゲート電極７の形成を行なった。こ
こでは温度６１０℃、圧力１８Ｐａ、ＳｉＨ₄ 流量６０
０ｓｃｃｍ、堆積速度５．５ｎｍ／ｍｉｎの条件下で厚
さ４４０ｎｍの多結晶シリコン層を堆積した後、加速電
圧７０ｋｅＶ、ドーズ量１．５×１０¹⁶ｃｍ^-2でＰイオ
ンを注入し、さらに酸素／窒素混合気体（Ｏ₂ ：Ｎ₂＝
１：２０）中で９５０℃、１０分間の熱処理を行なった
後、異方性ドライエッチングを行なってゲート電極を形
成した。

【００６５】次にイオン注入によってＭＯＳトランジス
タのソース・ドレイン領域を形成した。ここでは画素ス
イッチング素子である多結晶シリコン素子１８について
は加速電圧９５ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2のＰ
イオンを注入してｎＭＯＳトランジスタのソース・ドレ
イン領域を形成した。周辺駆動回路については、加速電
圧９５ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2のＰイオンを
注入してｎＭＯＳトランジスタのソース・ドレイン領域
を形成し、加速電圧１００ｋｅＶ、ドーズ量３×１０¹⁵
ｃｍ^-2のＢＦ₂ イオンを注入してｐＭＯＳトランジスタ
のソース・ドレイン領域を形成した。イオン注入後には
窒素中で１０００℃、１０分間の熱処理を行なった。

【００６６】続いて層間絶縁膜１１として厚さ７００ｎ
ｍのＢＰＳＧ膜を積層した後、異方性ドライエッチング
を行なってコンタクトホールを形成した。なお、ＢＰＳ
Ｇ膜は積層後に酸素／窒素混合気体（Ｏ₂ ：Ｎ₂ ＝１：
２０）中で１０００℃、５分間の熱処理でリフローを行
なった。

【００６７】アルミニウムなどの金属電極材料をスパッ
タ法により堆積して、所定の配線形状にドライエッチン
グを行なって配線部を形成した。ここではＴｉ／ＴｉＮ
／Ａｌ−Ｓｉ／ＴｉＮを順に１０／２００／３５０／１
００ｎｍ厚で積層して形成した。また、Ｔｉ／ＴｉＮの
積層後に、窒素中で４５０℃、３０分間の熱処理を行な
った。

【００６８】続いてプラズマＣＶＤ法で第３の酸化膜１
３を形成し、その上にＴｉからなる金属遮光膜１４を形
成した。第３の酸化膜１３は、温度４００℃、圧力１．
８Ｔｏｒｒ、ＳｉＨ₄ 流量２００ｓｃｃｍ、Ｎ₂ Ｏ流量
６０００ｓｃｃｍ、Ｎ₂ 流量３１５０ｓｃｃｍ、２周波
励起のプラズマを用いて堆積速度４９．５ｎｍ／ｍｉｎ
の条件下で９５０ｎｍの厚さに堆積した。またＴｉはス
パッタ法により２００℃で厚さ２００ｎｍ積層して形成
した。なお、この工程までにシリコンウエハ裏面側にマ
スク材となる第４の酸化膜２８の形成およびパターニン
グを行なった。

【００６９】水素を含む絶縁膜として、プラズマＣＶＤ
法により第２の窒化膜１５を形成した。ここでは、温度
４００℃、圧力２．８Ｔｏｒｒ、ＳｉＨ₄ 流量２９０ｓ
ｃｃｍ、ＮＨ₃ 流量１９００ｓｃｃｍ、Ｎ₂ 流量１００
０ｓｃｃｍ、２周波励起のプラズマを用いて堆積速度２
０．８ｎｍ／ｍｉｎの条件下で厚さ２７０ｎｍの第２の
窒化膜１５を形成した。この窒化膜中の水素含有量は５
％であった。

【００７０】続いて、水素中で４００℃、１２０分間の
熱処理を行なって第２の窒化膜から多結晶シリコン層中
へ水素を拡散させる。これは多結晶シリコン素子１８の
特性向上を図るために行なわれているものである。すな
わち、水素を拡散することで、多結晶シリコンの電気移
動度を大きくして、数μｓｅｃ間に画素に電荷を書き込
むことが要求されるＴＦＴの高速化を実現しようとする
ものである。

【００７１】上記第２の窒化膜１５に、画素スイッチン
グ素子のドレイン側の金属電極１２に接続するスルーホ
ールを形成し、画素電極として透明導電膜１７を形成し
た。ここでは、温度１００℃、圧力２ｍＴｏｒｒ、Ｏ₂
分圧３％、Ｓｎ分圧１０％の条件下でスパッタ法により
厚さ１４０ｎｍの非晶質ＩＴＯ膜を堆積した。この状態
では画素電極は黒色であり、光透過率は７０％であっ
た。この後４０℃のＨＩ／Ｈ₃ ＰＯ₂ の混合溶液を用い
てパターニングを行なった。側壁方向のエッチング量は
１４ｎｍ程度に抑えることができた。

【００７２】この後窒素中で４００℃、１２０分間の熱
処理を行なって非晶質ＩＴＯ膜を結晶化した。これによ
りＩＴＯ膜の光透過率は９５％となった。また、このと
きのＩＴＯ膜の表面粗さは数ｎｍ程度であった。

【００７３】その後、公知の液晶表示装置組立プロセス
に行なって、液晶セルを作製した。最後に９０℃のＴＭ
ＡＨによる異方性エッチングを行なって、ｎ型シリコン
ウエハの一部を除去した。ここで第１の酸化膜２がエッ
チングストッパ層となる。当該工程により表示部が光透
過性となった。

【００７４】本実施例の液晶表示装置は、従来の装置に
比べて電気特性の良好なスイッチング素子および駆動回
路を有し、高精細でかつ液晶が均一に配向した高性能の
液晶表示装置であった。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
エッチング特性が良好で高品質の透明導電膜と、高速で
安定に駆動する半導体素子を備えた半導体素子基板が得
られる。

【００７６】上記半導体素子基板を用いた本発明の半導
体装置を適用した液晶表示装置においては、画素電極で
ある透明導電膜の製造工程において側壁方向のエッチン
グ量を抑えることができるため、パターンが小さくなっ
てしまうことがなく、表示部の高精細化を実現でき、よ
りリアルで細かい画像表示、あるいは拡大光学系による
プロジェクタに好ましく適用される。

【００７７】また、非晶質状態から結晶化した透明導電
膜の表面は均一であることから、均一な配向膜の形成お
よびこれによる液晶の均一な配向が実現でき、均一で高
品位の画像表示が実現し、点灯検査などでの歩留も向上
する。

【００７８】さらに、非晶質導電膜の結晶化と同時に、
半導体素子のプラズマダメージの回復を行なうことがで
きるため、半導体素子の特性劣化を抑制し、製造歩留の
向上が図られるとともに、全体の工程数を増加させるこ
となく当該効果を得ることができるため、製造コストを
低くすることができる。

【図面の簡単な説明】

【図１】本発明の半導体素子基板の一実施形態を示す断
面図である。

【図２】本発明の半導体装置の一実施形態である液晶表
示装置を示す断面図である。

【図３】図１に示した半導体素子基板の製造工程を示す
図である。

【図４】図１に示した半導体素子基板の製造工程を示す
図である。

【図５】液晶表示装置のアクティブマトリクス基板の概
略構成図である。

【符号の説明】

１ シリコン基板 ２ 第１のシリコン酸化膜 ３ 第１のシリコン窒化膜 ４ 第２のシリコン酸化膜 ５ 多結晶シリコン層 ６ ゲート絶縁膜 ７ ゲート電極 ８ チャネル ９ 高濃度ソース・ドレイン １０ 低濃度ソース・ドレイン １１ 層間絶縁膜 １２ 金属電極 １３ 第３のシリコン酸化膜 １４ 金属遮光膜 １５ 第２のシリコン窒化膜 １７ 透明導電膜 １８ 多結晶シリコン素子 １９ 単結晶シリコン素子 ２０ 第１の絶縁層 ２１ ガラス基板 ２２ 遮光膜 ２３ カラーフィルター ２４ 透明対向電極 ２５ 液晶 ２７ 封止材 ２７ 開口部 ２８ 第４のシリコン酸化膜 ２９ 配向膜 ３０ 第２の絶縁層 ５１ 画素スイッチング素子 ５２ バッファ回路 ５３ 水平走査回路 ５４ 垂直走査回路 ５５ 画素電極 ５６ 基板

Claims (5)

【特許請求の範囲】
1. 【請求項１】 単結晶半導体基板上に少なくとも、単結
   晶半導体素子と、透光性膜を介して形成された非単結晶
   半導体素子と、非晶質導電膜を再結晶化してなる透明導
   電膜とを有し、上記透光性膜直下の単結晶半導体基板が
   除去され、上記単結晶半導体素子と非単結晶半導体素子
   および該非単結晶半導体素子と透明導電膜とがそれぞれ
   電気的に接続されていることを特徴とする半導体素子基
   板。
2. 【請求項２】 前記透明導電膜が酸化インジウムを主成
   分とする膜である請求項１に記載の半導体素子基板。
3. 【請求項３】 請求項１または２に記載の半導体素子基
   板の製造法であって、単結晶半導体基板上に透光性膜を
   形成する工程と、該透光性膜上に非単結晶半導体素子を
   形成する工程と、単結晶半導体素子を形成する工程と、
   非晶質導電膜を形成する工程と、該非晶質導電膜を再結
   晶化して透明化する工程とを有することを特徴とする半
   導体素子基板の製造法。
4. 【請求項４】 非晶質導電膜が２５〜１５０℃で成膜さ
   れた後パターニングされる請求項３記載の半導体素子基
   板の製造法。
5. 【請求項５】 請求項１または２に記載の半導体素子基
   板を用いたことを特徴とする半導体装置。