JPH09294040A - 薄膜ｌｃフィルタ - Google Patents
薄膜ｌｃフィルタInfo
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- JPH09294040A JPH09294040A JP8107900A JP10790096A JPH09294040A JP H09294040 A JPH09294040 A JP H09294040A JP 8107900 A JP8107900 A JP 8107900A JP 10790096 A JP10790096 A JP 10790096A JP H09294040 A JPH09294040 A JP H09294040A
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- inductor
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Abstract
(57)【要約】
【課題】 一層の小型化を図ることができる薄膜ＬＣフ
ィルタを提供することである。 【解決手段】 インダクタＬ1 〜Ｌ2 とキャパシタＣ1
〜Ｃ3 とのそれぞれを交互に平行配置し、直列に接続さ
れてシグナル線１４を形成する複数のインダクタ１２
（Ｌ1 〜Ｌ2 ）と、このインダクタ１２（Ｌ1 〜Ｌ2 ）
間を接続するシグナル線１４の導体と、グランド線１５
をキャパシタ１３（Ｃ1 〜Ｃ3 ）に接続する導体との間
隔を１０μｍ〜１００μｍになるように近接して所定の
浮遊容量を補充するように配置している。また、インダ
クタＬ1 〜Ｌ2 とキャパシタＣ1 〜Ｃ3 とは、インダク
タ１２で形成されるシグナル線１４とキャパシタ１３と
の間、また、キャパシタ１３の誘電層上下の電極と、隣
接するインダクタ１２との間、それぞれに所定の浮遊容
量を有するように近接配置される。
ィルタを提供することである。 【解決手段】 インダクタＬ1 〜Ｌ2 とキャパシタＣ1
〜Ｃ3 とのそれぞれを交互に平行配置し、直列に接続さ
れてシグナル線１４を形成する複数のインダクタ１２
（Ｌ1 〜Ｌ2 ）と、このインダクタ１２（Ｌ1 〜Ｌ2 ）
間を接続するシグナル線１４の導体と、グランド線１５
をキャパシタ１３（Ｃ1 〜Ｃ3 ）に接続する導体との間
隔を１０μｍ〜１００μｍになるように近接して所定の
浮遊容量を補充するように配置している。また、インダ
クタＬ1 〜Ｌ2 とキャパシタＣ1 〜Ｃ3 とは、インダク
タ１２で形成されるシグナル線１４とキャパシタ１３と
の間、また、キャパシタ１３の誘電層上下の電極と、隣
接するインダクタ１２との間、それぞれに所定の浮遊容
量を有するように近接配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜軟磁性体を用
いた薄膜インダクタおよび薄膜誘電体を用いた薄膜キャ
パシタにより集中定数型に構成される薄膜ＬＣフィルタ
に関し、特に、一層の小型化を図ることができる薄膜Ｌ
Ｃフィルタに関する。
いた薄膜インダクタおよび薄膜誘電体を用いた薄膜キャ
パシタにより集中定数型に構成される薄膜ＬＣフィルタ
に関し、特に、一層の小型化を図ることができる薄膜Ｌ
Ｃフィルタに関する。
【０００２】また、この薄膜ＬＣフィルタは、薄膜イン
ダクタおよび薄膜キャパシタを含む電子デバイスであ
り、高周波回路の発振部および電波の受信部ならびに高
周波回路で発振するノイズを防ぐ必要がある電子回路に
用いられ、薄膜インダクタのインダクタンスおよび薄膜
キャパシタのキャパシタンスを適宜調整して所望のフィ
ルタ特性または組み込まれた回路での所定の特性を得る
ために用いられる。
ダクタおよび薄膜キャパシタを含む電子デバイスであ
り、高周波回路の発振部および電波の受信部ならびに高
周波回路で発振するノイズを防ぐ必要がある電子回路に
用いられ、薄膜インダクタのインダクタンスおよび薄膜
キャパシタのキャパシタンスを適宜調整して所望のフィ
ルタ特性または組み込まれた回路での所定の特性を得る
ために用いられる。
【０００３】
【従来の技術】従来の薄膜ＬＣフィルタでは、空芯イン
ダクタが使用され、スパイラルコイルおよびミアンダコ
イルがチップキャパシタおよび薄膜キャパシタと組み合
わされて使用される。これらの薄膜ＬＣ部品に対して
は、使用されるシステムの集積化と共に小型化される必
要があり、チップインダクタまたはチップキャパシタの
部品が３０２５タイプ、２０１２タイプ、１６０８タイ
プ、または１００５タイプと小型化されると共に、薄膜
インダクタまたは薄膜キャパシタも小型化が求められて
きた。
ダクタが使用され、スパイラルコイルおよびミアンダコ
イルがチップキャパシタおよび薄膜キャパシタと組み合
わされて使用される。これらの薄膜ＬＣ部品に対して
は、使用されるシステムの集積化と共に小型化される必
要があり、チップインダクタまたはチップキャパシタの
部品が３０２５タイプ、２０１２タイプ、１６０８タイ
プ、または１００５タイプと小型化されると共に、薄膜
インダクタまたは薄膜キャパシタも小型化が求められて
きた。
【０００４】更に、従来の薄膜ＬＣフィルタでは、イン
ダクタンス値およびキャパシタンス値は予め設計値に合
わせて作製されるため、それぞれの単独の特性が“±
２．５％”以内の精度であっても、これらを組み込んだ
完成品では所定値からの偏差が必ず存在していた。ま
た、チップ部品では、導体パターンが焼結された絶縁体
または磁性体で覆われているので、インダクタンス値ま
たはキャパシタンス値を変更するための微細な特性調整
は不可能であった。
ダクタンス値およびキャパシタンス値は予め設計値に合
わせて作製されるため、それぞれの単独の特性が“±
２．５％”以内の精度であっても、これらを組み込んだ
完成品では所定値からの偏差が必ず存在していた。ま
た、チップ部品では、導体パターンが焼結された絶縁体
または磁性体で覆われているので、インダクタンス値ま
たはキャパシタンス値を変更するための微細な特性調整
は不可能であった。
【０００５】一方、空芯インダクタは、磁芯インダクタ
と同じインダクタンス値を得るためには磁芯インダクタ
の十倍の面積を必要とする。この結果、空芯インダクタ
を用いた薄膜ＬＣフィルタでは、全体が大きく、１６０
８タイプまたは１００５タイプは勿論のこと、これより
大きな３０２５タイプおよび２０１２タイプの形状内に
も収めることができない。
と同じインダクタンス値を得るためには磁芯インダクタ
の十倍の面積を必要とする。この結果、空芯インダクタ
を用いた薄膜ＬＣフィルタでは、全体が大きく、１６０
８タイプまたは１００５タイプは勿論のこと、これより
大きな３０２５タイプおよび２０１２タイプの形状内に
も収めることができない。
【０００６】したがって、空芯インダクタは磁芯インダ
クタへ移行し、薄膜ＬＣ部品は、より一層の小型化が求
められている。
クタへ移行し、薄膜ＬＣ部品は、より一層の小型化が求
められている。
【０００７】この小型化の目的のために、チップインダ
クタおよびチップキャパシタの素子は、基板または樹脂
絶縁層の上に薄膜技術によるＳＭＴ（表面実装技術）を
使用して形成される。このＳＭＴ（表面実装技術）を使
用するため、チップインダクタおよびチップキャパシタ
の素子の形状は一定である。
クタおよびチップキャパシタの素子は、基板または樹脂
絶縁層の上に薄膜技術によるＳＭＴ（表面実装技術）を
使用して形成される。このＳＭＴ（表面実装技術）を使
用するため、チップインダクタおよびチップキャパシタ
の素子の形状は一定である。
【０００８】次に、図１１および図１２を併せ参照し
て、ＳＭＴ（表面実装技術）を使用して形成された従来
の３連の薄膜ＬＣフィルタについて説明する。
て、ＳＭＴ（表面実装技術）を使用して形成された従来
の３連の薄膜ＬＣフィルタについて説明する。
【０００９】図１１に示されるように３連のＬＣフィル
タの電気的等価回路は、直列に接続されてシグナル線を
形成する３個のチップインダクタ（Ｌ１９＝１５０ｎ
Ｈ，Ｌ２９＝１４９ｎＨ，Ｌ３９＝１５７ｎＨ）と、各
チップインダクタの出側をグランド線に接続する３個の
チップキャパシタ（Ｃ１９＝３１．９ｐＦ，Ｃ２９＝１
２．９ｐＦ，Ｃ３９＝１４ｐＦ）とで構成されている。
タの電気的等価回路は、直列に接続されてシグナル線を
形成する３個のチップインダクタ（Ｌ１９＝１５０ｎ
Ｈ，Ｌ２９＝１４９ｎＨ，Ｌ３９＝１５７ｎＨ）と、各
チップインダクタの出側をグランド線に接続する３個の
チップキャパシタ（Ｃ１９＝３１．９ｐＦ，Ｃ２９＝１
２．９ｐＦ，Ｃ３９＝１４ｐＦ）とで構成されている。
【００１０】この場合には図１２に示されるように、３
個の２０１２タイプのチップインダクタ素子は、直列に
接続配置されてシグナル線２９を形成し、これら３個の
チップインダクタ素子４９（Ｌ１９，Ｌ２９，Ｌ３９）
それぞれに隣接して、３個の１６０８タイプのチップキ
ャパシタ素子３９（Ｃ１９，Ｃ２９，Ｃ３９）がチップ
インダクタ素子４９同様隣接配置され、チップキャパシ
タ素子３９（Ｃ１９，Ｃ２９，Ｃ３９）それぞれがチッ
プインダクタ素子４９（Ｌ１９，Ｌ２９，Ｌ３９）それ
ぞれの出側とグランド線１９との間に接続配置されてい
る。
個の２０１２タイプのチップインダクタ素子は、直列に
接続配置されてシグナル線２９を形成し、これら３個の
チップインダクタ素子４９（Ｌ１９，Ｌ２９，Ｌ３９）
それぞれに隣接して、３個の１６０８タイプのチップキ
ャパシタ素子３９（Ｃ１９，Ｃ２９，Ｃ３９）がチップ
インダクタ素子４９同様隣接配置され、チップキャパシ
タ素子３９（Ｃ１９，Ｃ２９，Ｃ３９）それぞれがチッ
プインダクタ素子４９（Ｌ１９，Ｌ２９，Ｌ３９）それ
ぞれの出側とグランド線１９との間に接続配置されてい
る。
【００１１】このような素子の配置では、単体素子の１
６０８タイプまたは２０１２タイプの単体の大きさに近
付ける小型化は困難である。
６０８タイプまたは２０１２タイプの単体の大きさに近
付ける小型化は困難である。
【００１２】また、製造後では微調整が不可能なＬＣフ
ィルタの設計に際し、誤差が確定する素子のインダクタ
ンス値またはキャパシタンス値により回路設計し、確定
値が不安定な浮遊容量が発生しないように、薄膜インダ
クタと薄膜キャパシタとの間隔を離して配置しており、
この理由からも、ＬＣフィルタの小型化が困難であっ
た。
ィルタの設計に際し、誤差が確定する素子のインダクタ
ンス値またはキャパシタンス値により回路設計し、確定
値が不安定な浮遊容量が発生しないように、薄膜インダ
クタと薄膜キャパシタとの間隔を離して配置しており、
この理由からも、ＬＣフィルタの小型化が困難であっ
た。
【００１３】
【発明が解決しようとする課題】上述した従来の薄膜Ｌ
Ｃフィルタでは、小型化の目的のため、チップインダク
タおよびチップキャパシタの素子は、基板または樹脂絶
縁層の上にＳＭＴ（表面実装技術）を使用して形成され
ているので、素子の形状が一定化されるが、未だ小型化
にほど遠いという実態がある。
Ｃフィルタでは、小型化の目的のため、チップインダク
タおよびチップキャパシタの素子は、基板または樹脂絶
縁層の上にＳＭＴ（表面実装技術）を使用して形成され
ているので、素子の形状が一定化されるが、未だ小型化
にほど遠いという実態がある。
【００１４】本発明の課題は、一層の小型化を図ること
ができる多数のＬＣ素子を連続配置する薄膜ＬＣフィル
タを提供することである。
ができる多数のＬＣ素子を連続配置する薄膜ＬＣフィル
タを提供することである。
【００１５】すなわち、目的の薄膜ＬＣフィルタは、大
きさが“３．０ｍｍ×２．５ｍｍ”の３０２５タイプと
呼ばれる形状、または大きさが“２．０ｍｍ×１．２ｍ
ｍ”の２０１２タイプと呼ばれる形状の中に素子が配置
されるような一体化により成膜形成で作製されるチップ
素子である。
きさが“３．０ｍｍ×２．５ｍｍ”の３０２５タイプと
呼ばれる形状、または大きさが“２．０ｍｍ×１．２ｍ
ｍ”の２０１２タイプと呼ばれる形状の中に素子が配置
されるような一体化により成膜形成で作製されるチップ
素子である。
【００１６】
【課題を解決するための手段】本発明による薄膜ＬＣフ
ィルタでは、薄膜インダクタおよび薄膜キャパシタによ
り構成される薄膜ＬＣフィルタにおいて、前記薄膜イン
ダクタおよび前記薄膜キャパシタは交互に所定の狭間隔
をもって隣接配置され、更にこの薄膜キャパシタは、こ
の薄膜キャパシタに接続されるグランド線と前記薄膜イ
ンダクタを直列接続して形成するシグナル線との間に所
定の浮遊容量を有するように配置されている。
ィルタでは、薄膜インダクタおよび薄膜キャパシタによ
り構成される薄膜ＬＣフィルタにおいて、前記薄膜イン
ダクタおよび前記薄膜キャパシタは交互に所定の狭間隔
をもって隣接配置され、更にこの薄膜キャパシタは、こ
の薄膜キャパシタに接続されるグランド線と前記薄膜イ
ンダクタを直列接続して形成するシグナル線との間に所
定の浮遊容量を有するように配置されている。
【００１７】また、本発明による薄膜ＬＣフィルタで
は、前記薄膜インダクタおよび前記薄膜キャパシタは、
前記薄膜インダクタを直列接続して形成するシグナル線
と前記薄膜キャパシタとの間に所定の浮遊容量を有する
ように狭間隔をもち、かつ前記薄膜キャパシタの誘電層
上下の電極（シグナル線およびグランド線のいずれかを
接続）と、隣接するインダクタ（シグナル線を形成）と
の間に所定の浮遊容量を有するように交互に平行に隣接
配置されている。
は、前記薄膜インダクタおよび前記薄膜キャパシタは、
前記薄膜インダクタを直列接続して形成するシグナル線
と前記薄膜キャパシタとの間に所定の浮遊容量を有する
ように狭間隔をもち、かつ前記薄膜キャパシタの誘電層
上下の電極（シグナル線およびグランド線のいずれかを
接続）と、隣接するインダクタ（シグナル線を形成）と
の間に所定の浮遊容量を有するように交互に平行に隣接
配置されている。
【００１８】この近接配置した構成により生じた浮遊容
量のキャパシタンス値が薄膜キャパシタのキャパシタン
ス値に加えられている。この結果、キャパシタは、小さ
なキャパシタンス値を有する小型なものになる。
量のキャパシタンス値が薄膜キャパシタのキャパシタン
ス値に加えられている。この結果、キャパシタは、小さ
なキャパシタンス値を有する小型なものになる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は本発明の実施の一形態を示す平面模
式図である。図１に示された薄膜ＬＣフィルタは、シグ
ナル線１４を直列接続により形成する３つのインダクタ
Ｌ1〜Ｌ3 で構成されるインダクタ１２と、各インダク
タＬ1 〜Ｌ3 間を接続するシグナル線１４およびグラン
ド線１５の間に挿入接続される３つのキャパシタＣ1〜
Ｃ3 で構成されるキャパシタ１３とにより形成される３
連３極型のフィルタであり、図２に示されるような良好
なフィルタ特性を有している。
式図である。図１に示された薄膜ＬＣフィルタは、シグ
ナル線１４を直列接続により形成する３つのインダクタ
Ｌ1〜Ｌ3 で構成されるインダクタ１２と、各インダク
タＬ1 〜Ｌ3 間を接続するシグナル線１４およびグラン
ド線１５の間に挿入接続される３つのキャパシタＣ1〜
Ｃ3 で構成されるキャパシタ１３とにより形成される３
連３極型のフィルタであり、図２に示されるような良好
なフィルタ特性を有している。
【００２１】まず、インダクタＬ1 〜Ｌ3 それぞれの代
表的な構造は、図３に示されるように基板７の表面に内
部に磁性体５を挿入した導体コイル６を有する薄膜コイ
ルであり、このコイル部分には、インダクタンス値に応
じてソレノイド（螺旋）型、スパイラル型、ミアンダー
型などの形状が採用される。
表的な構造は、図３に示されるように基板７の表面に内
部に磁性体５を挿入した導体コイル６を有する薄膜コイ
ルであり、このコイル部分には、インダクタンス値に応
じてソレノイド（螺旋）型、スパイラル型、ミアンダー
型などの形状が採用される。
【００２２】キャパシタＣ1 〜Ｃ3 それぞれの代表的な
構造は、図４に示されるように基板１１の上面に下部電
極１０、誘電層９、上部電極８を順次重ね合わせた薄膜
誘電体の誘電層９を薄膜導体の下部電極１０および上部
電極８で挟んだ構造を有している。
構造は、図４に示されるように基板１１の上面に下部電
極１０、誘電層９、上部電極８を順次重ね合わせた薄膜
誘電体の誘電層９を薄膜導体の下部電極１０および上部
電極８で挟んだ構造を有している。
【００２３】図１に示されるように、薄膜ＬＣフィルタ
のインダクタＬ1 〜Ｌ3 およびキャパシタＣ1 〜Ｃ3 は
直線状のグランド線１５に対して垂直方向に隣りあって
交互に配置され、インダクタＬ1 〜Ｌ3 それぞれは中心
軸を平行にかつコイルの巻き方向を同一方向にして配置
されているものとする。
のインダクタＬ1 〜Ｌ3 およびキャパシタＣ1 〜Ｃ3 は
直線状のグランド線１５に対して垂直方向に隣りあって
交互に配置され、インダクタＬ1 〜Ｌ3 それぞれは中心
軸を平行にかつコイルの巻き方向を同一方向にして配置
されているものとする。
【００２４】シグナル線１４は、入力側の電極からイン
ダクタＬ1 においてグランド線１５とは反対側の一端に
接続され、インダクタＬ1 ，Ｌ2 間を接続するシグナル
線１４はインダクタＬ1 のグランド線１５の側に位置す
る他端からインダクタＬ1 ，Ｌ2 間をインダクタＬ1 ，
Ｌ2 それぞれに平行してインダクタＬ2 のグランド線１
５とは反対側の一端まで接続されるものとする。また、
インダクタＬ2 のグランド線１５の一端はシグナル線１
４の出力側の電極に接続されるものとする。
ダクタＬ1 においてグランド線１５とは反対側の一端に
接続され、インダクタＬ1 ，Ｌ2 間を接続するシグナル
線１４はインダクタＬ1 のグランド線１５の側に位置す
る他端からインダクタＬ1 ，Ｌ2 間をインダクタＬ1 ，
Ｌ2 それぞれに平行してインダクタＬ2 のグランド線１
５とは反対側の一端まで接続されるものとする。また、
インダクタＬ2 のグランド線１５の一端はシグナル線１
４の出力側の電極に接続されるものとする。
【００２５】一方、キャパシタＣ1 はインダクタＬ1 ，
Ｌ2 間を接続するシグナル線１４の導体の下に配置さ
れ、このシグナル線１４の導体と、このシグナル線１４
と平行して配置されキャパシタＣ1 に接続するグランド
線１５の導体との間に挿入接続される。キャパシタＣ2
も同様に、インダクタＬ2 ，Ｌ3 間を接続するシグナル
線１４の導体とグランド線１５の導体との間に挿入接続
され、インダクタＬ2 ，Ｌ3 間を接続する導体がキャパ
シタを形成する。また、キャパシタＣ3 はインダクタＬ
3 とシグナル線１４の電極とを接続する導体とグランド
線１５の電極に接続される導体との間に挿入接続されて
いる。
Ｌ2 間を接続するシグナル線１４の導体の下に配置さ
れ、このシグナル線１４の導体と、このシグナル線１４
と平行して配置されキャパシタＣ1 に接続するグランド
線１５の導体との間に挿入接続される。キャパシタＣ2
も同様に、インダクタＬ2 ，Ｌ3 間を接続するシグナル
線１４の導体とグランド線１５の導体との間に挿入接続
され、インダクタＬ2 ，Ｌ3 間を接続する導体がキャパ
シタを形成する。また、キャパシタＣ3 はインダクタＬ
3 とシグナル線１４の電極とを接続する導体とグランド
線１５の電極に接続される導体との間に挿入接続されて
いる。
【００２６】また、ＬＣフィルタのキャパシタＣ1 〜Ｃ
3 のキャパシタンス値を補う浮遊容量は、電極およびイ
ンダクタＬ1 〜Ｌ3 を直列接続するシグナル線１４の導
体とキャパシタＣ1 〜Ｃ3 をグランド線１５に接続する
導体とがインダクタＬ1 〜Ｌ3 に近接配置された結果、
これらシグナル線１４およびグランド線１５の導体間に
生じる浮遊容量により補充される。
3 のキャパシタンス値を補う浮遊容量は、電極およびイ
ンダクタＬ1 〜Ｌ3 を直列接続するシグナル線１４の導
体とキャパシタＣ1 〜Ｃ3 をグランド線１５に接続する
導体とがインダクタＬ1 〜Ｌ3 に近接配置された結果、
これらシグナル線１４およびグランド線１５の導体間に
生じる浮遊容量により補充される。
【００２７】また、キャパシタＣ1 〜Ｃ3 がインダクタ
Ｌ1 〜Ｌ3 と交互に並行配置される際、それぞれの間
隔、すなわちインダクタＬ1 〜Ｌ3 を含むシグナル線１
４とキャパシタＣ1 〜Ｃ3 に接続されるグランド線１５
との間隔を１０μｍ〜１００μｍになるようにして、所
定の浮遊容量値を得ている。更に、インダクタ１２とキ
ャパシタ１３との間の浮遊容量は、キャパシタＣ1 〜Ｃ
3 それぞれで誘電層９上下の電極８，９とシグナル線１
４との間に生じる浮遊容量を加えることにより、キャパ
シタンス値を更に確実に増加させている。
Ｌ1 〜Ｌ3 と交互に並行配置される際、それぞれの間
隔、すなわちインダクタＬ1 〜Ｌ3 を含むシグナル線１
４とキャパシタＣ1 〜Ｃ3 に接続されるグランド線１５
との間隔を１０μｍ〜１００μｍになるようにして、所
定の浮遊容量値を得ている。更に、インダクタ１２とキ
ャパシタ１３との間の浮遊容量は、キャパシタＣ1 〜Ｃ
3 それぞれで誘電層９上下の電極８，９とシグナル線１
４との間に生じる浮遊容量を加えることにより、キャパ
シタンス値を更に確実に増加させている。
【００２８】図２では、インダクタＬ1 〜Ｌ3 とキャパ
シタＣ1 〜Ｃ3 とのそれぞれの間隔を１０μｍ〜１００
μｍになるように近接配置した際の薄膜３連ＬＣフィル
タ特性が示されている。図示されるように、インダクタ
Ｌ1 〜Ｌ3 とキャパシタＣ1〜Ｃ3 との間隔が狭いの
で、十分な浮遊容量１０ｐＦが得られ、急俊性も十分あ
り、減衰量も−６０ｄＢが得られている。
シタＣ1 〜Ｃ3 とのそれぞれの間隔を１０μｍ〜１００
μｍになるように近接配置した際の薄膜３連ＬＣフィル
タ特性が示されている。図示されるように、インダクタ
Ｌ1 〜Ｌ3 とキャパシタＣ1〜Ｃ3 との間隔が狭いの
で、十分な浮遊容量１０ｐＦが得られ、急俊性も十分あ
り、減衰量も−６０ｄＢが得られている。
【００２９】一方、図３に示される例では、浮遊容量を
発生しないように、インダクタＬ1〜Ｌ3 とキャパシタ
Ｃ1 〜Ｃ3 との相互間隔を十分に離して配置して、浮遊
容量０．１ｐＦが生じた状態の薄膜３連ＬＣフィルタ特
性が示されている。この場合に得られた特性は、フィル
タとしての急俊性および減衰量は十分であるが、周波数
帯域が高周波側にシフトしている。大きな問題は、相互
間隔を十分に離して配置したため、１６０８タイプは勿
論、大きな３０２５タイプの大きさにも収容できないこ
とである。
発生しないように、インダクタＬ1〜Ｌ3 とキャパシタ
Ｃ1 〜Ｃ3 との相互間隔を十分に離して配置して、浮遊
容量０．１ｐＦが生じた状態の薄膜３連ＬＣフィルタ特
性が示されている。この場合に得られた特性は、フィル
タとしての急俊性および減衰量は十分であるが、周波数
帯域が高周波側にシフトしている。大きな問題は、相互
間隔を十分に離して配置したため、１６０８タイプは勿
論、大きな３０２５タイプの大きさにも収容できないこ
とである。
【００３０】更に、ローパスフィルタの必要な周波数帯
域の信号を透過させ不必要な周波数帯域の信号は遮断す
るという特性として必要な、大きな減衰量および急俊な
減衰特性に対し、広い減衰帯域幅および減衰周波数の低
帯域移行を両立させるため、数１００ＭＨｚ帯域に生じ
る大きな信号を低減できる面積を有するような大型化
か、または、発熱抵抗を回路内に組み込んで発熱により
信号を低減するか、いずれかの処置がなされている。抵
抗の発熱では、電圧の低下とエネルギ消費とにより電池
の寿命が短くなり、高電圧も要求される。
域の信号を透過させ不必要な周波数帯域の信号は遮断す
るという特性として必要な、大きな減衰量および急俊な
減衰特性に対し、広い減衰帯域幅および減衰周波数の低
帯域移行を両立させるため、数１００ＭＨｚ帯域に生じ
る大きな信号を低減できる面積を有するような大型化
か、または、発熱抵抗を回路内に組み込んで発熱により
信号を低減するか、いずれかの処置がなされている。抵
抗の発熱では、電圧の低下とエネルギ消費とにより電池
の寿命が短くなり、高電圧も要求される。
【００３１】図１を参照して説明した本発明による薄膜
ＬＣフィルタでは、これらの問題点もカバーでき、シス
テム全体の小型化に貢献できる。
ＬＣフィルタでは、これらの問題点もカバーでき、シス
テム全体の小型化に貢献できる。
【００３２】また、動作周波数の高周波移行により生じ
たシステムの小型化は高周波ノイズを発生させる。小型
化のために近接したストリップライン間を伝搬する高周
波ノイズは、上述説明の薄膜ＬＣフィルタの高減衰量に
より大幅に低減できる。
たシステムの小型化は高周波ノイズを発生させる。小型
化のために近接したストリップライン間を伝搬する高周
波ノイズは、上述説明の薄膜ＬＣフィルタの高減衰量に
より大幅に低減できる。
【００３３】上記説明では、キャパシタがインダクタと
交互に配置される際、それぞれの間隔を１０μｍ〜１０
０μｍになるようにしたが、製造技術の向上で間隔を更
に小さくできれば、従来より大きなキャパシタンスを浮
遊容量で補充することが可能になるだけでなく、更に小
型化を推進することができる。
交互に配置される際、それぞれの間隔を１０μｍ〜１０
０μｍになるようにしたが、製造技術の向上で間隔を更
に小さくできれば、従来より大きなキャパシタンスを浮
遊容量で補充することが可能になるだけでなく、更に小
型化を推進することができる。
【００３４】また、上記説明では、キャパシタがインダ
クタと交互に並行配置すると図示して説明したが、平行
配置に限定されず、他の形状、例えば、所定のキャパシ
タンス値を得るために一部だけを近接配置することでも
よい。
クタと交互に並行配置すると図示して説明したが、平行
配置に限定されず、他の形状、例えば、所定のキャパシ
タンス値を得るために一部だけを近接配置することでも
よい。
【００３５】
［実施例１］次に、図６から図８までを参照して発明の
第１の実施例について説明する。
第１の実施例について説明する。
【００３６】図６は、第１の実施例を示す薄膜３連ＬＣ
フィルタの等価回路図である。図６に示された回路は、
図７の素子配置により作製され、図８の特性が確認され
ている。
フィルタの等価回路図である。図６に示された回路は、
図７の素子配置により作製され、図８の特性が確認され
ている。
【００３７】図示される薄膜ＬＣフィルタは、インダク
タンス値Ｌ4 ＝Ｌ5 ＝Ｌ6 ＝１６０ｎＨを有する６回巻
きの薄膜インダクタ２１と、キャパシタンス値Ｃ4 ＝３
２ｐＦ，Ｃ5 ＝１３ｐＦ，Ｃ6 ＝１ｐＦを有する薄膜キ
ャパシタ２２とを素子の間隔を所定値に近接し交互に平
行配置して薄膜工程により作製され、結果は図６に示す
ような代表的な浮遊容量値およびインダクタンス値を示
した。
タンス値Ｌ4 ＝Ｌ5 ＝Ｌ6 ＝１６０ｎＨを有する６回巻
きの薄膜インダクタ２１と、キャパシタンス値Ｃ4 ＝３
２ｐＦ，Ｃ5 ＝１３ｐＦ，Ｃ6 ＝１ｐＦを有する薄膜キ
ャパシタ２２とを素子の間隔を所定値に近接し交互に平
行配置して薄膜工程により作製され、結果は図６に示す
ような代表的な浮遊容量値およびインダクタンス値を示
した。
【００３８】キャパシタンス値Ｃ14＝１０ｐＦ，Ｃ15＝
３ｐＦ，Ｃ16＝１ｐＦそれぞれは、インダクタＬ4 ，Ｌ
5 ，Ｌ6 それぞれのコイルに並列に生じる浮遊容量、ま
た、キャパシタンス値Ｃ10＝０．０１５ｐＦは系の浮遊
容量であり、インダクタンス値Ｌ14＝１ｎＨ，Ｌ15＝
０．５ｎＨ，Ｌ16＝２ｎＨそれぞれはキャパシタＣ4 ，
Ｃ5 ，Ｃ6 それぞれに直列に生じるインダクタンス値で
あり、関係する抵抗値は図示を省略した。
３ｐＦ，Ｃ16＝１ｐＦそれぞれは、インダクタＬ4 ，Ｌ
5 ，Ｌ6 それぞれのコイルに並列に生じる浮遊容量、ま
た、キャパシタンス値Ｃ10＝０．０１５ｐＦは系の浮遊
容量であり、インダクタンス値Ｌ14＝１ｎＨ，Ｌ15＝
０．５ｎＨ，Ｌ16＝２ｎＨそれぞれはキャパシタＣ4 ，
Ｃ5 ，Ｃ6 それぞれに直列に生じるインダクタンス値で
あり、関係する抵抗値は図示を省略した。
【００３９】図８に示されるように、破線で示されたシ
ミュレーション結果と実測して得られたローパスフィル
タ特性とはよく一致し、良好な実測結果が得られた。
ミュレーション結果と実測して得られたローパスフィル
タ特性とはよく一致し、良好な実測結果が得られた。
【００４０】［実施例２］次に、図９および図１０を参
照して発明の第２の実施例について説明する。
照して発明の第２の実施例について説明する。
【００４１】図９は第２の実施例を示す薄膜３連ＬＣフ
ィルタの平面模式図であり、図１０により特性が確認さ
れている。
ィルタの平面模式図であり、図１０により特性が確認さ
れている。
【００４２】図示される薄膜ＬＣフィルタは、インダク
タンス値Ｌ7 ＝Ｌ8 ＝Ｌ9 ＝ ６０ｎＨを有する２回巻
きの薄膜インダクタ２３と、キャパシタンス値Ｃ7 ＝３
２ｐＦ，Ｃ8 ＝１３ｐＦ，Ｃ9 ＝１ｐＦを有する薄膜キ
ャパシタ２２とを素子の間隔を所定値に近接し交互に平
行配置して薄膜工程により作製されている。
タンス値Ｌ7 ＝Ｌ8 ＝Ｌ9 ＝ ６０ｎＨを有する２回巻
きの薄膜インダクタ２３と、キャパシタンス値Ｃ7 ＝３
２ｐＦ，Ｃ8 ＝１３ｐＦ，Ｃ9 ＝１ｐＦを有する薄膜キ
ャパシタ２２とを素子の間隔を所定値に近接し交互に平
行配置して薄膜工程により作製されている。
【００４３】この薄膜ＬＣフィルタを実測して得られた
ローパスフィルタ特性は、図１０に示されるように、イ
ンダクタンス値が小さいため減衰量は少ないが、破線で
示されたシミュレーション結果とほぼ一致した十分な実
測結果が得られている。
ローパスフィルタ特性は、図１０に示されるように、イ
ンダクタンス値が小さいため減衰量は少ないが、破線で
示されたシミュレーション結果とほぼ一致した十分な実
測結果が得られている。
【００４４】
【発明の効果】以上説明したように本発明によれば、直
列に接続されてシグナル線を形成する複数のインダクタ
と、このインダクタおよびインダクタ間を接続し自己に
も接続する導体とグランド線を自己に接続する導体とを
近接させて所定の浮遊容量を補充するように配置される
キャパシタとを備える薄膜ＬＣフィルタが得られる。こ
の構成によって、小型化された薄膜ＬＣフィルタを得る
ことができると共に、小型で少ないキャパシタンス値を
有する薄膜キャパシタの配備においても所望のキャパシ
タンス値を得ることができる。
列に接続されてシグナル線を形成する複数のインダクタ
と、このインダクタおよびインダクタ間を接続し自己に
も接続する導体とグランド線を自己に接続する導体とを
近接させて所定の浮遊容量を補充するように配置される
キャパシタとを備える薄膜ＬＣフィルタが得られる。こ
の構成によって、小型化された薄膜ＬＣフィルタを得る
ことができると共に、小型で少ないキャパシタンス値を
有する薄膜キャパシタの配備においても所望のキャパシ
タンス値を得ることができる。
【図１】本発明の実施の一形態を示す平面模式図であ
る。
る。
【図２】図１の近接配置の場合のフィルタ特性に一実施
例を示す特性図である。
例を示す特性図である。
【図３】代表的な薄膜インダクタの一実施例を示す斜視
図である。
図である。
【図４】代表的な薄膜キャパシタの一実施例を示す斜視
図である。
図である。
【図５】図１の広域配置の場合のフィルタ特性に一実施
例を示す特性図である。
例を示す特性図である。
【図６】本発明の第１の実施例を示す等価回路図であ
る。
る。
【図７】本発明の第１の実施例を示す平面模式図であ
る。
る。
【図８】図７によるフィルタ特性の一実施例を示す特性
図である。
図である。
【図９】本発明の第１の実施例を示す平面模式図であ
る。
る。
【図１０】図９によるフィルタ特性の一実施例を示す特
性図である。
性図である。
【図１１】従来の一例を示す等価回路図である。
【図１２】従来の一例を示す平面模式図である。
５ 磁性体 ６ 導体コイル ８ 上部電極 ９ 誘電層 １０ 下部電極 １２，２１，２３ インダクタ １３，２２，２４ キャパシタ １４ シグナル線 １５ グランド線
Claims (5)
- 【請求項１】 薄膜インダクタおよび薄膜キャパシタに
より構成される薄膜ＬＣフィルタにおいて、前記薄膜イ
ンダクタおよび前記薄膜キャパシタは交互に所定の狭間
隔をもって隣接配置され、更にこの薄膜キャパシタは、
この薄膜キャパシタに接続されるグランド線と前記薄膜
インダクタを直列接続して形成するシグナル線との間に
所定の浮遊容量を有するように配置されることを特徴と
する薄膜ＬＣフィルタ。 - 【請求項２】 請求項１において、前記薄膜インダクタ
および前記薄膜キャパシタは、前記薄膜インダクタを直
列接続して形成するシグナル線と前記薄膜キャパシタと
の間に所定の浮遊容量を有するように狭間隔をもって交
互に平行に隣接配置されることを特徴とする薄膜ＬＣフ
ィルタ。 - 【請求項３】 請求項１において、前記薄膜インダクタ
および前記薄膜キャパシタは、シグナル線とグランド線
との間隔が１０μｍから１００μｍまでの間に形成され
交互に平行に隣接配置されることを特徴とする薄膜ＬＣ
フィルタ。 - 【請求項４】 請求項１において、前記薄膜インダクタ
および前記薄膜キャパシタは、この薄膜キャパシタの誘
電層上下の電極（シグナル線およびグランド線のいずれ
かを接続）と、隣接するインダクタ（シグナル線を形
成）との間に所定の浮遊容量を有するように交互に平行
に隣接配置されることを特徴とする薄膜ＬＣフィルタ。 - 【請求項５】 請求項１において、前記薄膜インダクタ
および前記薄膜キャパシタは、前記薄膜インダクタを直
列接続して形成するシグナル線と前記薄膜キャパシタと
の間に所定の浮遊容量を有するように狭間隔をもち、か
つ前記薄膜キャパシタの誘電層上下の電極（シグナル線
およびグランド線のいずれかを接続）と、隣接するイン
ダクタ（シグナル線を形成）との間に所定の浮遊容量を
有するように交互に平行に隣接配置されることを特徴と
する薄膜ＬＣフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107900A JPH09294040A (ja) | 1996-04-26 | 1996-04-26 | 薄膜ｌｃフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107900A JPH09294040A (ja) | 1996-04-26 | 1996-04-26 | 薄膜ｌｃフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294040A true JPH09294040A (ja) | 1997-11-11 |
Family
ID=14470923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8107900A Pending JPH09294040A (ja) | 1996-04-26 | 1996-04-26 | 薄膜ｌｃフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438160B1 (ko) * | 2002-03-05 | 2004-07-01 | 삼성전자주식회사 | 인덕터와 캐패시터를 갖는 소자 및 그의 제작방법 |
| WO2006022115A1 (ja) * | 2004-08-25 | 2006-03-02 | Murata Manufacturing Co., Ltd. | ノイズフィルタ、およびノイズフィルタアレイ |
| US10790792B2 (en) | 2015-10-30 | 2020-09-29 | Murata Manufacturing Co., Ltd. | LC composite device, processor, and method for manufacturing LC composite device |
-
1996
- 1996-04-26 JP JP8107900A patent/JPH09294040A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438160B1 (ko) * | 2002-03-05 | 2004-07-01 | 삼성전자주식회사 | 인덕터와 캐패시터를 갖는 소자 및 그의 제작방법 |
| WO2006022115A1 (ja) * | 2004-08-25 | 2006-03-02 | Murata Manufacturing Co., Ltd. | ノイズフィルタ、およびノイズフィルタアレイ |
| JPWO2006022115A1 (ja) * | 2004-08-25 | 2008-05-08 | 株式会社村田製作所 | ノイズフィルタ、およびノイズフィルタアレイ |
| US7511594B2 (en) | 2004-08-25 | 2009-03-31 | Murata Manufacturing Co., Ltd. | Noise filter and noise filter array |
| JP4925185B2 (ja) * | 2004-08-25 | 2012-04-25 | 株式会社村田製作所 | ノイズフィルタアレイ |
| US10790792B2 (en) | 2015-10-30 | 2020-09-29 | Murata Manufacturing Co., Ltd. | LC composite device, processor, and method for manufacturing LC composite device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041001 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041215 |