JPH09294061A

JPH09294061A - 半導体集積回路

Info

Publication number: JPH09294061A
Application number: JP8105212A
Authority: JP
Inventors: Yoshihiro Oshikawa; 芳裕押川
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 1997-11-11
Anticipated expiration: 2016-04-25
Also published as: JP2826504B2

Abstract

(57)【要約】【課題】半導体集積回路のテスト時の入出力共用端子の
バスファイトによるノイズを防止する。【解決手段】入出力バッファ５が中間電位状態にあると
きに、所定の中間電位検出信号を出力する中間電位検出
部４と入出力バッファ５の入出力切替信号線１２上に、
中間電位検出信号を入出力切替信号として出力する制御
部３で構成される。中間電位検出信号が入出力切替信号
線１２上に入力されない状態においては、従来通り、入
出力切替端子８からの信号が内部回路２を介して入力さ
れ、入出力切替線１２に中間電位検出信号が入力された
状態では、入出力切替端子８からの信号よりも高速に制
御部３を介し入力される。これにより、中間電位を精度
良く検出しバスファイトによるノイズを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入出力共用端子に接
続される３ステート入出力バッファを備えた半導体集積
回路（以下、ＬＳＩと称す）に係わり、特に３ステート
入出力バッファから出力する信号と外部から供給される
信号の極性が異なるときに、タイミングのずれにより両
方の信号が入出力共用端子で衝突（以下、バスファイト
と称す）することによって発生する内部回路の誤動作を
防止するようにした半導体集積回路に関する。

【０００２】

【従来の技術】半導体素子の微細化技術の進展に伴ない
ＬＳＩに内蔵される機能も複雑となり、外部との信号の
やりとりも増大し、したがって入出力信号の種類も増加
してきた。そのためこれらの信号をＬＳＩの内部回路と
外部回路との間でインタフェースする入力バッファ、出
力バッファ、あるいは、端子数の増加を抑えるために入
力端子と出力端子を共用する３ステート入出力バッファ
が多数内蔵されるようになった。

【０００３】この種の従来の半導体集積回路における出
力回路部のブロック図を示した図１１、およびその動作
説明用のタイミングチャートを示した図１２を参照する
と、この半導体集積回路１は、内部回路２から外部へ出
力される出力信号線が３ステート入出力バッファ５の出
力バッファ１０の入力端に接続され、その出力端は入出
力共用端子１１と入力バッファ９の入力端にそれぞれ接
続され、その出力端は内部回路２に接続される。さらに
入出力バッファ５の切り替え信号となる入出力切替端子
８が、内部回路２を介して入出力切替信号線１２に接続
され、この入出力切替信号線１２が出力バッファの入出
力制御端に接続されて構成されている。

【０００４】このＬＳＩをテストするときには、ＬＳＩ
テスタ６が入出力端子１１に接続される。

【０００５】入出力バッファ５を出力モードに設定する
場合は、ハイレベルの出力モード設定信号を入出力切替
端子８から内部回路２を経由して入出力バッファ５の入
出力切替信号線１２上に出力する（Ｆ点）。

【０００６】同様に、入力モードに切り替えるときはロ
ウレベルの出力モード設定信号を入出力切替端子８から
内部回路２を経由して入出力バッファ５の入出力切替信
号線１２上に出力する（Ｆ点のタイミングｔ２）。

【０００７】しかし、ＬＳＩテスタ６が被測定ＬＳＩに
所定のレベルおよびタイミングｔ１で信号を供給する出
力モードから、ＬＳＩテスタ６から供給した信号に応答
して被測定ＬＳＩからタイミングｔ２で出力される信号
を入力してあらかじめ定める基準値と比較測定する入力
モードへ切り替わる（タイミングｔ３）場合は、テスト
パターンによってそのタイミングが制御されている。

【０００８】そのため、入出力バッファ５自体が入力モ
ードから出力モードへ、あるいは逆に出力モードから入
力モードへ切り下記り変わるタイミングｔ２よりも、Ｌ
ＳＩテスタ６の切り替わるタイミングｔ１の方が早かっ
た。

【０００９】例えば出力バッファ５を入力モードにする
場合、ＬＳＩテスタ６からタイミングｔ１で信号が出力
され、ＬＳＩ１の入出力切替端子８をロウレベルにする
とタイミングｔ２でＦ点のレベルはロウレベルに変化す
る。しかし、タイミングｔ１で既にＬＳＩテスタ６が信
号出力モードに切り替わっているにもかかわらずＬＳＩ
１の出力回路部５のＦ点のレベルはタイミングｔ２まで
遅れてロウレベルに変化する。その間のタイミングｔ１
からｔ２間は出力バッファ１０は出力状態にあるからハ
イレベルのデータを出力しているが、ＬＳＩテスタ６か
らはロウレベルが供給されているのでバスファイトが起
り、Ｂ点のレベルは中間レベルになる。この中間レベル
を入力する入力バッファ９はこのバッファを構成するｐ
チャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯ
Ｓトランジスタがそれぞれ導通状態となり貫通電流が流
れ、入力バッファ９の接地電位ＧＮＤが変動する。

【００１０】上述したバスファイトを改善した従来の出
力回路部の他の一例が特開平１−１１７５４１４号公報
に記載されている。同公報記載の出力回路部の回路図を
示した図１３を参照すると、この出力バッファ回路は、
データ信号ＡおよびＢをそれぞれバスライン上に出力す
る３ステートバッファ２７および２８と、このバスライ
ンをフローティング時に２Ｖに維持する分圧抵抗素子４
１および４２と、ＴＴＬの入力バッファ３０とＣＭＯＳ
のバッファ３１と一致回路３２とからなるフローティン
グ検出回路２９と、出力コントロール信号Ａを出力バッ
ファ２７の信号遅延時間よりも長い遅延量を有するディ
レーイライン３５と、このデレイライン３５の出力およ
びバスライン上のデータの一致をとる一致回路３６と、
その不一致信号およびフローティング検出回路２９の一
致回路３２の出一致出力からバスファイト禁止信号を発
生するゲート３３と、発生されたバスファイト禁止信号
および出力コントロール信号Ａからイネーブル／デイス
イネーブル信号を生成して出力バッファ２７を制御する
ゲート３４と、同様に出力バッファ２８を制御するゲー
ト４０とディレイライン４３７一致回路３８とゲート３
９とゲート４０とから構成されている。

【００１１】この回路の動作は、３ステート出力バッフ
ァ２７または２８のいずれかがハイインピーダンス状態
になったときには、バスラインが抵抗分割によって、２
Ｖの電圧となるが、ＴＴＬのバッファとＣＭＯＳバッフ
ァとの論理しきい値電圧が異なることによってそれぞれ
の出力値が異なるので、一致回路によって不一致信号が
送出されることになる。一方、バスラインがハイレベル
あるいはロウレベルの場合には一致回路からは、一致信
号が送出される。

【００１２】これによりバスラインのフローティング状
態と他の状態とが区別されて検出されることになる。

【００１３】バスファイトを改善した従来の出力回路部
のさらに他の一例が特開平４−２６２４４０号公報に記
載されている。同公報記載の出力回路部の回路図を示し
た図１４を参照すると、この出力バッファ回路４３は、
通常のＣＭＯＳトランジスタ構成のトライステート出力
バッファ回路であって、このバッファの入力信号ＤＯは
比較器４５にも入力される。比較器４５は出力バッファ
４３の出力信号Ｄをインバータ４６を介してＮＡＮＤ４
７に、インバータ４９を介してＮＯＲ５０にそれぞれ入
力し、ＮＡＮＤ４７およびＮＯＲ５０の他方の入力端に
信号ＤＯがそれぞれ共通に入力される。ＮＡＮＤ４７の
出力はインバータ４８を介し、ＮＯＲ５０の出力は直接
にそれぞれＮＯＲ５１に入力され、ＮＯＲ５１の出力は
インバータ５２を介してＥＲＲ信号を出力するように構
成されている。

【００１４】出力バッファ回路４３は内部からのイネー
ブル信号ＨＺによって制御され、この出力バッファ回路
４３はイネーブル信号ＨＺがロウレベルの時に、この出
力バッファ回路の前段の回路からのデータ信号ＤＯと同
極性の出力信号Ｄを入出力端子５３に出力する。

【００１５】比較器４５は、データ信号ＤＯと出力バッ
ファ回路の出力信号Ｄとの２つの信号のレベルを比較す
る回路であって、２つの信号のレベルが異なるときに、
ハイレベルのＥＲＲ信号を出力する。

【００１６】比較器４５を構成する２つのインバータ４
６，４９の内、１つのインバータは論理しきい値レベル
が高めになるように設定されて、１つは、逆に論理しき
い値レベルが低めに設定されて、中間レベルに応答しな
いようになっている。

【００１７】

【発明が解決しようとする課題】上述した従来の出力回
路における第１の問題点は、入出力バッファの出力モー
ドから入力モードへの切り替わり時間に遅れが生じるこ
とから、この遅れ時間の間にＬＳＩテスタから次パター
ンの信号が入出力バッファに入力され、入出力線上でバ
スファイトが発生していた。バスファイトが発生したこ
とで入出力線上の電位は中間電位状態となり、この信号
が入出力バッファの入力バッファに入力されて、バッフ
ァ内では電源電位から接地電位に貫通電流が流れバッフ
ァの接地電位が変動し、この変動によるノイズのために
ＬＳＩ測定時に測定不能となるテストトラブルが発生し
ていた。

【００１８】その理由は、入出力バッファの入力モード
と出力モードの切り替え信号がＬＳＩの内部回路を介し
て伝達されているので、バッファへの入力信号はＬＳＩ
テスタからパターンの切り替わりと同時に、直接入出力
線を介して入力バッファに入力されるためＬＳＩ内部回
路時間分の信号のバスファイトが発生するためである。

【００１９】第２の問題点は、出力バッファの出力信号
がフローティング状態になると、この出力信号が出力さ
れたバスラインが抵抗分割によって２Ｖの電位となる
が、ＴＴＬの入力バッファとＣＭＯＳの入力バッファと
の論理しきい値電圧を異ならせることによってそれぞれ
の出力値も異なるので、それぞれの出力を一致回路によ
って検出することにより、一時的に入出力バッファを入
力モードに制御するのでバスラインのフローティング状
態と他の状態とが区別される方式が採用されていたが、
入出力線の電位変化を精度良くかつ瞬時に検出すること
が不可能であった。

【００２０】一方、他の方式は、データ信号と出力バッ
ファ回路の出力信号との２つの信号のレベルを比較する
比較器を有し、２つの信号のレベルが異なるときに、ハ
イレベルのＥＲＲ信号を出力するが、比較器を構成する
２つのインバータの内、１つのインバータは論理しきい
値レベルが高めになるように設定されて、他の１つは論
理しきい値レベルが低めに設定されて、中間レベルに応
答しないようになっているが、この場合も入出力線の電
位変化を精度良くかつ瞬時に検出することが不可能であ
った。

【００２１】その理由は、入出力の電位変化をインバー
タやバッファで検出しているので、ハイレベルとロウレ
ベルの差分電圧として約１．０Ｖ以上の電圧が必要で
あり、かつ、バスファイトを回避する回路規模が大きく
なる。また、論理しきい値電圧が製造のバラツキにより
精度良く設定することが不可能だった為である。

【００２２】すなわち、バッファ回路の応答特性を示し
た図１５を参照すると、横軸に入力電圧を、縦軸に出力
電圧をとってバッファの応答特性が製造上の条件で変化
する状態をみると、出力が反転するしきい値の中心値を
１．９Ｖとする曲線Ｂに対して、曲線ＡおよびＢはそれ
ぞれ０．４Ｖもばらつきがある。

【００２３】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ＬＳＩテスト時の測定不能となるテス
トトラブルの発生を防止し、かつ、微小電圧差でも中間
電位を検出し精度良くバスファイトを回避する半導体集
積回路を提供することにある。

【００２４】

【課題を解決するための手段】本発明の半導体集積回路
の特徴は、入力端子と、出力端子と、入出力共用端子お
よびこの共用端子に接続され入力モードまたは出力モー
ドに切替制御される入出力バッファとを備える半導体集
積回路において、少なくとも１つのテスト端子と外部か
ら供給される入出力切替信号に応答して前記入出力バッ
ファを前記入力モードまたは前記出力モードに切り替え
る入出力切替端子とをもち、前記テスト端子にテスト信
号が入力されたときに、前記入出力共用端子の電位を検
出する中間電位検出手段と、この中間電位検出手段の出
力信号を受け前記入出力バッファに前記入出力切替信号
を出力する入出力切替制御手段とを備えることにある。

【００２５】また、前記中間電位検出手段が、第１の基
準電圧発生手段とその基準電圧を一方の入力とし、他方
の入力が前記入出力共用端子に接続された第１の差動比
較手段と、第２の基準電圧発生手段とその基準電圧を一
方の入力とし、他方の入力が前記入出力共用端子に接続
された第２の差動比較手段と、前記第１の差動比較手段
の出力信号と前記第２の差動比較手段の出力信号との排
他的論理和により中間電位検出信号を生成する中間電位
生成手段とからなる。

【００２６】さらに、前記中間電位生成手段は、前記第
１および前記第２の差動比較手段の出力信号をそれぞれ
入力する排他的論理和回路と、この排他的論理和回路の
出力信号を所定の時間だけ遅延させる遅延回路と、この
遅延回路の遅延出力信号と前記排他的論理和回路の出力
信号との論理をとる論理和回路とを備えて構成され、前
記論理和回路の出力信号を前記中間電位検出信号とす
る。

【００２７】さらにまた、前記中間電位生成手段は、前
記入出力共用端子の電位が論理レベルのハイレベルから
ロウレベルへ遷移するときに、この遷移期間の中間電位
が、前記第１および前記第２の差動比較手段と前記排他
的論理和回路とによりパルス信号として検出されても、
このパルス信号のパルス幅が前記遅延回路の遅延時間よ
りも狭ければ前記中間電位検出信号として生成されず前
記中間電位検出信号が前の出力状態を維持する。

【００２８】また、前記中間電位生成手段は、前記パル
ス信号のパルス幅が前記遅延回路の遅延時間よりも広け
れば前記中間電位検出信号として生成され、この中間電
位検出信号により前記入出力切替端子から供給される信
号よりも早いタイミングで前記入出力バッファを前記入
力モードに切り替える。

【００２９】さらに、前記第１の基準電圧発生手段は、
一端が電源電位に接続された第１のインピーダンス素子
と一端が接地電位に接続された第２のインピーダンス素
子とが互いに直列接続されこの直列接続点の電位を前記
中間電位よりも高く設定し、前記第２の基準電圧発生手
段は、一端が電源電位に接続された第３のインピーダン
ス素子と一端が接地電位に接続された第４のインピーダ
ンス素子とが互いに直列接続されこの直列接続点の電位
を前記中間電位よりも低く設定される。

【００３０】さらにまた、前記第１、前記第２、前記第
３および前記第４のインピーダンス素子がそれぞれ抵抗
素子でありその抵抗値は前記第１のインピーダンス素子
より前記第２のインピーダンス素子の方が大きく設定さ
れ、かつ前記第３および前記第４のインピーダンス素子
もそれぞれ抵抗素子でありその抵抗値は前記第４のイン
ピーダンス素子より前記第３のインピーダンス素子が大
きく設定される。

【００３１】また、前記第１のインピーダンス素子が第
１のｐチャネル型ＭＯＳトランジスタであり、前記第２
のインピーダンス素子が第１の抵抗素子であり、前記第
３のインピーダンス素子が第２の抵抗素子であり第４の
インピーダンス素子が第１のｎチャネル型ＭＯＳトラン
ジスタであって、前記第１のｐチャネル型ＭＯＳトラン
ジスタのオン抵抗値は前記第１の抵抗素子の抵抗値より
も小さく、前記第２の抵抗素子の抵抗値は前記第１のｎ
チャネル型ＭＯＳトランジスタのオン抵抗値よりも大き
く設定する。

【００３２】さらに、前記第１のインピーダンス素子お
よび電源電位間に第２のｐチャネル型ＭＯＳトランジス
タが直列接続で挿入され、前記第２のインピーダンス素
子および接地電位間に第２のｎチャネル型ＭＯＳトラン
ジスタが直列接続で挿入され、前記第３のインピーダン
ス素子および電源電位間に第３のｐチャネル型ＭＯＳト
ランジスタが直列接続で挿入され、前記第４のインピー
ダンス素子および接地電位間に第３のｎチャネル型ＭＯ
Ｓトランジスタが直列接続で挿入され、前記第２および
前記第３のｐチャネル型ＭＯＳトランジスタのゲート電
極には前記テスト信号が、前記第２および前記第３のｎ
チャネル型ＭＯＳトランジスタのゲート電極には前記テ
スト信号の反転信号がそれぞれ入力される。

【００３３】

【発明の実施の形態】本発明の集積回路は、入出力バッ
ファが出力モードから入力モードに切り替わり、バスフ
ァイトが発生した場合に、入出力端子は中間電位となり
信号が中間電位検出部に入力され検出信号を出力する。
ＬＳＩ内部回路を介して入力される入出力バッファ切替
端子からの信号よりも中間電位検出部によって出力され
制御部を介した信号の方がより高速に入出力線に送信す
ることが出来る。

【００３４】まず、本発明の実施の形態を図面を参照し
ながら説明する。

【００３５】図１は本発明の一実施の形態を示すブロッ
ク図である。図１を参照すると、本発明の半導体集積回
路１は、内部回路２から出力されるデータ出力Ｇを出力
バッファ１０に入力し、その出力を入力バッファ９およ
び入出力共用端子１１に出力する入出力バッファ５と、
入出力共用端子１１に入出力される信号を入力しその中
間電位の状態を検出する中間電位検出部４と、中間電位
検出部４で検出された信号Ｅと入出力切替端子８から入
力し内部回路２を経由して出力される入出力切替信号Ｃ
とテスト端子７から入力するテスト信号に応答して入出
力切替信号Ｆを出力バッファ１０に出力する制御部３と
から構成される。テスト時には入出力端子１１に直接Ｌ
ＳＩテスタ６が接続される。

【００３６】この出力回路部１は、入出力バッファ５の
入出力共用端子１１上に出力された中間電位の状態を中
間電位検出部４によって検出し、制御部３で入出力切替
端子８からの信号と中間電位検出部４からの信号を比較
し、どちらか高速な方の信号が選択されて入出力切替線
１２上に出力される。

【００３７】出力バッファ１０は、入出力切替線１２上
に出力された入出力切替信号Ｆがハイレベルのときにア
クティブ状態となり、内部回路２から入力したデータＧ
を入出力共用端子１１に出力する。

【００３８】中間電位検出部４のブロック図を示した図
２を参照すると、この中間電位検出部４は、入出力共用
端子１１が第１の差動比較回路部１５と第２の差動比較
回路部１６の比較電圧入力端にそれぞれ接続される、第
１の差動比較回路部１５の基準電圧入力端は第１の基準
電圧発生部１３に接続され、第２の差動比較回路部１６
の基準電圧入力端は第２の基準電圧発生部１４に接続さ
れる。これら第１および第２の作動比較回路部１５およ
び１６の出力端はＥＸ−ＮＯＲ１９の入力端にそれぞれ
接続され、ＥＸ−ＮＯＲ１９の出力端はＯＲ２０の一方
の入力端と遅延素子２２ａからなる遅延回路２１を介し
てＯＲ２０の他方の入力端にそれぞれ接続され、このＯ
Ｒ２０の出力が制御部の出力信号となるように構成され
る。

【００３９】差動比較部および基準電圧発生部の回路図
を示した図３を参照すると、基準電圧発生部１３は、電
源電位および接地電位間に抵抗素子１３１および１３２
が直列に接続されて構成されこの直列接続点を基準電圧
の出力端とし、抵抗素子１３１および１３２の分圧比で
決る電圧を、例えば３．８Ｖのように高目の電圧が得ら
れるようにそれぞれの抵抗値が設定されている。

【００４０】同様に、基準電圧発生部１４は、電源電位
および接地電位間に抵抗素子１４１および１４２が直列
に接続されて構成されこの直列接続点を第２の基準電圧
の出力端とし、抵抗素子１４１および１４２の分圧比で
決る電圧を、例えば０．６Ｖのように低目の電圧が得ら
れるようにそれぞれの抵抗値が設定されている。これら
の基準電圧の範囲内が中間電位の範囲となる。

【００４１】これらの基準電圧発生部１３および１４は
抵抗素子１３１および１３２をＰチャネル型ＭＯＳトラ
ンジスタおよびｎチャネル型ＭＯＳトランジスタで構成
してもよい。その変形例を示した図４（ａ）および
（ｂ）を参照すると、基準電圧発生部１３は電源電位お
よび接地電位間にｐチャネル型ＭＯＳトランジスタ１３
３と抵抗素子１３２が直列接続され、この直列接続点の
ｐチャネル型ＭＯＳトランジスタ１３３のドレイン電極
にゲート電極も接続されるとともに、このドレイン電極
が基準電圧となる構成である。基準電圧発生部１４も同
様な構成であり、構成要素１３３と１４１、１３２と１
４３がそれぞれ対応する。

【００４２】これらの基準電圧発生部１３および１４を
さらに変形した図５を参照すると、電源電位および接地
電位間にｐチャネル型ＭＯＳトランジスタと抵抗素子１
３１と抵抗素子１３２とｎチャネル型ＭＯＳトランジス
タ１３４とが直列接続される第１の基準電圧発生部と、
電源電位および接地電位間にｐチャネル型ＭＯＳトラン
ジスタ１４３と抵抗素子１４１と抵抗素子１４２とｎチ
ャネル型ＭＯＳトランジスタ１４４とが直列接続される
第２の基準電圧発生部と、抵抗素子１３１と抵抗素子１
３２との接続点から第１の基準電圧をとり出すように
し、抵抗素子１４１と抵抗素子１４２との接続点から第
２の基準電圧をとり出すようにする。ｐチャネル型ＭＯ
Ｓトランジスタ１３３および１４３のゲート電極には外
部端子７から入力するテスト信号を直接に入力し、ｎチ
ャネル型ＭＯＳトランジスタ１３４および１４４のゲー
ト電極にはインバータ２３を介してそれぞれ入力するよ
うに構成される。

【００４３】再び図３を参照すると、差動比較回路部１
５は、接地電位に一方の電極が接続されたｎチャネル型
ＭＯＳトランジスタ１５３の他方の電極と電源電位との
間にｐチャネル型ＭＯＳトランジスタ１５１およびｎチ
ャネル型ＭＯＳトランジスタ１５２が直列接続され、か
つｐチャネル型ＭＯＳトランジスタ１５３の他方の電極
と電源電位との間にｐチャネル型ＭＯＳトランジスタ１
５４およびｎチャネル型ＭＯＳトランジスタ１５５が直
列接続され、ｐチャネル型ＭＯＳトランジスタ１５１の
ゲート電極とｐチャネル型ＭＯＳトランジスタ１５４の
ゲート電極とドレイン電極とｎチャネル型ＭＯＳトラン
ジスタ１５３のゲート電極とがそれぞれ共通接続され、
ｎチャネル型ＭＯＳトランジスタ１５５のゲート電極が
第１の基準電位に接続され、ｎチャネル型ＭＯＳトラン
ジスタ１５２のゲート電極が入出力共用端子１１に接続
されるとともに、ｎチャネル型ＭＯＳトランジスタ１５
２のドレイン電極がｐチャネル型ＭＯＳトランジスタ１
５６およびｎチャネル型ＭＯＳトランジスタ１５７から
なるインバータの入力に接続され、その出力が制御部３
他方の入力端からＥＸ−ＮＯＲ１９へ出力されるように
構成される。

【００４４】差動比較回路部１６は、電源電位に一方の
電極が接続されたｐチャネル型ＭＯＳトランジスタ１６
１の他方の電極と接地電位との間にｐチャネル型ＭＯＳ
トランジスタ１６２およびｎチャネル型ＭＯＳトランジ
スタ１６３が直列接続され、かつｐチャネル型ＭＯＳト
ランジスタ１６１の他方の電極と接地電位との間にｐチ
ャネル型ＭＯＳトランジスタ１６４およびｎチャネル型
ＭＯＳトランジスタ１６５が直列接続され、ｎチャネル
型ＭＯＳトランジスタ１６３のゲート電極とｎチャネル
型ＭＯＳトランジスタ１６５のゲート電極とドレイン電
極とｐチャネル型ＭＯＳトランジスタ１６１のゲート電
極とがそれぞれ共通接続され、ｐチャネル型ＭＯＳトラ
ンジスタ１６４のゲート電極が第２の基準電位に接続さ
れ、ｐチャネル型ＭＯＳトランジスタ１６２のゲート電
極が入出力共用端子１１に接続されるとともに、ｐチャ
ネル型ＭＯＳトランジスタ１６２のドレイン電極がｐチ
ャネル型ＭＯＳトランジスタ１６６およびｎチャネル型
ＭＯＳトランジスタ１６７からなるインバータの入力に
接続され、その出力が制御部３の一方の入力端からＥＸ
−ＮＯＲ１９へ出力されるように構成される。

【００４５】すなわち、上述した構成による中間電位検
出部４は、入出力共用端子１１における信号波形が緩い
傾斜波形となった場合に、中間電位出部４が作動して遅
延回路２２によって不安定な検出信号を除去すると共
に、早い時期での入出力バッファ５の切り替わりを防ぐ
ために検出信号を遅延させている。

【００４６】図３を参照して差動比較回路部１５および
１６と基準電圧発生部１３および１４について説明す
る。中間電位検出部４の第１の差動比較回路部１５と第
２の差動比較回路部１６は、差動アンプで構成されてお
り、第１および第２の基準電圧発生部１３および１４
は、抵抗値の比によって任意の基準電圧を発生させるた
めの回路であり、抵抗素子１３１は抵抗素子１３２より
低い抵抗値で設定することにより中間電位の範囲の高い
電位、すなわち上限値となり、抵抗素子１４２は抵抗素
子１４１より低い抵抗値で設定することにより中間電位
の範囲の低い電位、すなわち下限値となる。

【００４７】図４に示した変形列では、第１の基準電圧
発生部１３のｐチャネル型ＭＯＳトランジスタ１３３の
オン抵抗値は、抵抗素子１３２より小さい値で、第２の
基準電圧発生回路１４のｎチャネル型ＭＯＳトランジス
タ２６のオン抵抗値は抵抗素子１４１の抵抗値より小き
い値で構成する。このように設定することにより、基準
電圧と入出力バッファの出力トランジスタとの整合を計
り、より精度の高い基準電圧を発生することができる。

【００４８】図５に示した基準電圧発生部の変形例で
は、テスト時だけ基準電圧発生部が活性化され、消費電
力の低減ができるようにした回路である。

【００４９】すなわち、テスト状態のときは、テスト端
子７からロウレベルのテスト信号が供給されるのでｐチ
ャネル型ＭＯＳトランジスタ１３３および１４３は導通
し、テスト信号がインバータ２３で反転されてハイレベ
ルとなるのでｎチャネル型ＭＯＳトランジスタ１３４お
よび１４４も導通してそれぞれ基準電圧を発生すること
が出来る。

【００５０】一方、通常動作時においてはテスト端子７
からハイレベルのテスト信号が供給されるので、ｐチャ
ネル型ＭＯＳトランジスタ１３３および１４３は非導通
状態となり、テスト信号がインバータ２３で反転されて
ロウレベルとなるのでｎチャネル型ＭＯＳトランジスタ
１３４および１４４も非導通状態となって電源電位から
接地電位への電流が遮断される。

【００５１】制御部３の回路図を示した図６を参照する
と、この制御部３は、ＮＡＮＤ２４１および２４２のそ
れぞれの出力端を互に他方の入力端の一方に接続し、Ｎ
ＡＮＤ２４１の他方の入力端には内部回路２からの入出
力切替信号線が接続され、ＮＡＮＤ２４２の他方の入力
端には中間電位検出部４の出力線が接続される。

【００５２】ＮＡＮＤ２４１の出力端はＯＲ２５の一方
の入力端に接続され、他方の入力端にはテスト端子７が
接続される。ＯＲ２５の出力端はＡＮＤ２６の一方の入
力端に接続され、他方の入力端には内部回路２からの入
出力切替信号線が接続される。ＡＮＤ２６の出力端は制
御部の出力端となり、入出力バッファ５の出力バッファ
１０の制御端子に接続されるように構成される。

【００５３】上述した構成からなる半導体集積回路の動
作を説明する。まず、基準電圧発生部１３および１４の
抵抗値を決定するには、図７（ａ）に示した基準電圧設
定負荷線は、図７（ｂ）に示した電源電位側にｐチャネ
ル型ＭＯＳトランジスタを接続したときと、図７（ｃ）
に示した接地電位側にｎチャネル型ＭＯＳトランジスタ
を接続したときの負荷線をそれぞれ示す。

【００５４】図７（ａ）を参照すると、横軸に電源電圧
５Ｖを、縦軸に電流値１００ｍＡを示す。５０Ω負荷直
線の場合は、ＩｍＡ＝（５Ｖ／５０）＝１００ｍＡから
得られ、ｐチャネル型ＭＯＳトランジスタの７５Ω負荷
直線ｐの場合は、ＩｍＡ＝（５Ｖ／７０）＝６６ｍＡか
ら得られ、７５Ω負荷直線ｐの場合は、ＩｍＡ＝（５Ｖ
／７５）＝−６６ｍＡ、およびｎチャネル型ＭＯＳトラ
ンジスタの７５Ω負荷直線ｐの場合は、ＩｍＡ＝（５Ｖ
／７５）＝６６ｍＡから得られる。

【００５５】これらの負荷直線に対して、ｎチャネル型
ＭＯＳトランジスタのオン抵抗を最小値１５Ω、中心値
２０Ω、最大値２６Ωと仮定してその動作点を求めると
最小値が０．８５Ｖ、最大値が１．７Ｖとして得られ
る。同様に、ｐチャネル型ＭＯＳトランジスタのオン抵
抗を最小値３０Ω、中心値４０Ω、最大値５２Ωと仮定
してその動作点を求めると最小値が２．４Ｖ、最大値が
３Ｖとして得られる。

【００５６】これらの動作電圧０．８５Ｖから１．７Ｖ
の範囲および２．４Ｖから３．０Ｖの範囲がそれぞれ入
力バッファのハイレベル入力電圧最小値ＶＩＨと出力バ
ッファのロウレベル出力電圧最大値ＶＯＬとのバスファ
イト範囲を示し、動作電圧２．４Ｖから３Ｖの範囲がそ
れぞれ入力バッファのロウレベル入力電圧最大値ＶＩＬ
と出力バッファのハイレベル出力電圧最小値ＶＯＨとの
バスファイト範囲を示す。

【００５７】例えば差動比較回路部１５のトランジスタ
対を流れる電流は等しいから、この差動比較回路部１５
の２入力端のうち出力バッファの出力信号を入力する一
方の入力端と基準電圧を入力する他方の入力端の電圧が
等しくなる基準電圧を、ｐチャネル型ＭＯＳトランジス
タのオン抵抗が最小値３０Ω時の動作電圧３Ｖよりも大
きい３．８Ｖに設定し、ｎチャネル型ＭＯＳトランジス
タのオン抵抗が最小値１５Ω時の動作電圧０．８５Ｖよ
りも小さい０．６Ｖに設定する。

【００５８】これらの基準電圧のうち基準電圧発生部１
３は３．８Ｖになるように分圧抵抗素子１３１および１
３２の抵抗値を求めると約３１ＫΩおよび１００ＫΩが
得られる。同様に基準電圧発生部１４は基準電圧０．６
Ｖになるように分圧抵抗素子１４１および１４２の抵抗
値を求めると約１００ＫΩおよび１４ＫΩが得られる。

【００５９】上述したように、ＭＯＳトランジスタのオ
ン抵抗の最大値をそれぞれｐチャネル型ＭＯＳトランジ
スタが５２Ω、ｎチャネル型ＭＯＳトランジスタが２６
Ωと仮定すると、入出力バッファの貫通電流は、一つの
入出力バッファあたり約６０ｍＡとなる。その影響によ
る接地電位の上昇は約６０ｍＶである。

【００６０】よって、第１の差動比較回路部１５の基準
電圧値は３．８Ｖで第２の差動比較回路部１６の基準電
圧値は０．６Ｖの範囲で中間電位を設定する。

【００６１】図１〜７に併せて動作説明用タイミングチ
ャートを示した図８および図９を参照すると、図８では
図１のＡ点のＬＳＩテスタ入出力モード信号をＬＳＩ側
からみて入力モード（Ｉ）、出力モードを（Ｏ）で示
し、図１のＢ点における入出力端子１１の信号、図１の
Ｃ点における内部回路からの入出力切替信号、図１のＤ
点における中間電位検出部信号、図１のＥ点における中
間電位検出部の出力補正信号、図１のＦ点における制御
部の出力信号をそれぞれ示してある。

【００６２】ＬＳＩテスタ入出力モードが入出力バッフ
ァ５の入力モード（Ｉ）から出力モード（Ｏ）に変化し
たとき、内部回路８からの入出力切替信号Ｆが内部遅延
のためハイレベルになるのが遅れているから、出力バッ
ファ１０は信号出力が遮断されたままであり、入出力共
用端子１１はフローティング状態（Ｆｌｏａｔ）となっ
ている。

【００６３】遅れ時間を経過すると入出力切替信号Ｆが
ハイレベルに変化するからＢ点における入出力共用端子
１１の信号は直に内部回路２のハイレベル出力を入出力
共用端子１１へ出力する。このとき差動比較回路部１５
の出力は中間レベルを検出してロウレベルを出力し、差
動比較回路部１６の出力は中間レベルを検出してハイレ
ベルを出力するので、Ｄ点のＥＸ−ＮＯＲ１９の排他的
論理和信号はロウレベルを出力し、この信号と遅延回路
２２で所定の時間遅延された信号のＯＲ２０の論理和に
より遅延された期間だけＥ点の信号はロウレベルとな
る。しかし、Ｃ点の入出力切替信号はまだロウレベルで
あるから制御部３のフリップフロップ３１はＥ点のロウ
レベルを受け付けず、制御部３の出力信号線１２はロウ
レベルのままである（Ｆ点の電位）。

【００６４】フローティング時間を経過後Ｃ点の入出力
切替信号がハイレベルになると、出力バッファ１０は出
力モードになりハイレベルを出力し、このハイレベルに
応答して、差動比較回路部１５の出力はハイレベルを検
出してハイレベルを出力し、差動比較回路部１６もハイ
レベルを出力するので、Ｄ点のＥＸ−ＮＯＲ１９の排他
的論理和信号はハイレベルを出力し、このハイレベル信
号と遅延回路２２で所定の時間遅延された信号の御ＯＲ
２０の論理和によりＥ点の信号はロウレベルからハイレ
ベルへ変化する。

【００６５】このハイレベルにより制御部３のフリップ
フロップ３１はリセットが解除され、Ｃ点の入出力切替
信号もハイレベルであるから制御部３の出力信号線１２
はハイレベルを出力し、出力バッファ１０は出力モード
になってハイレベルを入出力共用端子１１へ出力する。

【００６６】タイミングｔ２になりＬＳＩは出力モード
のままでＬＳＩからはロウレベルの信号が入出力共用端
子１１に供給されるが、その駆動能力はＬＳＩテスタの
駆動能力よりもはかに小さいので、出力信号はある程度
ゆるやかにロウレベルへ遷移する。この遷移期間は中間
レベルとなるから、差動比較回路部１５の出力は再び中
間レベルを検出してロウレベルを出力し、差動比較回路
部１６の出力は中間レベルを検出してハイレベルを出力
するので、Ｄ点のＥＸ−ＮＯＲ１９の排他的論理和信号
はロウレベルパルス信号を出力する。しかし、この中間
レベルでロウレベルとなるパルス信号の期間が遅延回路
２２の遅延時間より短い期間であればその論理和出力
（ＯＲ２０）にはこのパルス信号は現われず正常な出力
信号であるハイレベルを持続することになる。

【００６７】タイミングｔ３になりＬＳＩは入力モード
に変化しＬＳＩテスタ６からはハイレベルの信号が入出
力共用端子１１に供給されるが、出力バッファ１０の制
御端子に入力されている入出力切替信号線１２の信号は
まだ内部回路２内での遅れによりロウレベルを出力して
いるからＬＳＩテスタ６からのハイレベルとバスファイ
トが起り中間レベルとなる期間が発生する。

【００６８】この中間レベルを差動比較回路部１５が検
出してロウレベルを出力し、差動比較回路部１６の出力
は中間レベルをハイレベルとして出力するので、Ｄ点の
ＥＸ−ＮＯＲ１９の排他的論理和信号はロウレベルを出
力し、この信号と遅延回路２２で所定の時間遅延された
信号のＯＲ２０の論理和により遅延された期間だけＥ点
の信号はロウレベルとなる。

【００６９】Ｃ点の入出力切替信号はまだハイレベルで
あるから制御部３のフリップフロップ３１はＥ点のロウ
レベルを受け付けてセットされてロウレベルを出力す
る。このロウレベルに応答してＡＮＤ３４の出力は反転
してロウレベルを制御部３の出力として出力バッフ１０
をフローティング状態にする。したがって入出力共用端
子１１のレベルはＬＳＩテスタ６から供給されたハイレ
ベルになる。

【００７０】タイミングｔ４になりＬＳＩは入力モード
のままでＬＳＩテスタ６からは今度はロウレベルの信号
が入出力共用端子１１に供給される。その駆動能力はＬ
ＳＩの出力バッファの駆動能力よりもはかに大きいの
で、入力信号はかなり急峻にロウレベルへ遷移する。こ
の遷移期間でも僅かな期間は中間レベルとなるから、差
動比較回路部１５の出力は再び中間レベルを検出してロ
ウレベルを出力し、差動比較回路部１６の出力は中間レ
ベルを検出してハイレベルを出力するので、Ｄ点のＥＸ
−ＮＯＲ１９の排他的論理和信号はロウレベルのパルス
信号を出力する。しかし、この中間レベルでロウレベル
となるパルス信号の期間が遅延回路２２の遅延時間より
短い期間であるからそのＯＲ２０の論理和出力にはパル
ス信号が現われず正常な出力信号であるハイレベルを持
続することになる。したがって、制御部３の出力信号線
１２はロウレベルのままであり、入力バッファ９は正常
なロウレベル信号をＬＳＩテスタから入力することが出
来る。

【００７１】次に、図８においては、図１のＡ点におけ
るＬＳＩの入出力モードが出力モードから入力モードに
切り替わった場合のＬＳＩテスタ６から信号が供給され
る入出力共用端子１１の信号と、図１のＦ点における入
出力切替信号と、図１のＢ点における入出力端子のイン
ピーダンス状態と、図１のＢ点における入出力端子の電
圧と、図１の入力バッファ９の貫通電流波形と、入力バ
ッファ９の接地電位の電圧変化とのそれぞれの状態遷移
を示す。

【００７２】この図８の入出力切替信号点（Ｆ点）にお
ける信号が、本発明における点線（従来の波形）から実
線（本発明の波形）のように切り替わり速度が早くなっ
た場合に、入出力共用端子１１の（Ｂ点）におけるイン
ピーダンス時間、入力バッファ９の貫通電流時間、入力
バッファ９の接地電位のノイズ時間もそれぞれ従来より
も短時間となる。

【００７３】以上の動作をまとめると、入出力共用端子
１１が入出力バッファ５の出力値とＬＳＩテスタ６の入
力値とによって、バスファイトが発生した場合は中間電
位状態となって中間電位検出部４に入力されて、中間電
位の範囲内にあるから、第１の差動比較回路部１５はロ
ウレベルを出力し、第２の差動比較回路部１６はハイレ
ベルを出力し、ＥＸ−ＮＯＲ回路１９はロウレベルを出
力する。遅延回路２２自体の遅延値よりも時間の短い、
中間電位検出信号であればＯＲ２０の出力値としてロウ
レベルは出力しない状態となる。よって、入出力バッフ
ァ５の出力値とＬＳＩテスタ６の入力値のバスファイト
以外の中間電位出力値であればＯＲ２０の出力値にロウ
レベルは出力しない。

【００７４】中間電位出力回路４の出力信号ロウレベル
は、制御部３のＮＡＮＤ２４２に入力され出力値はハイ
レベルでＮＡＮＤ２４１に入力する。ＮＡＮＤ２４２の
一方の入力は内部回路２を介した入出力端子８からの信
号で内部回路自体の遅延時間の間ハイレベルを出力して
いる。ＮＡＮＤ２４１の出力はロウレベルとなり、テス
ト端子７は外部端子から直接入力によりＬＳＩ測定時は
ロウレベルに固定されるから、ＯＲ２５の出力値はロウ
レベルとなる。ＡＮＤ２６の入力にはＬＳＩ内部回路２
の出力値ハイレベルが入力されているが、ＯＲ２５の出
力がロウレベルであるからＡＮＤ２６の出力はロウレベ
ルとなり、入出力切替信号線１２に出力される。

【００７５】入出力バッファ５が出力モードから入力モ
ードへ切り替わる時の中間電位を、中間電位検出部４で
検出することで内部回路２を介して入力される入出力切
替端子８からの信号よりも高速に入出力バッファ５の入
出力切替信号線１２に入力出来るようにした。

【００７６】入出力バッファ５の入出力端子１１が入出
力確定状態であれば、中間電位検出部４のＥＸ−ＮＯＲ
１９はハイレベルを出力し制御部３には、中間電位検出
部４からのハイレベルが入力され、制御部３の出力値は
入出力切替端子８からの信号が入出力切替信号線１２に
出力されることになる。

【００７７】入出力切替端子８からの信号が、中間電位
検出部４からの信号より入出力切替信号線１２に到達す
る時間が早かった場合では、入出力切替端子８からの信
号が入力される。結果的に、いち早く入出力切替信号線
１２に到達した信号が入力モード切替信号として出力バ
ッファ１０へ入力される。

【００７８】上述した実施の形態によれば、その製造上
の入出力特性をを示した図９を参照すると、横軸に入力
電圧５Ｖを、縦軸に出力電圧５Ｖをそれぞれ示しサンプ
ルＡ、Ｂ、Ｃの特性曲線をみると、例えば出力電圧２Ｖ
ではそれぞれの間の特性バラツキ幅は５０ｍＶ以内に収
まっていることが分る。

【００７９】

【発明の効果】上述した本発明の半導体集積回路は、少
なくとも１つのテスト端子と外部から供給される入出力
切替信号に応答して入出力バッファを入力モードまたは
出力モードに切り替える入出力切替端子とをもち、テス
ト端子にテスト信号が入力されたときに、入出力共用端
子の電位を検出する中間電位検出手段と、この中間電位
検出手段の出力信号を受け入出力バッファに入出力切替
信号を出力する入出力切替制御手段とを備えるので、第
１の効果として、入出力線上の中間電位状態による入出
力バッファ１個当たり約６０ｍＡの貫通電流が流れる時
間を短縮し、かつ、入出力バッファ１個当たり約６０ｍ
Ｖの接地電位の上昇時間も短縮出来、ＬＳＩ測定時のノ
イズによって測定不能となるテストトラブルがなくな
る。

【００８０】その理由は、入出力バッファの入出力切替
線にバスファイトによって発生した中間電位検出信号を
内部回路から出力される信号よりも高速に入力すること
が出来ようにしたからである。

【００８１】第２の効果は、インバータやバッファでは
約しきい値が１．０Ｖ以上の電圧が必要であるが、１５
０ｍＶ以上の電圧で精度の高い検出が出来るようにな
り、バスファイトを回避するための回路規模も小さくな
った。

【００８２】その理由は、中間電位検出部に差動アンプ
を用い、基準電圧として抵抗分割比による電圧値を用い
たので、しきい値電圧レベルを抵抗比の製造バラツキの
数パーセント以内に抑えることが出来るようになったか
らである。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一実施の形態を示す
ブロック図である。

【図２】図１における中間電位検出部の回路図である。

【図３】図２における差動比較部および基準電圧発生部
の回路図である。

【図４】図２における基準電圧発生部の変形例の回路図
である。

【図５】図２における基準電圧発生部の他の変形例の回
路図である。

【図６】図２における制御部の回路図である。

【図７】基準電圧設定のための負荷直線を示す図であ
る。

【図８】本発明の動作説明用のタイミングチャートであ
る。

【図９】本発明の動作説明用の他のタイミングチャート
である。

【図１０】本発明の半導体集積回路の製造工程における
バラツキを示す特性図である。

【図１１】従来の半導体集積回路の一例を示すブロック
図である。

【図１２】従来の半導体集積回路の動作説明用のタイミ
ングチャートである。

【図１３】従来の半導体集積回路のさらに他の例を示す
ブロック図である。

【図１４】従来の半導体集積回路の他の例を示すブロッ
ク図である。

【図１５】従来の半導体集積回路の入出力バッファの製
造工程におけるバラツキを示す特性図である。

【符号の説明】

１半導体集積回路（ＬＳＩ）２内部回路３制御部４中間電位検出部５入出力バッファ６ＬＳＩテスタ７テスト端子８入出力切替端子９，３０，３１，４４入力バッファ１０，２７，２８，４３出力バッファ１１入出力共用端子１２入出力切替信号線１３第１の基準電圧発生部１４第２の基準電圧発生部１５第１の差動比較回路部１６第２の差動比較回路部１７第１の差動比較部１８第２の差動比較部１９ＥＸ−ＮＯＲ（排他的論理和）２０，２５ＯＲ（論理和）２１遅延回路２２遅延素子２３，４６，４８，４９，５２インバータ２６ＡＮＤ２９フローティング検出回路３２，３６，３８一致回路３５，３７ディレーライン３３，３４，３９，４０ゲート４１，４２抵抗素子４５比較器４７，２４１，２４２ＮＡＮＤ５０，５１ＮＯＲ５３入出力端子１３１，１３２，１４１，１４２抵抗素子１３３，１４３，１５１，１５４，１５５，１６１，１
６２，１６４，１６６ｐチャネル型ＭＯＳトランジスタ１３４，１４３，１４４，１５２，１５５，１５３，１
５６，１６３，１６５，１６７ｎチャネル型ＭＯＳ
トランジスタ

Claims

【特許請求の範囲】

【請求項１】入力端子と、出力端子と、入出力共用端
子およびこの共用端子に接続され入力モードまたは出力
モードに切替制御される入出力バッファとを備える半導
体集積回路において、少なくとも１つのテスト端子と外
部から供給される入出力切替信号に応答して前記入出力
バッファを前記入力モードまたは前記出力モードに切り
替える入出力切替端子とをもち、前記テスト端子にテス
ト信号が入力されたときに、前記入出力共用端子の電位
を検出する中間電位検出手段と、この中間電位検出手段
の出力信号を受け前記入出力バッファに前記入出力切替
信号を出力する入出力切替制御手段とを備えることを特
徴とする半導体集積回路。
【請求項２】前記中間電位検出手段が、第１の基準電
圧発生手段とその基準電圧を一方の入力とし、他方の入
力が前記入出力共用端子に接続された第１の差動比較手
段と、第２の基準電圧発生手段とその基準電圧を一方の
入力とし、他方の入力が前記入出力共用端子に接続され
た第２の差動比較手段と、前記第１の差動比較手段の出
力信号と前記第２の差動比較手段の出力信号との排他的
論理和により中間電位検出信号を生成する中間電位生成
手段とからなる請求項１記載の半導体集積回路。
【請求項３】前記中間電位生成手段は、前記第１およ
び前記第２の差動比較手段の出力信号をそれぞれ入力す
る排他的論理和回路と、この排他的論理和回路の出力信
号を所定の時間だけ遅延させる遅延回路と、この遅延回
路の遅延出力信号と前記排他的論理和回路の出力信号と
の論理をとる論理和回路とを備えて構成され、前記論理
和回路の出力信号を前記中間電位検出信号とする請求項
２記載の半導体集積回路。
【請求項４】前記中間電位生成手段は、前記入出力共
用端子の電位が論理レベルのハイレベルからロウレベル
へ遷移するときに、この遷移期間の中間電位が、前記第
１および前記第２の差動比較手段と前記排他的論理和回
路とによりパルス信号として検出されても、このパルス
信号のパルス幅が前記遅延回路の遅延時間よりも狭けれ
ば前記中間電位検出信号として生成されず前記中間電位
検出信号が前の出力状態を維持する請求項３記載の半導
体集積回路。
【請求項５】前記中間電位生成手段は、前記パルス信
号のパルス幅が前記遅延回路の遅延時間よりも広ければ
前記中間電位検出信号として生成され、この中間電位検
出信号により前記入出力切替端子から供給される信号よ
りも早いタイミングで前記入出力バッファを前記入力モ
ードに切り替える請求項４記載の半導体集積回路。
【請求項６】前記第１の基準電圧発生手段は、一端が
電源電位に接続された第１のインピーダンス素子と一端
が接地電位に接続された第２のインピーダンス素子とが
互いに直列接続されこの直列接続点の電位を前記中間電
位よりも高く設定し、前記第２の基準電圧発生手段は、
一端が電源電位に接続された第３のインピーダンス素子
と一端が接地電位に接続された第４のインピーダンス素
子とが互いに直列接続されこの直列接続点の電位を前記
中間電位よりも低く設定してなる請求項２記載の半導体
集積回路。
【請求項７】前記第１、前記第２、前記第３および前
記第４のインピーダンス素子がそれぞれ抵抗素子であり
その抵抗値は前記第１のインピーダンス素子より前記第
２のインピーダンス素子の方が大きく設定され、かつ前
記第３および前記第４のインピーダンス素子もそれぞれ
抵抗素子でありその抵抗値は前記第４のインピーダンス
素子より前記第３のインピーダンス素子が大きく設定さ
れた請求項６記載の半導体集積回路。
【請求項８】前記第１のインピーダンス素子が第１の
ｐチャネル型ＭＯＳトランジスタであり、前記第２のイ
ンピーダンス素子が第１の抵抗素子であり、前記第３の
インピーダンス素子が第２の抵抗素子であり第４のイン
ピーダンス素子が第１のｎチャネル型ＭＯＳトランジス
タであって、前記第１のｐチャネル型ＭＯＳトランジス
タのオン抵抗値は前記第１の抵抗素子の抵抗値よりも小
さく、前記第２の抵抗素子の抵抗値は前記第１のｎチャ
ネル型ＭＯＳトランジスタのオン抵抗値よりも大きく設
定する請求項６記載の半導体集積回路。
【請求項９】前記第１のインピーダンス素子および電
源電位間に第２のｐチャネル型ＭＯＳトランジスタが直
列接続で挿入され、前記第２のインピーダンス素子およ
び接地電位間に第２のｎチャネル型ＭＯＳトランジスタ
が直列接続で挿入され、前記第３のインピーダンス素子
および電源電位間に第３のｐチャネル型ＭＯＳトランジ
スタが直列接続で挿入され、前記第４のインピーダンス
素子および接地電位間に第３のｎチャネル型ＭＯＳトラ
ンジスタが直列接続で挿入され、前記第２および前記第
３のｐチャネル型ＭＯＳトランジスタのゲート電極には
前記テスト信号が、前記第２および前記第３のｎチャネ
ル型ＭＯＳトランジスタのゲート電極には前記テスト信
号の反転信号がそれぞれ入力される請求項８記載の半導
体集積回路。