JPH0590940A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0590940A JPH0590940A JP3248690A JP24869091A JPH0590940A JP H0590940 A JPH0590940 A JP H0590940A JP 3248690 A JP3248690 A JP 3248690A JP 24869091 A JP24869091 A JP 24869091A JP H0590940 A JPH0590940 A JP H0590940A
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- buffer
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- resistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007850 degeneration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 18
- 230000003068 static effect Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】プルアップ抵抗付きまたはプルダウン抵抗付き
バッファを含む半導体集積回路において、このバッファ
の縮退故障及び回路内部のリークパスを効果的に検出す
る。 【構成】制御信号Ｃ5 によりプルアップ抵抗ＲP にかか
るレベルを強制的に反転する回路と、制御信号Ｃ6 によ
りプルアップ抵抗ＲP をバッファから切り離す回路を内
蔵する抵抗付きバッファを含むとを特徴とする。
バッファを含む半導体集積回路において、このバッファ
の縮退故障及び回路内部のリークパスを効果的に検出す
る。 【構成】制御信号Ｃ5 によりプルアップ抵抗ＲP にかか
るレベルを強制的に反転する回路と、制御信号Ｃ6 によ
りプルアップ抵抗ＲP をバッファから切り離す回路を内
蔵する抵抗付きバッファを含むとを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、プルアップ抵抗付きまたはプルダウン抵抗付きの
入力バッファまたは出力バッファを有する大規模な半導
体集積回路に関する。
特に、プルアップ抵抗付きまたはプルダウン抵抗付きの
入力バッファまたは出力バッファを有する大規模な半導
体集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路（以後、集積回路
と記す）では、プルアップ抵抗付きまたはプルダウン抵
抗付きの入力バッファまたは出力バッファ（以後バッフ
ァと記す）におけるトランジスタの縮退故障は、通常の
テストでは発見できず静消費電流のテストにおいて発見
される場合がある。
と記す）では、プルアップ抵抗付きまたはプルダウン抵
抗付きの入力バッファまたは出力バッファ（以後バッフ
ァと記す）におけるトランジスタの縮退故障は、通常の
テストでは発見できず静消費電流のテストにおいて発見
される場合がある。
【０００３】また、プルアップ抵抗付きまたはプルダウ
ン抵抗付きのバッファを含む集積回路の場合、静消費電
流のテストにおいて、電源ラインとグランドラインとの
間で実際にリークを起こしていても、それが測定値にか
くれてしまって発見できないことがある。以下にその説
明を行う。
ン抵抗付きのバッファを含む集積回路の場合、静消費電
流のテストにおいて、電源ラインとグランドラインとの
間で実際にリークを起こしていても、それが測定値にか
くれてしまって発見できないことがある。以下にその説
明を行う。
【０００４】図４（ａ）は、従来のバッファの一例を示
す回路図であって、プルアップ抵抗付きのＣＭＯＳ構成
のバッファの出力部分に関するものである。図４（ａ）
において、ＰチャンネルＭＯＳトランジスタＰが常時オ
ンしてしまう縮退故障を考える。この場合、Ｐチャンネ
ルＭＯＳトランジスタＰ側は、プルアップ抵抗ＲP が付
いているため、通常の論理テストではこの故障を発見す
ることが困難である。ここで、このバッファの出力が
“Ｌ”になれば、ＰチャンネルＭＯＳトランジスタＰを
通して電源ライン１（電位ＶDD）とグランドライン２と
の間に貫通電流が流れるので、故障を発見することは可
能である。しかし、この場合、測定条件によっては必ず
しも発見できない場合があるので、この種の故障発見の
ための決定的な方法とは言えない。
す回路図であって、プルアップ抵抗付きのＣＭＯＳ構成
のバッファの出力部分に関するものである。図４（ａ）
において、ＰチャンネルＭＯＳトランジスタＰが常時オ
ンしてしまう縮退故障を考える。この場合、Ｐチャンネ
ルＭＯＳトランジスタＰ側は、プルアップ抵抗ＲP が付
いているため、通常の論理テストではこの故障を発見す
ることが困難である。ここで、このバッファの出力が
“Ｌ”になれば、ＰチャンネルＭＯＳトランジスタＰを
通して電源ライン１（電位ＶDD）とグランドライン２と
の間に貫通電流が流れるので、故障を発見することは可
能である。しかし、この場合、測定条件によっては必ず
しも発見できない場合があるので、この種の故障発見の
ための決定的な方法とは言えない。
【０００５】図４（ｂ）には、従来のバッファの他の例
の出力部分の回路図を示す。このバッファはプルダウン
抵抗付きのＣＭＯＳ構成のバッファである。図４（ｂ）
において、ＮチャンネルＭＯＳトランジスタＮ2 が常時
オンしてしまう様な故障の場合を考えると、このバッフ
ァが“Ｈ”を出力する時にプルダウン抵抗ＲD を通して
貫通電流が流れるが、前述と同様に条件によっては故障
を発見できない場合がある。
の出力部分の回路図を示す。このバッファはプルダウン
抵抗付きのＣＭＯＳ構成のバッファである。図４（ｂ）
において、ＮチャンネルＭＯＳトランジスタＮ2 が常時
オンしてしまう様な故障の場合を考えると、このバッフ
ァが“Ｈ”を出力する時にプルダウン抵抗ＲD を通して
貫通電流が流れるが、前述と同様に条件によっては故障
を発見できない場合がある。
【０００６】また、回路の一部に電源ライン１からグラ
ンドライン２へのリークパスがある場合、図４（ａ）に
示すバッファが“Ｌ”出力、または図４（ｂ）に示すバ
ッファが“Ｈ”出力であると、プルアップ抵抗ＲP また
はプルダウン抵抗ＲD を通して電流経路３または４を電
流が流れる為に、測定時の規格があまくなり、リークパ
スを流れる電流がプルアップ抵抗ＲP またはプルダウン
抵抗ＲD を流れる電流にかくれてしまい、このリークパ
スを発見できない場合がある。
ンドライン２へのリークパスがある場合、図４（ａ）に
示すバッファが“Ｌ”出力、または図４（ｂ）に示すバ
ッファが“Ｈ”出力であると、プルアップ抵抗ＲP また
はプルダウン抵抗ＲD を通して電流経路３または４を電
流が流れる為に、測定時の規格があまくなり、リークパ
スを流れる電流がプルアップ抵抗ＲP またはプルダウン
抵抗ＲD を流れる電流にかくれてしまい、このリークパ
スを発見できない場合がある。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路では、プルアップ抵抗付きまたはプル
ダウン抵抗付きのバッファを含んでいると、測定方法に
よっては縮退故障が発見できない。また、回路内のリー
ク電流が測定値にかくれてしまい、発見できないという
問題点があった。
の半導体集積回路では、プルアップ抵抗付きまたはプル
ダウン抵抗付きのバッファを含んでいると、測定方法に
よっては縮退故障が発見できない。また、回路内のリー
ク電流が測定値にかくれてしまい、発見できないという
問題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、出力信号の電位レベルを、出力端と固定電位源との
間に設けられた抵抗を介して、プルアップレベルおよび
プルダウンレベルのいずれか一方の予め定められたレベ
ルに強制することのできる抵抗付きバッファを含む半導
体集積回路において、前記バッファは、動作が第１の二
値制御信号と第２の二値制御信号とによって制御される
回路を有し、前記回路は、前記第１の二値制御信号の一
方の状態においては、前記第２の二値制御信号の状態に
応じて、前記予め定められたレベルを反転させるように
動作し、前記第１の二値制御信号の他方の状態において
は、前記出力端と前記固定電位源との間の導通を遮断す
るように動作することを特徴とする。
は、出力信号の電位レベルを、出力端と固定電位源との
間に設けられた抵抗を介して、プルアップレベルおよび
プルダウンレベルのいずれか一方の予め定められたレベ
ルに強制することのできる抵抗付きバッファを含む半導
体集積回路において、前記バッファは、動作が第１の二
値制御信号と第２の二値制御信号とによって制御される
回路を有し、前記回路は、前記第１の二値制御信号の一
方の状態においては、前記第２の二値制御信号の状態に
応じて、前記予め定められたレベルを反転させるように
動作し、前記第１の二値制御信号の他方の状態において
は、前記出力端と前記固定電位源との間の導通を遮断す
るように動作することを特徴とする。
【０００９】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明をプルアップ抵抗
付きのバッファに適用した第１の実施例の回路図であ
る。図１（ａ）において、制御端子５及び６への制御信
号Ｃ5 およびＣ6 がそれぞれ“Ｈ”および“Ｌ”の場
合、このバッファは通常動作を示す。
を参照して説明する。図１は、本発明をプルアップ抵抗
付きのバッファに適用した第１の実施例の回路図であ
る。図１（ａ）において、制御端子５及び６への制御信
号Ｃ5 およびＣ6 がそれぞれ“Ｈ”および“Ｌ”の場
合、このバッファは通常動作を示す。
【００１０】図１（ｂ）は、図１（ａ）に示す回路の要
部をトランジスタレベルで表した回路図である。ここで
図１（ｂ）において、バッファの出力部分７のＰチャネ
ルＭＯＳトランジスタＰが常時オンしてしまう縮退故障
を考える。この場合は、前述のように、通常の論理テス
トでは故障は発見しにくい。しかしここで、バッファの
出力部分７の出力端８の状態がハイインピーダンスまた
は“Ｈ”の場合において、制御端子５の制御信号Ｃ5 を
“Ｌ”にすると、ＡＮＤ回路９の出力が“Ｌ”に固定さ
れるので、上記故障がある場合は、電流経路１０を電流
が流れるようになる。このため、測定の前後で静消費電
流に変化が生じ、電源電流異常として、故障を検出する
ことが可能となる。
部をトランジスタレベルで表した回路図である。ここで
図１（ｂ）において、バッファの出力部分７のＰチャネ
ルＭＯＳトランジスタＰが常時オンしてしまう縮退故障
を考える。この場合は、前述のように、通常の論理テス
トでは故障は発見しにくい。しかしここで、バッファの
出力部分７の出力端８の状態がハイインピーダンスまた
は“Ｈ”の場合において、制御端子５の制御信号Ｃ5 を
“Ｌ”にすると、ＡＮＤ回路９の出力が“Ｌ”に固定さ
れるので、上記故障がある場合は、電流経路１０を電流
が流れるようになる。このため、測定の前後で静消費電
流に変化が生じ、電源電流異常として、故障を検出する
ことが可能となる。
【００１１】また、バッファの出力部分７のトランジス
タは正常で、回路内部に電源ライン１（電位ＶDD）から
グランドライン２へのリークパスがある場合出力端８の
レベルが“Ｌ”出力であれば、電流経路１１を流れる電
流の中に、前述のリークパスの電流が含まれてしまうこ
とがあって、このリークパスを見つけにくいことがあ
る。そこで、この場合には制御端子６の制御信号Ｃ6を
“Ｈ”にすると、トランスファゲート１２がオフとな
り、今までプルアップ抵抗ＲP を通って電流経路１１を
流れていた電流がゼロとなる。このため、回路内のわず
かなリークパスの電流でも、電源電流異常として、故障
検出することが可能となる。
タは正常で、回路内部に電源ライン１（電位ＶDD）から
グランドライン２へのリークパスがある場合出力端８の
レベルが“Ｌ”出力であれば、電流経路１１を流れる電
流の中に、前述のリークパスの電流が含まれてしまうこ
とがあって、このリークパスを見つけにくいことがあ
る。そこで、この場合には制御端子６の制御信号Ｃ6を
“Ｈ”にすると、トランスファゲート１２がオフとな
り、今までプルアップ抵抗ＲP を通って電流経路１１を
流れていた電流がゼロとなる。このため、回路内のわず
かなリークパスの電流でも、電源電流異常として、故障
検出することが可能となる。
【００１２】図２は、本発明をプルダウン抵抗付きのバ
ッファに適用した例を示す回路図である。図２（ａ）に
おいて、制御端子５および６の制御信号Ｃ5およびＣ6
が共に“Ｌ”の場合、このバッファは通常動作を示す。
図１（ｂ）は、図１（ａ）の要部をトランジスタレベル
で表した回路図である。ここで、バッファの出力部分７
のＮチャネルＭＯＳトランジスタＮが常時オンしてしま
う縮退故障を考える。上述の場合と同様に、バッファの
出力端８の状態が“Ｌ”またはハイインピーダンスの場
合において、制御端子５の制御信号Ｃ5 を“Ｈ”にする
と、ＯＲ回路１３の出力が“Ｈ”に固定されるので、上
記のような故障の場合には、電流経路１０を電流が流れ
る。従って、制御端子５の制御信号Ｃ5 を変化させた後
で静消費電流が増加し、電源電流異常として、故障を検
出することが可能である。
ッファに適用した例を示す回路図である。図２（ａ）に
おいて、制御端子５および６の制御信号Ｃ5およびＣ6
が共に“Ｌ”の場合、このバッファは通常動作を示す。
図１（ｂ）は、図１（ａ）の要部をトランジスタレベル
で表した回路図である。ここで、バッファの出力部分７
のＮチャネルＭＯＳトランジスタＮが常時オンしてしま
う縮退故障を考える。上述の場合と同様に、バッファの
出力端８の状態が“Ｌ”またはハイインピーダンスの場
合において、制御端子５の制御信号Ｃ5 を“Ｈ”にする
と、ＯＲ回路１３の出力が“Ｈ”に固定されるので、上
記のような故障の場合には、電流経路１０を電流が流れ
る。従って、制御端子５の制御信号Ｃ5 を変化させた後
で静消費電流が増加し、電源電流異常として、故障を検
出することが可能である。
【００１３】また、バッファの出力部分７のトランジス
タは正常で、回路内部に電源ライン１（電位ＶDD）から
グランドライン２へのリークパスがある場合、出力端８
のレベルが“Ｈ”出力であると、電流経路１１を電流が
流れるので、リーク電流がわずかであると、このリーク
電流は、電流経路１１を流れる電流の中にかくれてしま
い、不良を検出することができない。そこでこの場合
は、制御端子６の制御信号Ｃ6 を“Ｈ”にすると、トラ
ンスファゲーア１２がオフとなり、今までプルダウン抵
抗ＲD を通って電流経路１１を流れていた電流がゼロと
なる。このため、わずかなリークパスの電流でも、異常
として検出することが可能となる。
タは正常で、回路内部に電源ライン１（電位ＶDD）から
グランドライン２へのリークパスがある場合、出力端８
のレベルが“Ｈ”出力であると、電流経路１１を電流が
流れるので、リーク電流がわずかであると、このリーク
電流は、電流経路１１を流れる電流の中にかくれてしま
い、不良を検出することができない。そこでこの場合
は、制御端子６の制御信号Ｃ6 を“Ｈ”にすると、トラ
ンスファゲーア１２がオフとなり、今までプルダウン抵
抗ＲD を通って電流経路１１を流れていた電流がゼロと
なる。このため、わずかなリークパスの電流でも、異常
として検出することが可能となる。
【００１４】図３は、本発明の第２の実施例の回路図を
示したものである。制御端子１４および１５の制御信号
Ｃ14およびＣ15が共に“Ｌ”の場合、バッファ部１６お
よび１７は、通常動作を示す。ここで、バッファ部１６
が“Ｈ”またはハイインピーダンス出力状態で、バッフ
ァ部１７が“Ｌ”またはハイインピーダンス出力状態で
ある時、制御端子１４の制御信号Ｃ14を“Ｈ”にする
と、ＥＸ−ＯＲ回路１８および１９の出力がそれぞれ
“Ｌ”および“Ｈ”へ反転するので、バッファ部１６の
出力部分のＰチャネルトランジスタ及びバッファ部１７
の出力部分のＮチャネルトランジスタが常時オンしてし
まっているような場合には、静消費電流が増大する。こ
のため、トランジスタの故障検出が可能となる。また、
制御端子１４および１５の制御信号Ｃ14およびＣ15を
“Ｈ”にすると、プルアップ抵抗ＲP およびプルダウン
抵抗ＲD が、バッファ部１６および１７切り離され、電
流が流れる経路が遮断される。従って、今まで見えなか
った回路内部のわずかなリークパスが検出可能となる。
示したものである。制御端子１４および１５の制御信号
Ｃ14およびＣ15が共に“Ｌ”の場合、バッファ部１６お
よび１７は、通常動作を示す。ここで、バッファ部１６
が“Ｈ”またはハイインピーダンス出力状態で、バッフ
ァ部１７が“Ｌ”またはハイインピーダンス出力状態で
ある時、制御端子１４の制御信号Ｃ14を“Ｈ”にする
と、ＥＸ−ＯＲ回路１８および１９の出力がそれぞれ
“Ｌ”および“Ｈ”へ反転するので、バッファ部１６の
出力部分のＰチャネルトランジスタ及びバッファ部１７
の出力部分のＮチャネルトランジスタが常時オンしてし
まっているような場合には、静消費電流が増大する。こ
のため、トランジスタの故障検出が可能となる。また、
制御端子１４および１５の制御信号Ｃ14およびＣ15を
“Ｈ”にすると、プルアップ抵抗ＲP およびプルダウン
抵抗ＲD が、バッファ部１６および１７切り離され、電
流が流れる経路が遮断される。従って、今まで見えなか
った回路内部のわずかなリークパスが検出可能となる。
【００１５】
【発明の効果】以上説明したように本発明の半導体集積
回路は、任意のプルアップ抵抗付きまたはプルダウン抵
抗付きのバッファのプルアップレベルまたはプルダウン
レベルを、制御信号によって強制的に反転することがで
き、しかも別の制御信号によってプルアップ抵抗または
プルダウン抵抗をバッファから切り離すことができる回
路を内蔵している。
回路は、任意のプルアップ抵抗付きまたはプルダウン抵
抗付きのバッファのプルアップレベルまたはプルダウン
レベルを、制御信号によって強制的に反転することがで
き、しかも別の制御信号によってプルアップ抵抗または
プルダウン抵抗をバッファから切り離すことができる回
路を内蔵している。
【００１６】このことにより、本発明によれば抵抗付き
バッファの縮退故障及び回路内部のリークパスを、もれ
なく発見することができる。
バッファの縮退故障及び回路内部のリークパスを、もれ
なく発見することができる。
【図１】分図（ａ）は、本発明の第１の実施例の半導体
集積回路におけるプルアップ抵抗付きバッファの回路図
である。分図（ｂ）は、分図（ａ）の要部を、トランジ
スタレベルで表した回路図である。
集積回路におけるプルアップ抵抗付きバッファの回路図
である。分図（ｂ）は、分図（ａ）の要部を、トランジ
スタレベルで表した回路図である。
【図２】分図（ａ）は、本発明の第１の実施例の半導体
集積回路におけるプルダウン抵抗付きバッファの回路図
である。分図（ｂ）は、分図（ａ）の要部を、トランジ
スタレベルで表した回路図である。
集積回路におけるプルダウン抵抗付きバッファの回路図
である。分図（ｂ）は、分図（ａ）の要部を、トランジ
スタレベルで表した回路図である。
【図３】本発明の第２の実施例の半導体集積回路におけ
るバッファの回路図である。
るバッファの回路図である。
【図４】分図（ａ）は、従来の半導体集積回路における
プルアップ抵抗付きバッファの回路図である。分図
（ｂ）は、従来の半導体集積回路におけるプルダウン抵
抗付きバッファの回路図である。
プルアップ抵抗付きバッファの回路図である。分図
（ｂ）は、従来の半導体集積回路におけるプルダウン抵
抗付きバッファの回路図である。
１ 電源ライン ２ グランドライン ３，４，１０，１１ 電流経路 ５，６，１４，１５ 制御端子 ７ 出力部分 ８ 出力端 ９ ＡＮＤ回路 １２ トランスファゲート １３ ＯＲ回路 １６，１７ バッファ部 １８，１９ ＥＸ−ＯＲ回路
Claims (1)
- 【請求項１】 出力信号の電位レベルを、出力端と固定
電位源との間に設けられた抵抗を介して、プルアップレ
ベルおよびプルダウンレベルのいずれか一方の予め定め
られたレベルに強制することのできる抵抗付きバッファ
を含む半導体集積回路において、 前記バッファは、動作が第１の二値制御信号と第２の二
値制御信号とによって制御される回路を有し、 前記回路は、前記第１の二値制御信号の一方の状態にお
いては、前記第２の二値制御信号の状態に応じて、前記
予め定められたレベルを反転させるように動作し、前記
第１の二値制御信号の他方の状態においては、前記出力
端と前記固定電位源との間の導通を遮断するように動作
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248690A JPH0590940A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248690A JPH0590940A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590940A true JPH0590940A (ja) | 1993-04-09 |
Family
ID=17181887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248690A Pending JPH0590940A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
-
1991
- 1991-09-27 JP JP3248690A patent/JPH0590940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |