JPH09297968A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH09297968A JPH09297968A JP8109655A JP10965596A JPH09297968A JP H09297968 A JPH09297968 A JP H09297968A JP 8109655 A JP8109655 A JP 8109655A JP 10965596 A JP10965596 A JP 10965596A JP H09297968 A JPH09297968 A JP H09297968A
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- Japan
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- adder
- clock
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- Rotational Drive Of Disk (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 従来は、ＢＩＤＡＴＡ信号のエッジとクロッ
ク信号のエッジとの位相比較を行っているため、位相誤
差信号に同期信号の７５Ｈｚ成分が混入し、この７５Ｈ
ｚ成分をＬＰＦで除去することができず、クロック信号
の安定性が悪化するという問題があった。 【解決手段】 所定パルス幅のパルスが間欠的に含まれ
る入力信号を供給され、入力信号のエッジ間隔を計測す
る計測手段と、計測手段で得られたエッジ間隔値が所定
パルス幅を基準とする所定範囲であるとき上記エッジ間
隔値に基づいてクロック信号を発生出力するクロック発
生手段とを有する。このため、エッジ間隔が所定パルス
幅を基準とする所定範囲外のパルスはクロック信号の発
生には寄与せず、この所定範囲外のパルスの繰り返し周
波数が低周波数であってもクロック信号に上記低周波数
成分が混入することを防止できる。
ク信号のエッジとの位相比較を行っているため、位相誤
差信号に同期信号の７５Ｈｚ成分が混入し、この７５Ｈ
ｚ成分をＬＰＦで除去することができず、クロック信号
の安定性が悪化するという問題があった。 【解決手段】 所定パルス幅のパルスが間欠的に含まれ
る入力信号を供給され、入力信号のエッジ間隔を計測す
る計測手段と、計測手段で得られたエッジ間隔値が所定
パルス幅を基準とする所定範囲であるとき上記エッジ間
隔値に基づいてクロック信号を発生出力するクロック発
生手段とを有する。このため、エッジ間隔が所定パルス
幅を基準とする所定範囲外のパルスはクロック信号の発
生には寄与せず、この所定範囲外のパルスの繰り返し周
波数が低周波数であってもクロック信号に上記低周波数
成分が混入することを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルＰＬＬ回
路に関し、入力信号に含まれる所定パルス幅のパルスに
同期したクロック信号を発生するディジタルＰＬＬ回路
に関する。
路に関し、入力信号に含まれる所定パルス幅のパルスに
同期したクロック信号を発生するディジタルＰＬＬ回路
に関する。
【０００２】
【従来の技術】図５は従来のアナログＰＬＬ（フェーズ
・ロックド・ループ）回路の一例のブロック図を示す。
同図中、端子１０には所定周波数成分を含む入力信号が
入来し、位相比較器１１に供給される。位相比較器１１
は上記の入力信号と分周器１４より供給される所定周波
数の信号との位相比較を行い、位相誤差信号を生成す
る。この位相誤差信号はＬＰＦ（低域フィルタ）１２を
通してＶＣＯ（電圧制御型発振器）１３に供給される。
ＶＣＯ１３の出力する発振信号は分周器１４で分周され
所定周波数とされて端子１５から出力されると共に、位
相比較器１１に供給される。これによってＶＣＯ１３は
入力信号の所定周波数成分に同期した発振信号を生成
し、この信号が端子１５より出力される。
・ロックド・ループ）回路の一例のブロック図を示す。
同図中、端子１０には所定周波数成分を含む入力信号が
入来し、位相比較器１１に供給される。位相比較器１１
は上記の入力信号と分周器１４より供給される所定周波
数の信号との位相比較を行い、位相誤差信号を生成す
る。この位相誤差信号はＬＰＦ（低域フィルタ）１２を
通してＶＣＯ（電圧制御型発振器）１３に供給される。
ＶＣＯ１３の出力する発振信号は分周器１４で分周され
所定周波数とされて端子１５から出力されると共に、位
相比較器１１に供給される。これによってＶＣＯ１３は
入力信号の所定周波数成分に同期した発振信号を生成
し、この信号が端子１５より出力される。
【０００３】
【発明が解決しようとする課題】記録可能な光ディスク
では、回転制御のための同期信号とアドレス信号などの
制御信号だけを予めディスクに記録しておくことが行わ
れている。その方式として、レコーダブル・コンパクト
・ディスク・システム（ＣＤ−Ｒ）の規格であるオレン
ジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グ
ルーブを蛇行させて形成することによって同期信号を記
録するという方法がある。このようにグルーブを蛇行さ
せることによってディスク上に記録された信号をＷＢＬ
（ウォブル）信号と呼ばれる。
では、回転制御のための同期信号とアドレス信号などの
制御信号だけを予めディスクに記録しておくことが行わ
れている。その方式として、レコーダブル・コンパクト
・ディスク・システム（ＣＤ−Ｒ）の規格であるオレン
ジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グ
ルーブを蛇行させて形成することによって同期信号を記
録するという方法がある。このようにグルーブを蛇行さ
せることによってディスク上に記録された信号をＷＢＬ
（ウォブル）信号と呼ばれる。
【０００４】このＷＢＬ信号はディスクのアドレス等の
情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡ
でＦＳＫ変調された信号であり、ディスク回転が規定の
線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚで
ある。上記のアドレス等の情報であるＡＴＩＰ信号は同
期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号
ＣＲＣとより構成され、同期信号の繰り返し周波数は７
５Ｈｚである。
情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡ
でＦＳＫ変調された信号であり、ディスク回転が規定の
線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚで
ある。上記のアドレス等の情報であるＡＴＩＰ信号は同
期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号
ＣＲＣとより構成され、同期信号の繰り返し周波数は７
５Ｈｚである。
【０００５】図４（Ａ）はディスクより再生されたＷＢ
Ｌ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。
このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給し
て図４（Ｂ）に示す如きクロック信号を生成する。上記
のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しは
アドレス及びＣＲＣであり、同期信号はアドレス及びＣ
ＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３
Ｔのパターンとされている。なお、本明細書でパルス幅
とはパルスのローレベル期間、ハイレベル期間夫々の間
隔をいう。
Ｌ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。
このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給し
て図４（Ｂ）に示す如きクロック信号を生成する。上記
のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しは
アドレス及びＣＲＣであり、同期信号はアドレス及びＣ
ＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３
Ｔのパターンとされている。なお、本明細書でパルス幅
とはパルスのローレベル期間、ハイレベル期間夫々の間
隔をいう。
【０００６】ここで、位相比較器１１は図４（Ａ），
（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号
のエッジとの位相比較を行っているため、位相誤差信号
に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分
はＬＰＦ１２では除去することができず、クロック信号
の安定性が悪化するという問題があった。
（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号
のエッジとの位相比較を行っているため、位相誤差信号
に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分
はＬＰＦ１２では除去することができず、クロック信号
の安定性が悪化するという問題があった。
【０００７】本発明は上記の点に鑑みなされたもので、
入力信号に含まれる低周波数成分が出力クロック信号に
混入することを防止し、クロック信号の安定性が向上す
るディジタルＰＬＬ回路を提供することを目的とする。
入力信号に含まれる低周波数成分が出力クロック信号に
混入することを防止し、クロック信号の安定性が向上す
るディジタルＰＬＬ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、所定パルス幅のパルスが間欠的に含まれる入力信号
を供給され、上記入力信号のエッジ間隔を計測する計測
手段と、上記計測手段で得られたエッジ間隔値が所定パ
ルス幅を基準とする所定範囲であるとき上記エッジ間隔
値に基づいてクロック信号を発生出力するクロック発生
手段とを有する。
は、所定パルス幅のパルスが間欠的に含まれる入力信号
を供給され、上記入力信号のエッジ間隔を計測する計測
手段と、上記計測手段で得られたエッジ間隔値が所定パ
ルス幅を基準とする所定範囲であるとき上記エッジ間隔
値に基づいてクロック信号を発生出力するクロック発生
手段とを有する。
【０００９】このため、エッジ間隔が所定パルス幅を基
準とする所定範囲外のパルスはクロック信号の発生には
寄与せず、この所定範囲外のパルスの繰り返し周波数が
低周波数であってもクロック信号に上記低周波数成分が
混入することを防止できる。請求項２に記載の発明は、
請求項１記載のディジタルＰＬＬ回路において、前記ク
ロック発生手段が発生するクロック信号のタイミングで
得られる前記計測手段の計測値から位相誤差を検出し、
上記計測手段の計測したエッジ間隔値を補正する位相補
正手段を有する。
準とする所定範囲外のパルスはクロック信号の発生には
寄与せず、この所定範囲外のパルスの繰り返し周波数が
低周波数であってもクロック信号に上記低周波数成分が
混入することを防止できる。請求項２に記載の発明は、
請求項１記載のディジタルＰＬＬ回路において、前記ク
ロック発生手段が発生するクロック信号のタイミングで
得られる前記計測手段の計測値から位相誤差を検出し、
上記計測手段の計測したエッジ間隔値を補正する位相補
正手段を有する。
【００１０】このため、クロック信号は、入力信号に含
まれる所定パルス幅のパルスのエッジ間隔に基づく周波
数に合致するだけでなく、上記パルスの位相にも合致す
るよう制御されて発生され、クロック信号の安定性が向
上する。
まれる所定パルス幅のパルスのエッジ間隔に基づく周波
数に合致するだけでなく、上記パルスの位相にも合致す
るよう制御されて発生され、クロック信号の安定性が向
上する。
【００１１】
【発明の実施の形態】図２は本発明回路を適用したＣＤ
−Ｒの記録系サーボシステムの一実施例のブロック図を
示す。同図中、光ディスク２０はスピンドルモータ２２
によって回転される。光ピックアップ２４はディスク２
０から図３（Ｂ）に示すウォブル信号を再生し、これを
２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。な
お、同図（Ａ）は同図（Ｂ）のウォブル信号に対応する
ＡＴＩＰ信号を示している。
−Ｒの記録系サーボシステムの一実施例のブロック図を
示す。同図中、光ディスク２０はスピンドルモータ２２
によって回転される。光ピックアップ２４はディスク２
０から図３（Ｂ）に示すウォブル信号を再生し、これを
２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。な
お、同図（Ａ）は同図（Ｂ）のウォブル信号に対応する
ＡＴＩＰ信号を示している。
【００１２】上記のＷＢＬ信号はＦＳＫ復調回路２６に
供給され、ＢＩＤＡＴＡ信号が復調される。ディジタル
ＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期し
たクロック信号を生成してスイッチ３２に供給する。ス
イッチ３２は始動時に再生されたＷＢＬ信号を選択し、
ディスク２０の回転が安定するとディジタルＰＬＬ回路
３０の出力するクロック信号を選択してスピンドルサー
ボ回路３４に供給する。スピンドルサーボ回路３４はス
イッチ３２から供給されるＷＢＬ信号を１／３．５分周
した信号、又はクロック信号に基づいてスピンドルモー
タ２２の回転制御を行い、ディスク２０の線走度が一定
となるようにする。
供給され、ＢＩＤＡＴＡ信号が復調される。ディジタル
ＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期し
たクロック信号を生成してスイッチ３２に供給する。ス
イッチ３２は始動時に再生されたＷＢＬ信号を選択し、
ディスク２０の回転が安定するとディジタルＰＬＬ回路
３０の出力するクロック信号を選択してスピンドルサー
ボ回路３４に供給する。スピンドルサーボ回路３４はス
イッチ３２から供給されるＷＢＬ信号を１／３．５分周
した信号、又はクロック信号に基づいてスピンドルモー
タ２２の回転制御を行い、ディスク２０の線走度が一定
となるようにする。
【００１３】図１は本発明のディジタルＰＬＬ回路３０
の一実施例のブロック図を示す。同図中、端子４０には
図４（Ａ）に示す如きＢＩＤＡＴＡ信号が入来しエッジ
カウンタ４２に供給される。計測手段としてのエッジカ
ウンタ４２はＢＩＤＡＴＡ信号の立上り及び立下りのエ
ッジでリセットされた後端子４４より入来するシステム
クロックをカウントしてエッジ間隔を計測し出力する。
このシステムクロックは、ディスク２０を１倍速、２倍
速、４倍速と動作速度を可変するのに対応してシステム
クロック周波数も１倍、２倍、４倍と連動して可変さ
れ、どの動作速度においてもＢＩＤＡＴＡ信号のパルス
幅１Ｔにおけるシステムクロックのパルス数は標準で６
８６パルスである。これにより、エッジカウンタ４２は
標準でパルス幅１Ｔでカウント値が６８６，パルス幅２
Ｔでカウント値が１３７２，パルス幅３Ｔでカウント値
が２０５８となる。
の一実施例のブロック図を示す。同図中、端子４０には
図４（Ａ）に示す如きＢＩＤＡＴＡ信号が入来しエッジ
カウンタ４２に供給される。計測手段としてのエッジカ
ウンタ４２はＢＩＤＡＴＡ信号の立上り及び立下りのエ
ッジでリセットされた後端子４４より入来するシステム
クロックをカウントしてエッジ間隔を計測し出力する。
このシステムクロックは、ディスク２０を１倍速、２倍
速、４倍速と動作速度を可変するのに対応してシステム
クロック周波数も１倍、２倍、４倍と連動して可変さ
れ、どの動作速度においてもＢＩＤＡＴＡ信号のパルス
幅１Ｔにおけるシステムクロックのパルス数は標準で６
８６パルスである。これにより、エッジカウンタ４２は
標準でパルス幅１Ｔでカウント値が６８６，パルス幅２
Ｔでカウント値が１３７２，パルス幅３Ｔでカウント値
が２０５８となる。
【００１４】１Ｔ発生回路４６はエッジカウンタ４２よ
り供給されるカウント値が０となる直前のカウント値
（最大値）が６８６±α（但し、αは数１０程度の
値）、又は１３７２±２・αの範囲にあるかどうかを判
定し、この最大値が６８６±αの範囲であれば上記最大
値を１Ｔの値として保持し、最大値が１３７２±２・α
の範囲であれば最大値の１／２の値を１Ｔの値として保
持する。つまり、１Ｔ発生回路４６ではＢＩＤＡＴＡ信
号のパルス幅１Ｔ，２Ｔを検出してこれらから１Ｔの値
を発生し、ＢＩＤＡＴＡ信号のパルス幅３Ｔについては
無視している。この１Ｔ発生回路４６の出力する値６８
６近傍の１Ｔの値はエッジ間隔値として加算器４８及び
乗算器５０夫々に供給される。
り供給されるカウント値が０となる直前のカウント値
（最大値）が６８６±α（但し、αは数１０程度の
値）、又は１３７２±２・αの範囲にあるかどうかを判
定し、この最大値が６８６±αの範囲であれば上記最大
値を１Ｔの値として保持し、最大値が１３７２±２・α
の範囲であれば最大値の１／２の値を１Ｔの値として保
持する。つまり、１Ｔ発生回路４６ではＢＩＤＡＴＡ信
号のパルス幅１Ｔ，２Ｔを検出してこれらから１Ｔの値
を発生し、ＢＩＤＡＴＡ信号のパルス幅３Ｔについては
無視している。この１Ｔ発生回路４６の出力する値６８
６近傍の１Ｔの値はエッジ間隔値として加算器４８及び
乗算器５０夫々に供給される。
【００１５】加算器４８は１Ｔの値にビット数低減のた
めに定数発生器５２から供給される定数−３４３を加算
してディジタル低域フィルタ５４に供給する。ディジタ
ル低域フィルタ５４は供給される値の急激な変動成分を
除去して加算器５６に供給する。加算器５６では定数発
生器５８から供給される定数３４３を加算して１Ｔの値
とした後、加算器６０に供給する。加算器６０では位相
誤差補正値が加算され、補正された１Ｔの値がＮＣＯ
（数値制御型発振器）６２に供給される。
めに定数発生器５２から供給される定数−３４３を加算
してディジタル低域フィルタ５４に供給する。ディジタ
ル低域フィルタ５４は供給される値の急激な変動成分を
除去して加算器５６に供給する。加算器５６では定数発
生器５８から供給される定数３４３を加算して１Ｔの値
とした後、加算器６０に供給する。加算器６０では位相
誤差補正値が加算され、補正された１Ｔの値がＮＣＯ
（数値制御型発振器）６２に供給される。
【００１６】ＮＣＯ６２は端子６４からシステムクロッ
クを供給されており、このシステムクロックをカウント
してそのカウント値が加算器６０よりの１Ｔの値となっ
たときに立上る図４（Ｂ）に示すクロック信号を発生
し、カウント値をリセットする。このクロック信号は端
子６６より出力されると共にラッチ回路６８に供給され
る。上記の１Ｔ発生回路４６，加算器４８乃至ＮＣＯ６
２がクロック発生手段に対応する。
クを供給されており、このシステムクロックをカウント
してそのカウント値が加算器６０よりの１Ｔの値となっ
たときに立上る図４（Ｂ）に示すクロック信号を発生
し、カウント値をリセットする。このクロック信号は端
子６６より出力されると共にラッチ回路６８に供給され
る。上記の１Ｔ発生回路４６，加算器４８乃至ＮＣＯ６
２がクロック発生手段に対応する。
【００１７】ラッチ回路６８はエッジカウンタ４２の出
力するカウント値を供給されており、ラッチ回路６８は
ＮＣＯ６２から供給されるクロック信号の立上りによっ
て上記カウント値をラッチして減算器７０に供給する。
但し、ラッチ回路６８はＢＩＤＡＴＡ信号のパルス幅１
Ｔ，２Ｔ，３Ｔのエッジから最初にクロック信号の立上
りが入来したときにのみラッチを行い、２番目、３番目
のクロック信号の立上りではラッチを行わないためであ
る。
力するカウント値を供給されており、ラッチ回路６８は
ＮＣＯ６２から供給されるクロック信号の立上りによっ
て上記カウント値をラッチして減算器７０に供給する。
但し、ラッチ回路６８はＢＩＤＡＴＡ信号のパルス幅１
Ｔ，２Ｔ，３Ｔのエッジから最初にクロック信号の立上
りが入来したときにのみラッチを行い、２番目、３番目
のクロック信号の立上りではラッチを行わないためであ
る。
【００１８】減算器７０にはこの他に１Ｔ発生回路４６
の出力する１Ｔの値に乗算器５０で１／２を乗算した値
が基準値として供給されており、減算器７０はラッチ回
路６８が出力する値から基準値を減算して位相誤差値を
求め積分器７２に供給する。このように１Ｔの値の１／
２を基準値としているのは図４（Ａ），（Ｂ）に示す如
く、クロック信号の立上りがＢＩＤＡＴＡ信号のパルス
幅１Ｔの中央位置となるようにするためである。
の出力する１Ｔの値に乗算器５０で１／２を乗算した値
が基準値として供給されており、減算器７０はラッチ回
路６８が出力する値から基準値を減算して位相誤差値を
求め積分器７２に供給する。このように１Ｔの値の１／
２を基準値としているのは図４（Ａ），（Ｂ）に示す如
く、クロック信号の立上りがＢＩＤＡＴＡ信号のパルス
幅１Ｔの中央位置となるようにするためである。
【００１９】積分器７２は位相誤差値を比例積分する。
その積分値は乗算器で１／Ｋ（Ｋは１以上の実数）を乗
算されて位相誤差補正値とされ、加算器６０に供給され
る。上記の乗算器５０，ラッチ回路６８乃至乗算器７
４，加算器６０が位相補正手段に対応する。
その積分値は乗算器で１／Ｋ（Ｋは１以上の実数）を乗
算されて位相誤差補正値とされ、加算器６０に供給され
る。上記の乗算器５０，ラッチ回路６８乃至乗算器７
４，加算器６０が位相補正手段に対応する。
【００２０】このように１Ｔ発生器４６ではＢＩＤＡＴ
Ａ信号のパルス幅１Ｔ，２Ｔだけから１Ｔの値を生成
し、ＢＩＤＡＴＡ信号のパルス幅３Ｔは使用していな
い。ＢＩＤＡＴＡ信号内の繰り返し周波数７５Ｈｚ（１
倍速のとき）同期信号（ＡＴＩＰ syc ）は３Ｔ，１Ｔ，
１Ｔ，３Ｔのパターンであり、１Ｔ発生器４６では３Ｔ
パターンを使用しないために１Ｔ発生器４６の出力値に
は同期信号の７５Ｈｚ成分が混入することはなくクロッ
ク信号の安定性が向上する。
Ａ信号のパルス幅１Ｔ，２Ｔだけから１Ｔの値を生成
し、ＢＩＤＡＴＡ信号のパルス幅３Ｔは使用していな
い。ＢＩＤＡＴＡ信号内の繰り返し周波数７５Ｈｚ（１
倍速のとき）同期信号（ＡＴＩＰ syc ）は３Ｔ，１Ｔ，
１Ｔ，３Ｔのパターンであり、１Ｔ発生器４６では３Ｔ
パターンを使用しないために１Ｔ発生器４６の出力値に
は同期信号の７５Ｈｚ成分が混入することはなくクロッ
ク信号の安定性が向上する。
【００２１】また、１Ｔ発生回路４６から加算器４８，
ディジタル低域フィルタ５４，加算器４８の経路の周波
数系の他に、乗算器５０及びラッチ回路６８から加算器
７０，積分器７２，乗算器７４の経路の位相系を設け、
加算器６０で周波数系と位相系とによりクロック信号を
生成するためＢＩＤＡＴＡ信号に同期した安定したクロ
ック信号を生成できる。また、本実施例は全てディジタ
ル回路で構成されているため、周囲温度や電源電圧の変
動に対してアナログ回路よりも強くなり、半導体集積化
したとき外付回路を無くすことができる。また、端子４
４，６４より供給するシステムクロックの周波数を変更
するだけで動作速度１倍速、２倍速、４倍速夫々に対応
することができる。また、エッジカウンタ４２のカウン
ト値に基づいて動作するため、直線性が良く、フェーズ
・ロック動作のキャプチャーレンジが広くなる。
ディジタル低域フィルタ５４，加算器４８の経路の周波
数系の他に、乗算器５０及びラッチ回路６８から加算器
７０，積分器７２，乗算器７４の経路の位相系を設け、
加算器６０で周波数系と位相系とによりクロック信号を
生成するためＢＩＤＡＴＡ信号に同期した安定したクロ
ック信号を生成できる。また、本実施例は全てディジタ
ル回路で構成されているため、周囲温度や電源電圧の変
動に対してアナログ回路よりも強くなり、半導体集積化
したとき外付回路を無くすことができる。また、端子４
４，６４より供給するシステムクロックの周波数を変更
するだけで動作速度１倍速、２倍速、４倍速夫々に対応
することができる。また、エッジカウンタ４２のカウン
ト値に基づいて動作するため、直線性が良く、フェーズ
・ロック動作のキャプチャーレンジが広くなる。
【００２２】なお、上記実施例では１Ｔ発生回路でＢＩ
ＤＡＴＡ信号のパルス幅１Ｔ及び２Ｔの検出値から１Ｔ
の値を発生しているが、これはＢＩＤＡＴＡ信号のパル
ス幅１Ｔの検出値だけから１Ｔの値を発生しても良く、
上記実施例に限定されない。
ＤＡＴＡ信号のパルス幅１Ｔ及び２Ｔの検出値から１Ｔ
の値を発生しているが、これはＢＩＤＡＴＡ信号のパル
ス幅１Ｔの検出値だけから１Ｔの値を発生しても良く、
上記実施例に限定されない。
【００２３】
【発明の効果】上述の如く、請求項１に記載の発明は、
所定パルス幅のパルスが間欠的に含まれる入力信号を供
給され、上記入力信号のエッジ間隔を計測する計測手段
と、上記計測手段で得られたエッジ間隔値が所定パルス
幅を基準とする所定範囲であるとき上記エッジ間隔値に
基づいてクロック信号を発生出力するクロック発生手段
とを有する。
所定パルス幅のパルスが間欠的に含まれる入力信号を供
給され、上記入力信号のエッジ間隔を計測する計測手段
と、上記計測手段で得られたエッジ間隔値が所定パルス
幅を基準とする所定範囲であるとき上記エッジ間隔値に
基づいてクロック信号を発生出力するクロック発生手段
とを有する。
【００２４】このため、エッジ間隔が所定パルス幅を基
準とする所定範囲外のパルスはクロック信号の発生には
寄与せず、この所定範囲外のパルスの繰り返し周波数が
低周波数であってもクロック信号に上記低周波数成分が
混入することを防止できる。また、請求項２に記載の発
明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミ
ングで得られる前記計測手段の計測値から位相誤差を検
出し、上記計測手段の計測したエッジ間隔値を補正する
位相補正手段を有する。
準とする所定範囲外のパルスはクロック信号の発生には
寄与せず、この所定範囲外のパルスの繰り返し周波数が
低周波数であってもクロック信号に上記低周波数成分が
混入することを防止できる。また、請求項２に記載の発
明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミ
ングで得られる前記計測手段の計測値から位相誤差を検
出し、上記計測手段の計測したエッジ間隔値を補正する
位相補正手段を有する。
【００２５】このため、クロック信号は、入力信号に含
まれる所定パルス幅のパルスのエッジ間隔に基づく周波
数に合致するだけでなく、上記パルスの位相にも合致す
るよう制御されて発生され、クロック信号の安定性が向
上する。
まれる所定パルス幅のパルスのエッジ間隔に基づく周波
数に合致するだけでなく、上記パルスの位相にも合致す
るよう制御されて発生され、クロック信号の安定性が向
上する。
【図１】本発明のブロック図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明を説明するための信号波形図である。
【図５】従来回路のブロック図である。
４２ エッジカウンタ ４６ １Ｔ発生回路 ４８，５６，６０，７０ 加算器 ５０，７４ 乗算器 ５２，５８ 定数発生器 ５４ ディジタル低域フィルタ ６２ ＮＣＯ ６８ ラッチ回路 ７２ 積分器
Claims (2)
- 【請求項１】 所定パルス幅のパルスが間欠的に含まれ
る入力信号を供給され、上記入力信号のエッジ間隔を計
測する計測手段と、 上記計測手段で得られたエッジ間隔値が所定パルス幅を
基準とする所定範囲であるとき上記エッジ間隔値に基づ
いてクロック信号を発生出力するクロック発生手段とを
有することを特徴とするディジタルＰＬＬ回路。 - 【請求項２】 請求項１記載のディジタルＰＬＬ回路に
おいて、 前記クロック発生手段が発生するクロック信号のタイミ
ングで得られる前記計測手段の計測値から位相誤差を検
出し、上記計測手段の計測したエッジ間隔値を補正する
位相補正手段を有することを特徴とするディジタルＰＬ
Ｌ回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109655A JPH09297968A (ja) | 1996-04-30 | 1996-04-30 | ディジタルｐｌｌ回路 |
| US08/839,015 US5946279A (en) | 1996-04-30 | 1997-04-23 | Servo circuit, digital PLL circuit and optical disk device |
| DE69730628T DE69730628T2 (de) | 1996-04-30 | 1997-04-29 | Optisches Plattengerät |
| EP01124944A EP1179822A1 (en) | 1996-04-30 | 1997-04-29 | Digital PLL circuit |
| DE69717533T DE69717533T2 (de) | 1996-04-30 | 1997-04-29 | Servoschaltung |
| DE69724164T DE69724164T2 (de) | 1996-04-30 | 1997-04-29 | Servoschaltung |
| EP97302912A EP0805438B1 (en) | 1996-04-30 | 1997-04-29 | Servo circuit |
| EP01124945A EP1179821B1 (en) | 1996-04-30 | 1997-04-29 | Servo circuit |
| EP01124943A EP1191530B1 (en) | 1996-04-30 | 1997-04-29 | Optical disk device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109655A JPH09297968A (ja) | 1996-04-30 | 1996-04-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297968A true JPH09297968A (ja) | 1997-11-18 |
Family
ID=14515801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109655A Pending JPH09297968A (ja) | 1996-04-30 | 1996-04-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100321101A1 (en) * | 2009-06-17 | 2010-12-23 | Chih-Ting Hu | Automatic internal trimming calibration method to compensate process variation |
-
1996
- 1996-04-30 JP JP8109655A patent/JPH09297968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100321101A1 (en) * | 2009-06-17 | 2010-12-23 | Chih-Ting Hu | Automatic internal trimming calibration method to compensate process variation |
| US8386829B2 (en) * | 2009-06-17 | 2013-02-26 | Macronix International Co., Ltd. | Automatic internal trimming calibration method to compensate process variation |
| US8595544B2 (en) | 2009-06-17 | 2013-11-26 | Macronix International Co., Ltd. | Automatic internal trimming calibration method to compensate process variation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |