JPH09213009A

JPH09213009A - 再生装置

Info

Publication number: JPH09213009A
Application number: JP1533896A
Authority: JP
Inventors: Yasuyuki Tanaka; 康之田中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-01-31
Filing date: 1996-01-31
Publication date: 1997-08-15
Anticipated expiration: 2016-01-31
Also published as: JP3576675B2

Abstract

(57)【要約】【課題】温度変化や経時変化等の影響を受けず、安定
してクロックを発生すると共に、常に良好な等化特性を
実現する。【解決手段】再生装置は、再生データを等化する等化
手段と、クロックを発生する発振手段と、前記発振手段
の出力クロックと前記再生データとの位相差を検出する
位相差検出手段と、前記発振手段の出力クロックの周波
数と所定の周波数との誤差を検出する周波数検出手段
と、前記周波数検出手段の出力を用いて前記等化手段の
等化特性を制御する等化制御手段と、前記位相検出手段
の出力と前記周波数検出手段の出力とを用いて前記発振
手段の発振動作を制御する発振制御手段とを備えて構成
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、再生装置及び方法
に関し、特には、デジタル信号の再生に関するものであ
る。

【０００２】

【従来の技術】従来、デジタルＶＴＲ等のように高速度
のデータを伝送（記録再生）する装置において、受信デ
ータ列からクロックを抽出する場合に、図１４に示した
ようなフェイズロックドループ（以下ＰＬＬ）を用いる
ことが知られている。

【０００３】図１４において、位相比較回路５０１によ
り再生データとクロックとの位相差を検出し、これらの
間の位相誤差を示す信号にＬＰＦ５０２によりフィルタ
処理を施してＶＣＯ５０３に出力する。ＶＣＯ５０３は
制御信号の電圧に対応した周波数のクロックを発生す
る。分周器５０４はクロックを分周して位相比較回路５
０１に帰還する。

【０００４】

【発明が解決しようとする課題】しかしながら、前述の
如き装置では、クロックを発生するためのＰＬＬ回路を
すべてアナログ回路で構成しているため、温度変化や経
時変化等の周囲の環境の変化により回路の特性が変動し
やすく、クロックの発生動作が不安定になってしまう。

【０００５】また、デジタルＶＴＲにおいてもアナログ
ＶＴＲと同様に早送り、スロー再生などの特殊再生機能
を実現することが求められているが、このような特殊再
生時においては、ヘッドとテープとの相対速度が変化
し、それに伴って再生信号の周波数が変化してしまう。

【０００６】従って、再生信号の周波数の変動が大きく
なると、再生信号周波数がＰＬＬのロックレンジからは
ずれてしまい、クロックを得ることができなくなってし
まう。

【０００７】また、前述の如きデジタルＶＴＲにおいて
は、より良好なデータを得るために再生信号の波形を等
化するイコライザが用いられているが、イコライザの等
化特性が通常再生時に最適な信号波形になるような特性
に設定されたまま固定されてしまうと、前述のように特
殊再生時には再生信号の周波数が変動するので、特殊再
生時においては最適な特性にはならず、再生データ中の
エラーが多くなり、再生画質が劣化してしまう。

【０００８】本発明は前述の如き問題を解決することを
目的とする。

【０００９】本願の他の目的は、温度変化や経時変化等
の影響を受けず、安定してクロックを発生すると共に、
常に良好な等化特性を実現可能とすることを目的とす
る。

【００１０】

【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は再生データを
等化する等化手段と、クロックを発生する発振手段と、
前記発振手段の出力クロックと前記再生データとの位相
差を検出する位相差検出手段と、前記発振手段の出力ク
ロックの周波数と所定の周波数との誤差を検出する周波
数検出手段と、前記周波数検出手段の出力を用いて前記
等化手段の等化特性を制御する等化制御手段と、前記位
相検出手段の出力と前記周波数検出手段の出力とを用い
て前記発振手段の発振動作を制御する発振制御手段とを
備えて構成されている。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。

【００１２】本実施形態では、本発明をデジタルＶＴＲ
に適用した場合について説明する。図１はこのようなデ
ジタルＶＴＲの再生系の構成を示すブロック図である。

【００１３】図１において、磁気テープＴから磁気ヘッ
ド１０１により再生された信号は、ヘッドアンプ１０３
により増幅されてイコライザ１０５に出力される。

【００１４】なお、本実施例におけるデジタルＶＴＲに
おいては１フレーム分のビデオ信号をテープＴ上に形成
される１０本のヘリカルトラックに記録しているが、も
ちろんこれ以外でもよい。

【００１５】イコライザ１０５は再生信号に対していわ
ゆる積分等化処理を施す。そして、等化された再生信号
はＶＣＡ（Variable Cntrol Amplifier ）１０７に出力
され、増幅される。ＶＣＡ１０７はゲインを制御可能な
増幅器であり、後述のようにＤ／Ａ変換器１３３からの
制御信号によりゲインが制御される。

【００１６】一方、１１７は加算器であり、後述のよう
にＤ／Ａ変換器１１５，１１７から出力される制御信号
を加算してＶＣＯ１１９に出力する。

【００１７】ＶＣＯ１１９は加算器１１７からの制御信
号の電圧に応じた周波数のクロックを発生し、逓倍回路
１２１に出力する。逓倍回路１２１はＶＣＯ１１９から
のクロックの周波数を２倍に逓倍する。

【００１８】図１においては、破線で囲まれた部分がデ
ジタル回路で構成されており、Ｄ／Ａ変換器１１７を除
き逓倍回路１２１からのクロックで動作する。また、こ
れ以外の部分についてはアナログ回路で同一集積回路上
に構成している。

【００１９】以下、破線部分のデジタル回路の動作につ
いて説明する。

【００２０】前述のようにＶＣＡ１０７により振幅が制
御された再生信号は、Ａ／Ｄ変換器１０９によりサンプ
リングされると共に、１サンプル複数ビット（本実施例
では５ビット）のデジタル信号に変換される。

【００２１】ここで、テープＴに記録されている信号は
もちろんデジタル信号であるが、再生信号はアナログ的
な波形を有する信号である。ここでは、このアナログ的
な波形の再生信号をＡ／Ｄ変換することにより再びデジ
タル的な波形を有する信号に変換している。

【００２２】Ａ／Ｄ変換器１０９から出力された再生信
号は、位相・振幅検出回路１１１，ＰＲ４イコライザ１
２３及びＡＴＦ回路１３９に供給される。

【００２３】１２３はＰＲ４イコライザで、減算器１２
５によりＡ／Ｄ変換器１０９から出力されたデータに対
してラッチ１２３ａにより遅延された２クロック前のデ
ータとの減算処理を施してＰＲ４（ＰａｒｔｉａｌＲ
ｅｓｐｏｎｓｅＣｌａｓｓ４）の特性を与えてビタビ
デコーダ１３５に出力する。ビタビデコーダ１３５は周
知のビタビ検出法を用い、入力する３値データの尤度に
基づいて再生データ中から１サンプル１ビットのデータ
を検出し、デコーダ１３７に出力する。デコーダ１３７
はビタビデコーダ１３５からの再生データを復号すると
共にその情報量を伸長してもとの形態のビデオ信号に変
換する。

【００２４】ＡＴＦ回路１３９はＡ／Ｄ変換器１０９か
ら出力された再生データ中のパイロット信号成分を抽出
する。そして、このパイロット信号成分に基づいてヘッ
ド１０１とテープＴの各ヘリカルトラックとのトラッキ
ングずれを示すエラー信号を生成し、テープの搬送動作
を行うテープ駆動系を制御してトラッキングずれを補正
する。なお、このＡＴＦ回路については、特願平６−２
７７８３２号に開示のものを用いることが可能である。

【００２５】また、位相・振幅検出回路１１１はイコラ
イザ１０５から出力される再生信号と逓倍回路１２１か
らのクロックとの位相差を検出すると共に、Ａ／Ｄ変換
器１０９におけるサンプリング点（逓倍回路１２１から
出力されるクロックのタイミング）におけるＶＣＡ１０
７からの出力信号の振幅を検出する。そして、位相検出
出力についてはループフィルタ１１３に出力し、また、
振幅検出出力については減算器１２７に出力する。

【００２６】ここで、位相・振幅検出回路１１１につい
て説明する。

【００２７】図２は位相・振幅検出回路１１１の構成を
示すブロック図である。

【００２８】図２において、２０３〜２０９はＡ／Ｄ変
換器１０９から出力されたデジタル信号を１クロック毎
に遅延させる遅延回路、２１５は入力端子２０１からの
データ及び遅延回路２０３〜２０９の出力から特定のパ
ターンを検出する論理演算回路からなるデコーダであ
る。

【００２９】また、２１３は減算器２１１の出力を反転
する符号反転回路、２１７，２１９はそれぞれ、符号反
転回路２１３の入力と出力とを切り換えて出力するスイ
ッチ、２２１はスイッチ２１７の出力をデコーダ２１５
から出力される信号ｐｈでサンプルホールドし、位相検
出出力として出力するラッチ回路、２２５はスイッチ２
１９の出力をデコーダ２１５から出力される信号ａｈで
サンプルホールドし、振幅検出出力として出力するラッ
チ回路である。

【００３０】このような構成において、Ａ／Ｄ変換され
た再生信号は２０１に入力され、各遅延回路２０３〜２
０９により順次遅延される。遅延回路２０３，２０７の
出力は減算器２１１に出力され、その出力はＰＲ４信号
となる。

【００３１】ここで、入力データ及び各遅延回路２０３
〜２０９の５ビット出力データのＭＳＢをａ，ｂ，ｃ，
ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再
生信号の平均値はＡ／Ｄ変換レンジの中央にくる様に設
定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データを積分
等化して２値化した２値データとなる。このデータ列を
デコーダ４１５に入力し、後述のような論理演算により
特定パターンを検出し、信号ｓ，ｐｈ及びａｈを得る。

【００３２】信号ｓはスイッチ２１７を制御し、減算器
２１１の出力と、この出力を符号反転回路２１３で符号
反転した信号とを選択的に出力する。また、信号ｐｈを
ラッチ回路２２１の端子Ｅに供給することによりラッチ
回路２２３を制御し、スイッチ４１７の出力を信号ｐｈ
のタイミングでサンプルホールドする。

【００３３】まず、信号ｓ及びｐｈによる位相検出動作
について説明する。

【００３４】図３はＰＲ４等化を施した信号のアイパタ
ーンを示す図である。このアイパターンはデータ検出点
で３値の値をとる。そして、このアイパターンのゼロク
ロス点を見ると、ゼロクロス点を通過する信号はデータ
と検出点との位相差に比例した傾きをもっていることが
わかる。

【００３５】ただし、この傾きは正負両方の値を持って
いる。そのため、デコーダ２１５において信号ｓがこの
傾きの正負を判別し、信号ｐｈがゼロクロス点であるこ
とを判別するように所定の論理演算を行うことによって
再生信号中の特定パターンを検出する。従って、位相検
出出力２２３はその平均レベルがデータ検出点とクロッ
クとの位相差に比例した値となる。

【００３６】前述のような信号ｓ及びｐｈを求める方法
として、本実施形態では再生データから論理演算によっ
て特定パターンを検出し、信号ｓ及びｐｈを出力する。
図４に信号ｓ及びｐｈの真理値表の一例を示す。

【００３７】この図４には再生データａｂｃｄｅに対し
てｂ−ｄ、即ち減算器４１１の出力及び信号ｓ，ｐｈの
論理を示した。ｓはｂ−ｄの傾きが正か負か、ｐｈはｂ
−ｄがゼロクロス点であるかどうか、即ち特定パターン
のデータが入力されたかどうかを示す。この真理値表か
ら、信号ｓ，ｐｈは簡単な論理演算で表せることがわか
る。例えば、

【００３８】

【外１】と表せる。

【００３９】この論理は、積分等化されたデータａｂｃ
ｄｅに誤りがない場合に成立する。データとクロックと
の位相がずれるに従って、検出出力２２３としてそのず
れ量に比例した値が検出される。その結果、Ａ／Ｄ変換
器１０９も誤ったタイミングでサンプリングするように
なるが、後述のように検出出力２２３がループフィルタ
１１３を介してＶＣＯ１１９に出力され、クロックを再
生信号とが同期するようになる。

【００４０】次に、振幅検出動作について説明する。

【００４１】図２の減算器２１１の出力であるＰＲ４デ
ータは、前述のように図３に示したアイパターンとなっ
ている。データ検出点における３値のうち、ゼロクロス
点以外の２値は再生データの振幅を示している。

【００４２】本実施例では、デコーダ２１５により特定
のパターンを検出し、減算器２１１の出力がゼロクロス
点以外のときサンプルホールドすることにより、検出点
における再生データの振幅を正確に検出している。

【００４３】ここで、減算器２１１の出力がゼロクロス
点以外であることを検出するには、前述の位相検出動作
で説明したのと同様の手法を用いればよい。すなわち、
デコーダ２１５により減算器２１１の出力がゼロクロス
点以外である場合の特定パターンを検出し、信号ａｈを
ラッチ回路２２５に出力する。ラッチ回路２２５は信号
ａｈが入力されたタイミングでスイッチ２１９からの出
力データをラッチして出力する。

【００４４】図４にａｈとして信号ａｈの論理を示す。
ａｈが０のタイミングでラッチ回路２２５が動作する。
遅延回路２０３の出力及び遅延回路２０７の出力のＭＳ
Ｂをｂ，ｄとすると、

【００４５】

【外２】と表せることがわかる。

【００４６】また、スイッチ２１９の切り換えは、ＰＲ
４データの符号（ＭＳＢ）（図２においてはｂ−ｄの中
央のデータ）を用いてもよいが、図４のｓｉｇｎをみる
とｄまたはｂの反転データを用いてもよいことがわか
る。

【００４７】このように、本形態では、Ａ／Ｄ変換後の
データからデジタル回路にて直接位相検出出力を得るよ
うに構成しているので、クロックの位相がデータのサン
プリング点に自動的に追従し、正確にデータを検出する
ことができる。

【００４８】また、再生データ中から、ＰＲ４データが
振幅を表している場合の特定パターンを検出し、この検
出出力に基づいてＰＲ４データをサンプルホールドする
ことにより再生信号の振幅を検出しているので、位相が
正確に保たれているとき、つまりＰＬＬがロックしてい
るときには、再生信号のエンベロープではなくサンプル
点の振幅値を忠実に検出することができる。

【００４９】すなわち、後述のようにＰＲ４データから
再生データを検出する場合に、データの検出点における
振幅を正確に検出することができる。

【００５０】このように、位相・振幅検出回路１１１に
より検出された振幅検出出力は減算器１２７に出力され
る。減算器１２７のもう一方の端子にはレジスタ１２９
から振幅の目標値が与えられており、減算結果を振幅誤
差としてループフィルタ１３１に出力する。ループフィ
ルタ１３１はこの振幅誤差データを平均化し、Ｄ／Ａ変
換器１３３に出力する。Ｄ／Ａ変換器１３３は振幅誤差
データをアナログ値に変換してＶＣＡ１０７に帰還し
て、ＶＣＡ１０７のゲインを制御する。

【００５１】また、位相・検出回路１１１により検出さ
れた位相検出出力はループフィルタ１１３に出力され
る。

【００５２】ループフィルタ１１３は、位相検出出力に
基づいてＰＬＬ及びＡＦＣの動作を行うための回路であ
り、その構成を図５に示す。

【００５３】まず、ＰＬＬ動作について説明する。図５
において、３１１には位相・振幅検出回路１１１からの
位相検出出力が入力し、３１７には逓倍回路１２１から
のクロックが供給されている。３０１から入力した位相
検出出力は、ループフィルタ３０３によりフィルタ処理
が施され、端子３０５からＤ／Ａ変換器１１５に出力さ
れる。Ｄ／Ａ変換器１１５はこの位相検出出力をアナロ
グ信号に変換し、加算器１１７を介してＶＣＯ１１９に
出力することによりクロックの周波数を制御する。この
ように、位相・振幅検出回路１１１〜ループフィルタ１
１３〜加算器１１７〜ＶＣＯ１１９〜逓倍回路１２１で
構成されるフィードバックループで、再生データに同期
したクロックを発生するＰＬＬの基本的なループが構成
されている。

【００５４】次に、ＰＬＬループを常にロックレンジの
中心に保持し、温度変化・経時変化などに追従するため
の発振周波数の自動制御、いわゆるＡＦＣの動作につい
て説明する。

【００５５】ループフィルタ３０３の出力はＬＰＦ３０
７に出力される。ＬＰＦ３０７は入力データをヘッドが
１トラックをトレースする期間（以下Ｔｔｒ）積分する
ことにより平均化し、平均値をレジスタ３０９に出力す
る。レジスタ３０９はＬＰＦ３０７からのデータを図６
（ｂ）に示したＴｔｒのタイミングでホールドし、その
結果を減算器３１１の正の入力端子に出力する。

【００５６】ここで、Ｔｔｒを示す信号は図１における
タイミング信号形成回路１４１により得られる。図１に
おいて、タイミング信号形成回路１４１は、不図示の回
転ドラムの回転位相を検出するＰＧヘッドにより得られ
るＰＧ信号に基づいてＴｔｒを示すタイミング信号を形
成し、これを出力する。図６において（ａ）はヘッド１
０１により再生された信号のエンベロープを示し、
（ｂ）は前記タイミング信号形成回路１４１から出力さ
れるタイミング信号の様子を示している。

【００５７】また、逓倍回路１２１から出力されるクロ
ックはカウンタ３１９に入力される。カウンタ３１９
は、Ｔｔｒ期間に供給されるクロック数をカウントし、
その結果を減算器３２１の正の入力端子に出力する。減
算器３２１はレジスタ３２３に設定されている目標値と
カウンタ３１９のカウント値との差を求めることにより
目標周波数とクロック周波数との誤差を検出し、結果を
係数器３２５に出力する。

【００５８】従って、レジスタ３２３に対して、目標と
する周波数をＦｃｅｎｔとすると、Ｆｃｅｎｔ×Ｔｔｒ
なる値を設定することにより減算器３２１の出力として
目標周波数とクロックの周波数との誤差を得ることがで
きる。

【００５９】減算器３２１から出力される周波数誤差信
号は係数器３２５でレベルが調整され、減算器３１１の
負の入力端子に出力される。減算器３１１はレジスタ２
０９の出力から係数器３２５の出力を減算して積分器３
１３に出力する。

【００６０】積分器３１３は図７のように構成されてお
り、積分値があらかじめ決められたリミット範囲内にあ
るうちは加算器４０１により入力データとレジスタ４０
５のデータとを加算して積分していくように動作する。
また、リミッタ４０３により積分値が前記リミット値以
上になるのを制限している。なお、レジスタ４０５は前
述のレジスタ３０９と同様にタイミング信号形成回路１
４１からのＴｔｒ期間を示す信号が供給されており、１
トラックに１回、積分値をホールドする。

【００６１】積分器３１３の出力は端子３１５を介して
Ｄ／Ａ変換器１１７に出力され、Ｄ／Ａ変換器１１７は
この積分値をアナログ信号に変換して加算器１１７及び
イコライザ１０５に出力する。

【００６２】このように、本実施例において、例えば、
何らかの外部要因によりＶＣＯ１１９の発振周波数が低
下しようとすると、逓倍回路１２１を介して位相・振幅
検出回路１１１に供給されるクロックの周波数も低下
し、位相・振幅検出回路１１１により位相差を示す信号
が得られる。それに応じてＤ／Ａ変換器１１５から出力
される制御信号の電圧が変動し、ＶＣＯ１１９の発振周
波数を高くしてクロック周波数がその変動に追従するよ
うになる。

【００６３】しかし、このように位相変動に追従してク
ロック周波数も変化させている場合には、ループフィル
タ３０３の出力データも上昇（下降）してしまってお
り、ＰＬＬのロックレンジの中心から外れてしまってい
る。従って、このような状態から更に再生データとクロ
ックとの位相誤差を補正しようとしてもＶＣＯ１１９が
追従しにくくなり、位相の変動に対してＰＬＬのループ
が外れやすくなる。

【００６４】そこで、本実施例においては、ＬＰＦ３０
７〜レジスタ３０９〜積分器３１３〜Ｄ／Ａ変換器１１
７〜加算器１１７のパスにより、ループフィルタ３０３
の出力データの偏りを検出して積分し、加算器１１７に
よりＤ／Ａ変換器１１５の出力と加算することにより、
前述のＰＬＬのループに比べて遅い時定数でループフィ
ルタ３０３の出力データの偏りを積分器３１３にかたが
わりさせることができ、ループフィルタ３０３の出力デ
ータを常にＰＬＬのロックレンジの中心付近に保持する
ことが可能になる。

【００６５】次に、本実施例におけるイコライザの等化
特性の制御について説明する。

【００６６】図８はイコライザ１０５の構成を示すブロ
ック図である。図８において、Ｒ₁，Ｒ₂ ，Ｒ₃ ，Ｌ₁
とアンプ１で１次のフィルタ１，Ｒ₄ ，Ｌ₂ ，Ｃ₂ とア
ンプで２次のフィルタ２，Ｒ₅ ，Ｌ₃ ，Ｃ₃ とアンプ３
で２次のフィルタ３を構成し、この３つのフィルタでイ
コライザを構成している。

【００６７】図９はＶＣＯ１１９の構成を示す図であ
る。図９において、Ｌ₄ ，Ｃ₄ 及びアンプ４によりＶＣ
Ｏの発振周波数を決定する２次のフィルタ４を構成し、
このフィルタの出力を電流源に帰還することにより発振
出力を得ている。

【００６８】次に、動作について説明する。本実施例に
おいては、集積回路上に同様の回路形式、マスク構成で
作られたジャイレータを用いて等価インダクタとされた
Ｌ₁，Ｌ₂ ，Ｌ₃ ，Ｌ₄ がほぼ同じインダクタンスにな
るようにジャイレータ負荷となるコンデンサＣ₀ （図１
０に示す）が等しく選ばれているとする。

【００６９】図１０は、等価インダクタとしてのジャイ
レータの構成例を示す図である。

【００７０】図１０において、端子ＡからＡ’間を流れ
る電流ｉ₁ と両端子間の電圧Ｖ₁ の関係は次式となる。

【００７１】Ｖ₁ ＝ｊωＣ₀ ・Ｒ₀₁・Ｒ₀₂・（Ｉ₃ ／Ｉ₁ ）・Ｉ₁ ここで、Ｉ₁ ，Ｉ₃ は直流電流、ｉ₁ は交流電流

【００７２】これより、Ｌ＝Ｃ₀ ・Ｒ₀₁・Ｒ₀₂・（Ｉ₃ ／Ｉ₁ ）となり、ＲとＣとを用いてインダクタを集積回路上に実
現できることになる。そして、Ｉ₃ を固定し、Ｉ₁ を可
変すればＬ値を変化させることが可能である。

【００７３】いま、フィルタ１，フィルタ２，フィルタ
３それぞれの周波数特性は、ジャイレータび基準電流が
中心値であると、図１１（ａ），（ｂ），（ｃ）のよう
な遮断周波数、Ｑとなるように抵抗、コンデンサの値が
選ばれている。

【００７４】ここで、再生イコライザの伝送帯域は、信
号伝送理論として知られるナイキスト基準を満足する信
号伝送速度（再生クロック周波数）ｆｂの１／２程度と
している。

【００７５】一方、ＶＣＯ１１９の発振周波数を決める
フィルタ４の周波数特性は、ジャイレータの基準電流が
中心値であると図１２のようにｆｂ／２に鋭いピークを
持つ特性であるのでｆｂ／２を中心周波数として発振す
ることがわかる。

【００７６】次に、デジタルＶＴＲが通常再生されてい
る場合について説明する。

【００７７】再生動作が開始すると、まず、前述のＡＦ
Ｃループによりクロックの周波数を再生データの周波数
に調整し、ＰＬＬのロックレンジに入れる。その後、位
相・振幅検出回路１１１によりイコライザ出力１０５に
より等化された再生データとクロックとの位相差を検出
し、その位相検出信号をループフィルタ１１３，Ｄ／Ａ
変換器１１５及び加算器１１７を介してＶＣＯ１１９に
負帰還するので、フィルタ４の遮断周波数により決まる
ＶＣＯ１１９の発振周波数はｆｂ／２に自動調整され
る。

【００７８】ここで、フィルタ３とフィルタ４それぞれ
で用いるコンデンサの値（Ｃ₃ とＣ₄ ）を同じものにす
れば、ジャイレータの浮遊容量も含めてフィルタ３の遮
断周波数を常にｆｂ／２とすることができ、このフィル
タ３を基準としてフィルタ２で扱うコンデンサ（Ｃ₂ ）
を容易に求めることができる。

【００７９】本実施形態では、イコライザを構成するフ
ィルタとＶＣＯを構成するフィルタとで同一の回路形式
で形成されたジャイレータによる等価インダクタンスを
用い、これらのジャイレータをＶＣＯ１１９を制御する
同じ基準電流で制御して遮断周波数を制御しているの
で、クロックの変動に応じてイコライザの等化特性を自
動的に制御できる。

【００８０】また、前述のように、特殊再生時において
は再生信号の周波数が変化するが、本実施形態では、レ
ジスタ２２３の設定値を変えることによりＶＣＯ１１９
の発振周波数を変化させて逓倍回路１２１の出力クロッ
クの周波数を再生信号の周波数近傍に移動させることが
できる。そして、この状態でＰＬＬのループがこれに追
従すれば、ループフィルタ２０３の出力がロックレンジ
の中心付近になるように積分器２１３が位相検出出力の
偏りを吸収する。このとき、ＶＣＯ１１９の中心周波数
を決定するＤ／Ａ変換器１１７の出力によりイコライザ
１０５の特性を制御することで、図１３に示したように
再生信号の周波数変動に応じてイコライザ差の等化特性
が最適な等化特性になるように自動的に制御することが
できる。

【００８１】更に、本実施形態では、ＶＣＯ１１９に対
してはＤ／Ａ変換器１１５と１１７との加算出力により
制御を行うが、イコライザ１０５に対してはＤ／Ａ変換
器１１７の出力のみにより制御を行っている。

【００８２】Ｄ／Ａ変換器１１５から出力される信号の
周波数は通常数ｋＨｚにもなり、これをそのままイコラ
イザ１０５のジャイレータに供給した場合、再生データ
中にノイズが混入してしまうおそれがある。

【００８３】そこで、本実施形態では、比較的周波数の
低い（１フレーム１０トラックなので、タイミング信号
形成回路１４１から出力されるＴｔｒ期間を示す信号の
周波数は３００Ｈｚとなる）Ｄ／Ａ変換器１１７の出力
信号でイコライザ１０５ジャイレータを制御することに
より、このようなノイズの混入を防止している。

【００８４】以上説明したように、本実施形態では、Ｖ
ＣＯとイコライザとを同じ集積回路上に同様の回路形式
・マスク構成で作られたジャイレータを用いて集積し、
位相検出出力を積分した信号によりイコライザを制御
し、位相検出出力と積分出力を加算した出力によりＶＣ
Ｏを制御している。

【００８５】従って、ＰＬＬのループを常にロックレン
ジの中心に保つと共に、温度変化・経時変化等によるク
ロックの変動を補償することができる。

【００８６】また、ＡＦＣループによりイコライザの特
性を制御し、ＡＦＣループとＰＬＬループとによりＶＣ
Ｏを制御しているので、再生信号の周波数の変動に対し
てクロックの周波数を追従させてイコライザの等化特性
を制御することができ、さらには、イコライザとＶＣＯ
とを集積したアナログ集積回路の温度やロットによるば
らつきを吸収し、常に等化特性を最適なものにすること
ができる。

【００８７】なお、図５に示したＬＰＦ３０７〜積分器
３１３及びカウンタ３１９〜係数器３２５の構成は同様
の機能をマイコンでも達成することができる。

【００８８】また、図１においては、Ｄ／Ａ変換器１１
５，１１７により図３のループフィルタ３０３，積分器
３１３の出力をそれぞれアナログ信号に変換してから加
算していたが、加算器１１７をデジタル加算器とし、ル
ープフィルタ３０３，積分器３１３の出力をそれぞれデ
ジタル信号の状態で加算してからアナログ信号に変換し
てＶＣＯ１１９に出力する構成も可能である。

【００８９】また、ＶＣＯ１１９を所望の周波数で発振
させることにより、イコライザの特性を制御したが、同
様の回路形式で同じ集積回路上に構成されたものであれ
ばこれ以外の回路も制御可能である。

【００９０】また、前述の実施形態では、本発明をデジ
タルＶＴＲに適用した場合について説明したが、本発明
はこれに限られることはなく、デジタル信号を伝送，記
録再生する系、例えば電波や光等による通信、光ディス
ク等にも適用可能であり、同様の作用効果を有するもの
である。

【００９１】

【発明の効果】以上の説明から明らかなように、本発明
では、再生データとクロックとの周波数誤差を用いて等
化特性を制御し、この周波数誤差と、再生データとクロ
ックとの位相誤差とを用いて発振動作を制御しているの
で、クロックの変動に応じて最適に等化特性を制御する
ことができる。

【００９２】また、本願の他の発明では、再生データと
クロックとの位相差の傾向の検知結果を用いて等化特性
を制御し、前記傾向と、再生データとクロックとの位相
誤差とを用いて発振動作を制御しているので、やはり、
クロックの変動に応じて等化特性を制御することができ
る。

【００９３】更に、等化特性制御の応答速度を発振動作
制御の応答速度よりも遅くすることができるので、再生
データに対するノイズの混入を防止することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。

【図２】図１における位相・振幅検出回路の構成を示す
ブロック図である。

【図３】図２の回路の動作を説明するための図である。

【図４】図２の回路の動作を説明するための図である。

【図５】図１におけるループフィルタの構成を示すブロ
ック図である。

【図６】図５の回路の動作を説明するための図である。

【図７】図５の回路における積分器の構成を示す図であ
る。

【図８】図１におけるイコライザの構成を示す図であ
る。

【図９】図１におけるＶＣＯの構成を示す図である。

【図１０】図８，９における等価インダクタとしてのジ
ャイレータの構成を示す図である。

【図１１】図８の回路の特性を示す図である。

【図１２】図９の回路の特性を示す図である。

【図１３】図８の回路の特性を示す図である。

【図１４】従来のＰＬＬ回路の構成を示す図である。

【符号の説明】

１０５イコライザ１１１位相・振幅検出回路１１３ループフィルタ１１９ＶＣＯ

Claims

【特許請求の範囲】

【請求項１】再生データを等化する等化手段と、クロックを発生する発振手段と、前記発振手段の出力クロックと前記再生データとの位相
差を検出する位相差検出手段と、前記発振手段の出力クロックの周波数と所定の周波数と
の誤差を検出する周波数検出手段と、前記周波数検出手段の出力を用いて前記等化手段の等化
特性を制御する等化制御手段と、前記位相検出手段の出力と前記周波数検出手段の出力と
を用いて前記発振手段の発振動作を制御する発振制御手
段とを備える再生装置。
【請求項２】前記等化制御手段は、前記発振手段の出
力クロックをカウントするカウント手段と、前記所定の
周波数に応じた比較値を保持する保持手段と、前記カウ
ント手段の出力と前記比較値との差を求める誤差検出手
段とを有し、前記誤差検出手段の出力を用いて前記等化
特性を制御することを特徴とする請求項１に記載の再生
装置。
【請求項３】前記等化制御手段は更に、前記誤差検出
手段の出力を積分する積分手段を有し、前記積分検出手
段の出力を用いて前記等化特性を制御することを特徴と
する請求項２に記載の再生装置。
【請求項４】記録媒体から前記再生データを再生する
再生手段を備え、前記比較値は、前記記録媒体から再生される再生データ
の周波数に対応した値であることを特徴とする請求項２
に記載の再生装置。
【請求項５】前記クロックに応じて前記等化手段から
出力されたデータをサンプリングし、１サンプル複数ビ
ットのデジタルデータを出力する変換手段を備え、前記位相検出手段及び周波数検出手段はそれぞれ、前記
位相差及び周波数誤差をデジタルデータとして出力する
ことを特徴とする請求項１に記載の再生装置。
【請求項６】前記位相差検出手段から出力される前記
デジタルデータをアナログデータに変換する第１のＤ／
Ａ変換手段と、前記周波数検出手段から出力される前記デジタルデータ
をアナログデータに変換する第２のＤ／Ａ変換手段と、前記第１のＤ／Ａ変換手段からの出力データと前記第２
のＤ／Ａ変換手段からの出力データとを加算する加算手
段とを備え、前記発振制御手段は前記加算手段の出力を用いて前記発
振動作を制御することを特徴とする請求項５に記載の再
生装置。
【請求項７】前記等化手段と前記発振手段とは同一の
回路形式のフィルタを用いて構成されており、前記等化
制御手段及び発振制御手段は前記等化手段及び発振手段
における前記フィルタの特性を制御することを特徴とす
る請求項１に記載の再生装置。
【請求項８】前記クロックに応じて前記等化手段から
出力されたデータをサンプリングしてデジタルデータに
変換する変換手段を備え、前記位相検出手段は、前記変換手段からのデジタルデー
タ中の特定パターンを検出するパターン検出手段と、前
記パターン検出手段の出力に応じたタイミングで前記デ
ジタルデータの一部を抽出する抽出手段と、前記抽出手
段の出力に応じて前記位相差を検出する手段とを有する
ことを特徴とする請求項１に記載の再生装置。
【請求項９】イコライザにより等化された再生データ
に同期したクロックを発生するクロック発生手段と、前記再生データとクロックとの位相差に基づいて前記ク
ロック発生手段を制御する第１制御手段と、前記クロックの周波数と所望の周波数との周波数誤差に
基づいて前記イコライザを制御する第２制御手段とを備
える再生装置。
【請求項１０】再生データを等化する等化手段と、クロックを発生する発振手段と、前記発振手段の出力クロックと前記再生データとの位相
差を検出する位相差検出手段と、前記位相差検出手段の出力の傾向を検出する検知手段
と、前記検知手段の出力を用いて前記等化手段の等化特性を
制御する第１の制御手段と、前記位相差検出手段と前記検知手段の出力とを用いて前
記発振手段の発振動作を制御する第２の制御手段とを備
える再生装置。
【請求項１１】前記位相差検出手段の出力を入力する
ループフィルタを備え、前記検知手段は、前記ループフ
ィルタの出力を平均化する平均化手段と、前記平均化手
段の出力をラッチするラッチ手段と、前記ラッチ手段の
出力を積分する積分手段とを備え、前記第１の制御手段
は前記積分手段の出力を用いて前記等化特性を制御する
ことを特徴とする請求項１０に記載の再生装置。
【請求項１２】前記クロックに応じて前記等化手段に
より等化された再生データをサンプリングし、デジタル
データに変換する変換手段を備え、前記位相差検出手段は前記位相差をデジタルデータとし
て出力することを特徴とする請求項１１に記載の再生装
置。
【請求項１３】前記積分手段は積分結果をデジタルデ
ータとして出力し、前記検知手段は更に、前記積分手段
からの出力される前記デジタルデータをアナログデータ
に変換する第１のＤ／Ａ変換手段を備え、前記第１の制
御手段は前記Ｄ／Ａ変換手段の出力を用いて前記等化特
性を制御することを特徴とする請求項１２に記載の再生
装置。
【請求項１４】前記ループフィルタからの出力デジタ
ルデータをアナログデータに変換する第２のＤ／Ａ変換
手段を備え、前記第２の制御手段は、前記第１のＤ／Ａ変換手段の出
力と前記第２のＤ／Ａ変換手段の出力とを加算する加算
手段を有し、前記加算手段の出力を用いて前記発振動作
を制御することを特徴とする請求項１３に記載の再生装
置。
【請求項１５】再生データを等化する等化手段と、クロックを発生する発生手段と、前記再生データと前記クロックとの位相差を検出する位
相差検出手段と、前記位相差検出手段の高周波成分及び低周波成分を用い
て前記発生手段を制御する第１制御手段と、前記位相差検出手段の低周波成分を用いて前記等化手段
を制御する第１の制御手段とを備える再生装置。
【請求項１６】前記第１の制御手段は前記ループフィ
ルタの出力を積分する積分手段を有し、前記第２の制御手段は前記ループフィルタの出力と前記
積分手段の出力とを加算する加算手段を有することを特
徴とする請求項１５に記載の再生装置。