JPH09298300A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09298300A JPH09298300A JP27048896A JP27048896A JPH09298300A JP H09298300 A JPH09298300 A JP H09298300A JP 27048896 A JP27048896 A JP 27048896A JP 27048896 A JP27048896 A JP 27048896A JP H09298300 A JPH09298300 A JP H09298300A
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Abstract
(57)【要約】
【課題】 低抵抗の化合物層を半導体領域の表面に形成
しても半導体領域間の短絡を防止して、微細で且つ高速
な半導体装置を高い歩留りで製造する。 【解決手段】 自然酸化膜を除去した状態でイオン注入
を行ってＳｉ膜１４及び拡散層２１の表面に非晶質層１
４ａ、２１ａを形成し、２段階の熱処理でＴｉＳｉ2 膜
２４を形成する。ノック・オンされた酸素原子によるシ
リサイド化反応の抑制を防止することができ、十分な厚
さの非晶質層１４ａ、２１ａを形成してシリサイド化反
応を促進することができる。このため、追加の熱処理が
不要で、ＴｉＳｉ2 膜２３、２４のはみ出し成長を防止
することができる。
しても半導体領域間の短絡を防止して、微細で且つ高速
な半導体装置を高い歩留りで製造する。 【解決手段】 自然酸化膜を除去した状態でイオン注入
を行ってＳｉ膜１４及び拡散層２１の表面に非晶質層１
４ａ、２１ａを形成し、２段階の熱処理でＴｉＳｉ2 膜
２４を形成する。ノック・オンされた酸素原子によるシ
リサイド化反応の抑制を防止することができ、十分な厚
さの非晶質層１４ａ、２１ａを形成してシリサイド化反
応を促進することができる。このため、追加の熱処理が
不要で、ＴｉＳｉ2 膜２３、２４のはみ出し成長を防止
することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体と金属
との化合物層を半導体領域の表面に自己整合的に形成す
る半導体装置の製造方法に関するものである。
との化合物層を半導体領域の表面に自己整合的に形成す
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体装置を微
細化、高速化するためには、半導体基板に形成されてい
る拡散層や半導体で形成されている配線の低抵抗化が必
要であり、そのために、半導体と金属との化合物層を半
導体領域の表面に自己整合的に形成する構造が考えられ
ている。
細化、高速化するためには、半導体基板に形成されてい
る拡散層や半導体で形成されている配線の低抵抗化が必
要であり、そのために、半導体と金属との化合物層を半
導体領域の表面に自己整合的に形成する構造が考えられ
ている。
【０００３】図８、９は、この様な化合物層を有し且つ
ＬＤＤ構造であるＭＯＳトランジスタの製造方法の一従
来例を示している。この一従来例では、図８（ａ）に示
す様に、Ｓｉ基板１１の表面にＳｉＯ2 膜１２を選択的
に形成して素子分離領域を決定し、ＳｉＯ2 膜１２に囲
まれている素子活性領域の表面にゲート酸化膜としての
ＳｉＯ2 膜１３を形成する。
ＬＤＤ構造であるＭＯＳトランジスタの製造方法の一従
来例を示している。この一従来例では、図８（ａ）に示
す様に、Ｓｉ基板１１の表面にＳｉＯ2 膜１２を選択的
に形成して素子分離領域を決定し、ＳｉＯ2 膜１２に囲
まれている素子活性領域の表面にゲート酸化膜としての
ＳｉＯ2 膜１３を形成する。
【０００４】その後、多結晶ＳｉからなるＳｉ膜１４で
ゲート電極を形成し、低濃度の拡散層１５を形成し、更
に、ＳｉＯ2 膜１６等からなる側壁をＳｉ膜１４に形成
する。そして、犠牲酸化膜としてのＳｉＯ2 膜１７を全
面に形成し、このＳｉＯ2 膜１７を介した不純物のイオ
ン注入で、高濃度の拡散層２１を形成する。
ゲート電極を形成し、低濃度の拡散層１５を形成し、更
に、ＳｉＯ2 膜１６等からなる側壁をＳｉ膜１４に形成
する。そして、犠牲酸化膜としてのＳｉＯ2 膜１７を全
面に形成し、このＳｉＯ2 膜１７を介した不純物のイオ
ン注入で、高濃度の拡散層２１を形成する。
【０００５】次に、図８（ｂ）に示す様に、イオン注入
を行って、Ｓｉ膜１４及び拡散層２１の表面に非晶質層
１４ａ、２１ａを形成する。そして、ＳｉＯ2 膜１７を
除去した後、Ｔｉ膜２２を全面に形成し、非晶質層１４
ａ、２１ａとＴｉ膜２２とを窒素雰囲気中の熱処理で反
応させて、図８（ｃ）に示す様に、Ｓｉ膜１４及び拡散
層２１の表面にＣ４９相のＴｉＳｉ2 膜２３を形成す
る。
を行って、Ｓｉ膜１４及び拡散層２１の表面に非晶質層
１４ａ、２１ａを形成する。そして、ＳｉＯ2 膜１７を
除去した後、Ｔｉ膜２２を全面に形成し、非晶質層１４
ａ、２１ａとＴｉ膜２２とを窒素雰囲気中の熱処理で反
応させて、図８（ｃ）に示す様に、Ｓｉ膜１４及び拡散
層２１の表面にＣ４９相のＴｉＳｉ2 膜２３を形成す
る。
【０００６】次に、図９（ａ）に示す様に、図８（ｃ）
の工程における熱処理よりも高温の熱処理を行った後、
図９（ｂ）に示す様に、未反応のまま残っているＴｉ膜
２２や、ＳｉＯ2 膜１２、１６上に形成されているＴｉ
Ｎ膜を除去する。そして、図９（ｃ）に示す様に、図９
（ａ）の工程における熱処理よりも高温の熱処理を行っ
て、Ｃ４９相のＴｉＳｉ2 膜２３から低抵抗のＣ５４相
のＴｉＳｉ2 膜２４へ相転移させる。
の工程における熱処理よりも高温の熱処理を行った後、
図９（ｂ）に示す様に、未反応のまま残っているＴｉ膜
２２や、ＳｉＯ2 膜１２、１６上に形成されているＴｉ
Ｎ膜を除去する。そして、図９（ｃ）に示す様に、図９
（ａ）の工程における熱処理よりも高温の熱処理を行っ
て、Ｃ４９相のＴｉＳｉ2 膜２３から低抵抗のＣ５４相
のＴｉＳｉ2 膜２４へ相転移させる。
【０００７】ところで、Ｔｉ膜２２からＴｉＳｉ2 膜２
３を形成するための第１段階の熱処理と、ＴｉＳｉ2 膜
２３からＴｉＳｉ2 膜２４へ相転移させるための第２段
階の熱処理との、２段階の熱処理のみでＴｉＳｉ2 膜２
４を形成すると、図６のグラフ中の曲線で示す様に、
ＴｉＳｉ2 膜２４を含めた拡散相２１のシート抵抗が細
線領域では所望の５Ω／□程度まで低下しないという所
謂細線効果が生じる。
３を形成するための第１段階の熱処理と、ＴｉＳｉ2 膜
２３からＴｉＳｉ2 膜２４へ相転移させるための第２段
階の熱処理との、２段階の熱処理のみでＴｉＳｉ2 膜２
４を形成すると、図６のグラフ中の曲線で示す様に、
ＴｉＳｉ2 膜２４を含めた拡散相２１のシート抵抗が細
線領域では所望の５Ω／□程度まで低下しないという所
謂細線効果が生じる。
【０００８】このため、上述の一実施例の様に、Ｓｉ膜
１４及び拡散層２１の表面に非晶質層１４ａ、２１ａを
形成することによってシリサイド化反応を促進し、且つ
上述の２段階の熱処理の中間に図９（ａ）に示した熱処
理を追加することが考えられている（例えば、特開平５
−２９１１８０号公報）。この様な一従来例では、図６
のグラフ中の曲線で示す様に、細線効果が殆ど生じな
い。
１４及び拡散層２１の表面に非晶質層１４ａ、２１ａを
形成することによってシリサイド化反応を促進し、且つ
上述の２段階の熱処理の中間に図９（ａ）に示した熱処
理を追加することが考えられている（例えば、特開平５
−２９１１８０号公報）。この様な一従来例では、図６
のグラフ中の曲線で示す様に、細線効果が殆ど生じな
い。
【０００９】
【発明が解決しようとする課題】ところが、２段階の熱
処理の中間に追加した熱処理の温度は、８００℃であ
り、第２段階の熱処理の温度である８００℃と同程度で
あって、第１段階の熱処理の温度である６５０度よりも
相当に高い。この様な高温の熱処理を行うと、Ｓｉ膜１
４及び拡散層２１から、ＳｉＯ2 膜１２、１６上のＴｉ
膜２２中へＳｉ原子が拡散する。
処理の中間に追加した熱処理の温度は、８００℃であ
り、第２段階の熱処理の温度である８００℃と同程度で
あって、第１段階の熱処理の温度である６５０度よりも
相当に高い。この様な高温の熱処理を行うと、Ｓｉ膜１
４及び拡散層２１から、ＳｉＯ2 膜１２、１６上のＴｉ
膜２２中へＳｉ原子が拡散する。
【００１０】このため、図９（ａ）に示した様に、追加
の熱処理によってＴｉＳｉ2 膜２３がＳｉ膜１４及び拡
散層２１上からＳｉＯ2 膜１２、１６上へはみ出し成長
し、このＴｉＳｉ2 膜２３から相転移されたＴｉＳｉ2
膜２４を介してＳｉ膜１４と拡散層２１とが短絡するお
それがあった。従って、上述の一従来例では、このＭＯ
Ｓトランジスタを高い歩留りで製造することが困難であ
った。
の熱処理によってＴｉＳｉ2 膜２３がＳｉ膜１４及び拡
散層２１上からＳｉＯ2 膜１２、１６上へはみ出し成長
し、このＴｉＳｉ2 膜２３から相転移されたＴｉＳｉ2
膜２４を介してＳｉ膜１４と拡散層２１とが短絡するお
それがあった。従って、上述の一従来例では、このＭＯ
Ｓトランジスタを高い歩留りで製造することが困難であ
った。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体領域の表面から半導体酸化膜を除去
した状態でこの半導体領域にイオン注入を行ってこの半
導体領域の表面に非晶質層を形成する工程と、前記非晶
質層と金属とを第１の熱処理で反応させて前記表面に反
応物層を形成する工程と、前記反応物層に第２の熱処理
を行って化合物層を形成する工程とを具備することを特
徴としている。
製造方法は、半導体領域の表面から半導体酸化膜を除去
した状態でこの半導体領域にイオン注入を行ってこの半
導体領域の表面に非晶質層を形成する工程と、前記非晶
質層と金属とを第１の熱処理で反応させて前記表面に反
応物層を形成する工程と、前記反応物層に第２の熱処理
を行って化合物層を形成する工程とを具備することを特
徴としている。
【００１２】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記化合物層を
形成する工程の次に半導体窒化膜を全面に形成する工程
を具備することを特徴としている。
項１の半導体装置の製造方法において、前記化合物層を
形成する工程の次に半導体窒化膜を全面に形成する工程
を具備することを特徴としている。
【００１３】請求項３の半導体装置の製造方法は、請求
項２の半導体装置の製造方法において、前記半導体窒化
膜とはエッチング特性が異なる層間絶縁膜をこの半導体
窒化膜上に形成する工程と、前記化合物層に対する接続
孔のパターンで、前記半導体窒化膜をストッパにして前
記層間絶縁膜をエッチングする工程と、前記エッチング
の後に、前記パターンで、前記半導体窒化膜のみをエッ
チングして前記接続孔を開口する工程とを具備すること
を特徴としている。
項２の半導体装置の製造方法において、前記半導体窒化
膜とはエッチング特性が異なる層間絶縁膜をこの半導体
窒化膜上に形成する工程と、前記化合物層に対する接続
孔のパターンで、前記半導体窒化膜をストッパにして前
記層間絶縁膜をエッチングする工程と、前記エッチング
の後に、前記パターンで、前記半導体窒化膜のみをエッ
チングして前記接続孔を開口する工程とを具備すること
を特徴としている。
【００１４】請求項１の半導体装置の製造方法では、化
合物層を形成すべき半導体領域の表面から半導体酸化膜
を除去した状態でイオン注入を行ってこの半導体領域の
表面に非晶質層を形成しているので、イオン注入で半導
体領域にノック・オンされた酸素原子によって半導体と
金属との化合反応が抑制されるのを防止することができ
ると共に、十分な厚さの非晶質層を形成することができ
て半導体と金属との化合反応を促進することができる。
合物層を形成すべき半導体領域の表面から半導体酸化膜
を除去した状態でイオン注入を行ってこの半導体領域の
表面に非晶質層を形成しているので、イオン注入で半導
体領域にノック・オンされた酸素原子によって半導体と
金属との化合反応が抑制されるのを防止することができ
ると共に、十分な厚さの非晶質層を形成することができ
て半導体と金属との化合反応を促進することができる。
【００１５】このため、非晶質層の形成並びに第１及び
第２の熱処理のみで低抵抗の化合物層を半導体領域の表
面に形成することができ、第１の熱処理と第２の熱処理
との中間に追加の熱処理を行う必要がないので、半導体
領域から半導体領域外への反応物質または化合物層のは
み出し成長を防止して、半導体領域の表面にのみ自己整
合的に化合物層を形成することができる。
第２の熱処理のみで低抵抗の化合物層を半導体領域の表
面に形成することができ、第１の熱処理と第２の熱処理
との中間に追加の熱処理を行う必要がないので、半導体
領域から半導体領域外への反応物質または化合物層のは
み出し成長を防止して、半導体領域の表面にのみ自己整
合的に化合物層を形成することができる。
【００１６】請求項２の半導体装置の製造方法では、化
合物層を形成する工程の次の工程として半導体窒化膜を
形成しているので、化合物層を形成する工程の次の工程
として半導体酸化膜を形成する場合に比べて、化合物層
への酸素の混入が少なくて化合物層の凝集によるシート
抵抗の上昇を抑制することができる。
合物層を形成する工程の次の工程として半導体窒化膜を
形成しているので、化合物層を形成する工程の次の工程
として半導体酸化膜を形成する場合に比べて、化合物層
への酸素の混入が少なくて化合物層の凝集によるシート
抵抗の上昇を抑制することができる。
【００１７】請求項３の半導体装置の製造方法では、層
間絶縁膜及び半導体窒化膜を選択的にエッチングして接
続孔を開孔しているので、半導体領域を囲んでいる絶縁
膜と層間絶縁膜とのエッチング特性が略等しく且つ接続
孔が化合物層上から位置ずれしても、半導体領域を囲ん
でいる絶縁膜が接続孔の開口と同様にエッチングされる
ことがなく、接続孔内に形成される配線と半導体領域を
囲んでいる絶縁膜下の配線との短絡を防止することがで
きる。
間絶縁膜及び半導体窒化膜を選択的にエッチングして接
続孔を開孔しているので、半導体領域を囲んでいる絶縁
膜と層間絶縁膜とのエッチング特性が略等しく且つ接続
孔が化合物層上から位置ずれしても、半導体領域を囲ん
でいる絶縁膜が接続孔の開口と同様にエッチングされる
ことがなく、接続孔内に形成される配線と半導体領域を
囲んでいる絶縁膜下の配線との短絡を防止することがで
きる。
【００１８】
【発明の実施の形態】以下、ＬＤＤ構造であるＣＭＯＳ
トランジスタの製造に適用した本願の発明の第１〜第３
実施形態を、図１〜６を参照しながら説明する。図１〜
３が、第１実施形態を示している。この第１実施形態で
は、図１（ａ）に示す様に、温度が９５０℃のウェット
酸化を行うＬＯＣＯＳ法によって、Ｓｉ基板１１の表面
にＳｉＯ2 膜１２を選択的に形成して素子分離領域を決
定する。ＬＯＣＯＳ素子分離の代わりに、トレンチ素子
分離等を採用しても良い。
トランジスタの製造に適用した本願の発明の第１〜第３
実施形態を、図１〜６を参照しながら説明する。図１〜
３が、第１実施形態を示している。この第１実施形態で
は、図１（ａ）に示す様に、温度が９５０℃のウェット
酸化を行うＬＯＣＯＳ法によって、Ｓｉ基板１１の表面
にＳｉＯ2 膜１２を選択的に形成して素子分離領域を決
定する。ＬＯＣＯＳ素子分離の代わりに、トレンチ素子
分離等を採用しても良い。
【００１９】その後、適当なウェル（図示せず）を形成
し、ソース／ドレイン間のパンチスルーを抑制するため
の埋め込み層（図示せず）をウェル内に形成すること
や、しきい値電圧を調整するための不純物のイオン注入
等を行う。そして、温度が８５０℃のパイロジェニック
酸化によって、ＳｉＯ2 膜１２に囲まれている素子活性
領域の表面に、膜厚が８ｎｍ程度のＳｉＯ2 膜１３をゲ
ート酸化膜として形成する。
し、ソース／ドレイン間のパンチスルーを抑制するため
の埋め込み層（図示せず）をウェル内に形成すること
や、しきい値電圧を調整するための不純物のイオン注入
等を行う。そして、温度が８５０℃のパイロジェニック
酸化によって、ＳｉＯ2 膜１２に囲まれている素子活性
領域の表面に、膜厚が８ｎｍ程度のＳｉＯ2 膜１３をゲ
ート酸化膜として形成する。
【００２０】その後、原料ガスがＳｉＨ4 で堆積温度が
６２０℃である減圧ＣＶＤ法によって多結晶Ｓｉからな
るＳｉ膜１４を堆積させ、フォトリソグラフィ及びドラ
イエッチングによってＳｉ膜１４をゲート電極のパター
ンに加工する。上記Ｓｉ基板１１とＳｉ膜１４とが、本
発明における半導体（半導体領域）になる。
６２０℃である減圧ＣＶＤ法によって多結晶Ｓｉからな
るＳｉ膜１４を堆積させ、フォトリソグラフィ及びドラ
イエッチングによってＳｉ膜１４をゲート電極のパター
ンに加工する。上記Ｓｉ基板１１とＳｉ膜１４とが、本
発明における半導体（半導体領域）になる。
【００２１】次に、Ｓｉ膜１４及びＳｉＯ2 膜１２と適
当なフォトレジスト（図示せず）とをマスクにして、Ｎ
ＭＯＳトランジスタの形成領域には２０ｋｅＶの加速エ
ネルギー及び６×１０12ｃｍ-2のドーズ量でＡｓ+ をイ
オン注入し、ＰＭＯＳトランジスタの形成領域には２０
ｋｅＶの加速エネルギー及び２×１０13ｃｍ-2のドーズ
量でＢＦ2 + をイオン注入して、図１（ｂ）に示す様
に、低濃度の拡散層１５を形成する。
当なフォトレジスト（図示せず）とをマスクにして、Ｎ
ＭＯＳトランジスタの形成領域には２０ｋｅＶの加速エ
ネルギー及び６×１０12ｃｍ-2のドーズ量でＡｓ+ をイ
オン注入し、ＰＭＯＳトランジスタの形成領域には２０
ｋｅＶの加速エネルギー及び２×１０13ｃｍ-2のドーズ
量でＢＦ2 + をイオン注入して、図１（ｂ）に示す様
に、低濃度の拡散層１５を形成する。
【００２２】次に、図１（ｃ）に示すように、膜厚が１
５０ｎｍ程度のＳｉＯ2 膜１６を常圧ＣＶＤ法で堆積さ
せ、異方性ドライエッチングでＳｉＯ2 膜１６をエッチ
バックすることによって、このＳｉＯ2 膜１６からなる
側壁をＳｉ膜１４に形成する。ＴＥＯＳを原料とする減
圧ＣＶＤ法やＯ3 ＋ＴＥＯＳを原料とする常圧ＣＶＤ法
で堆積させたＳｉＯ2 膜や、減圧ＣＶＤ法で堆積させた
ＳｉＮ膜等をＳｉＯ2膜１６の代わりに用いても良い。
５０ｎｍ程度のＳｉＯ2 膜１６を常圧ＣＶＤ法で堆積さ
せ、異方性ドライエッチングでＳｉＯ2 膜１６をエッチ
バックすることによって、このＳｉＯ2 膜１６からなる
側壁をＳｉ膜１４に形成する。ＴＥＯＳを原料とする減
圧ＣＶＤ法やＯ3 ＋ＴＥＯＳを原料とする常圧ＣＶＤ法
で堆積させたＳｉＯ2 膜や、減圧ＣＶＤ法で堆積させた
ＳｉＮ膜等をＳｉＯ2膜１６の代わりに用いても良い。
【００２３】次に、Ｓｉ膜１４及びＳｉＯ2 膜１２、１
６と適当なフォトレジスト（図示せず）とをマスクにし
て、ＮＭＯＳトランジスタの形成領域には６０ｋｅＶの
加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓ
+ をイオン注入し、ＰＭＯＳトランジスタの形成領域に
は４０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2の
ドーズ量でＢＦ2 + をイオン注入して、図１（ｄ）に示
す様に、高濃度の拡散層２１を形成する。
６と適当なフォトレジスト（図示せず）とをマスクにし
て、ＮＭＯＳトランジスタの形成領域には６０ｋｅＶの
加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓ
+ をイオン注入し、ＰＭＯＳトランジスタの形成領域に
は４０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2の
ドーズ量でＢＦ2 + をイオン注入して、図１（ｄ）に示
す様に、高濃度の拡散層２１を形成する。
【００２４】これらのイオン注入は、膜厚が１０ｎｍ程
度の犠牲酸化膜を全面に形成した状態で行ってもよく、
Ｓｉ基板１１等に対して直接に行ってもよい。その後、
温度が１０００〜１１００℃で時間が１０秒の短時間ア
ニールや、温度が８５０〜９５０℃で時間が１０分程度
の炉アニール等を行って、拡散層１５、２１中の不純物
を活性化させる。
度の犠牲酸化膜を全面に形成した状態で行ってもよく、
Ｓｉ基板１１等に対して直接に行ってもよい。その後、
温度が１０００〜１１００℃で時間が１０秒の短時間ア
ニールや、温度が８５０〜９５０℃で時間が１０分程度
の炉アニール等を行って、拡散層１５、２１中の不純物
を活性化させる。
【００２５】上述の様に、拡散層２１を形成するための
イオン注入時に犠牲酸化膜を用いていれば、この時点
で、犠牲酸化膜が全面に残っている。また、犠牲酸化膜
を用いていなくても、拡散層２１を形成するためのイオ
ン注入や、拡散層１５、２１中の不純物を活性化させる
ための熱処理等を行っている間に、Ｓｉ基板１１やＳｉ
膜１４の表面には、膜厚が３ｎｍ程度の自然酸化膜２５
が形成されている。
イオン注入時に犠牲酸化膜を用いていれば、この時点
で、犠牲酸化膜が全面に残っている。また、犠牲酸化膜
を用いていなくても、拡散層２１を形成するためのイオ
ン注入や、拡散層１５、２１中の不純物を活性化させる
ための熱処理等を行っている間に、Ｓｉ基板１１やＳｉ
膜１４の表面には、膜厚が３ｎｍ程度の自然酸化膜２５
が形成されている。
【００２６】次に、弗酸と弗化アンモニウムとの混合液
である緩衝弗酸や弗酸等を用いて、エッチング速度が３
ｎｍ／分程度のウェットエッチングを行って、図１
（ｅ）に示す様に、自然酸化膜２５（犠牲酸化膜を用い
た場合には犠牲酸化膜）を除去する。この自然酸化膜２
５（または犠牲酸化膜）が本発明における半導体酸化膜
になる。ここでは、ガス：ＣＨＦ3 ／ＣＯ＝６０／２４
０ｓｃｃｍ、圧力＝５．３Ｐａ、出力＝１２００Ｗ、温
度＝３０℃のマグネトロン方式の異方性ドライエッチン
グを、ウェットエッチングの代わりに用いても良い。
である緩衝弗酸や弗酸等を用いて、エッチング速度が３
ｎｍ／分程度のウェットエッチングを行って、図１
（ｅ）に示す様に、自然酸化膜２５（犠牲酸化膜を用い
た場合には犠牲酸化膜）を除去する。この自然酸化膜２
５（または犠牲酸化膜）が本発明における半導体酸化膜
になる。ここでは、ガス：ＣＨＦ3 ／ＣＯ＝６０／２４
０ｓｃｃｍ、圧力＝５．３Ｐａ、出力＝１２００Ｗ、温
度＝３０℃のマグネトロン方式の異方性ドライエッチン
グを、ウェットエッチングの代わりに用いても良い。
【００２７】次に、図２（ａ）に示す様に、４０ｋｅＶ
の加速エネルギー及び３×１０14ｃｍ-2のドーズ量でＡ
ｓ+ をイオン注入して、Ｓｉ膜１４及び拡散層２１の表
面に非晶質層１４ａ、２１ａを形成する。この時、自然
酸化膜２５を除去した状態でイオン注入を行っているの
で、酸素原子のノック・オンが生じないのみならず、十
分な厚さの非晶質層１４ａ、２１ａが形成される。Ａｓ
+ の代わりに、Ｓｂ+やＳｉ+ 等を用いても良い。
の加速エネルギー及び３×１０14ｃｍ-2のドーズ量でＡ
ｓ+ をイオン注入して、Ｓｉ膜１４及び拡散層２１の表
面に非晶質層１４ａ、２１ａを形成する。この時、自然
酸化膜２５を除去した状態でイオン注入を行っているの
で、酸素原子のノック・オンが生じないのみならず、十
分な厚さの非晶質層１４ａ、２１ａが形成される。Ａｓ
+ の代わりに、Ｓｂ+やＳｉ+ 等を用いても良い。
【００２８】次に、図２（ｂ）に示す様に、ＣＶＤ法や
蒸着法でＴｉ膜（本発明における金属の膜）２２を全面
に形成する。Ｔｉの代わりに、Ｃｏ、Ｎｉ、Ｐｔ等の他
の高融点金属を用いても良い。その後、窒素雰囲気中に
おいて温度が６５０℃で時間が３０秒の短時間アニール
を行い、非晶質層１４ａ、２１ａとＴｉ膜２２とを反応
させて、図２（ｃ）に示す様に、Ｓｉ膜１４及び拡散層
２１の表面にＣ４９相のＴｉＳｉ2 膜（本発明における
反応物層）２３を形成する。
蒸着法でＴｉ膜（本発明における金属の膜）２２を全面
に形成する。Ｔｉの代わりに、Ｃｏ、Ｎｉ、Ｐｔ等の他
の高融点金属を用いても良い。その後、窒素雰囲気中に
おいて温度が６５０℃で時間が３０秒の短時間アニール
を行い、非晶質層１４ａ、２１ａとＴｉ膜２２とを反応
させて、図２（ｃ）に示す様に、Ｓｉ膜１４及び拡散層
２１の表面にＣ４９相のＴｉＳｉ2 膜（本発明における
反応物層）２３を形成する。
【００２９】ＳｉＯ2 膜１２、１６とＴｉ膜２２とはシ
リサイド化反応を生じないので、ＳｉＯ2 膜１２、１６
上にはＴｉ膜２２が未反応のまま残る。ＴｉＳｉ2 膜２
３を形成するシリサイド化反応を生じさせるための熱処
理は、アルゴン雰囲気中で行っても良い。
リサイド化反応を生じないので、ＳｉＯ2 膜１２、１６
上にはＴｉ膜２２が未反応のまま残る。ＴｉＳｉ2 膜２
３を形成するシリサイド化反応を生じさせるための熱処
理は、アルゴン雰囲気中で行っても良い。
【００３０】次に、アンモニア過水（ＮＨ3 ：Ｈ
2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）を用い、温度が室温で時
間が１０分のウェットエッチングによって、図２（ｄ）
に示す様に、未反応のまま残っているＴｉ膜２２を選択
的に除去する。アンモニア過水の代わりに、塩酸過水や
硫酸過水等を用いても良い。
2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）を用い、温度が室温で時
間が１０分のウェットエッチングによって、図２（ｄ）
に示す様に、未反応のまま残っているＴｉ膜２２を選択
的に除去する。アンモニア過水の代わりに、塩酸過水や
硫酸過水等を用いても良い。
【００３１】次に、窒素雰囲気中またはアルゴン雰囲気
中において温度が８００℃で時間が３０秒の短時間アニ
ールを行って、図２（ｅ）に示す様に、Ｃ４９相のＴｉ
Ｓｉ 2 膜２３から、シート抵抗が５Ω／□程度と低抵抗
であるＣ５４相のＴｉＳｉ2膜（本発明における化合物
層）２４へ相転移させる。その後、図３（ａ）に示す様
に、層間絶縁膜２６を形成する。
中において温度が８００℃で時間が３０秒の短時間アニ
ールを行って、図２（ｅ）に示す様に、Ｃ４９相のＴｉ
Ｓｉ 2 膜２３から、シート抵抗が５Ω／□程度と低抵抗
であるＣ５４相のＴｉＳｉ2膜（本発明における化合物
層）２４へ相転移させる。その後、図３（ａ）に示す様
に、層間絶縁膜２６を形成する。
【００３２】次に、図３（ｂ）に示す様に、ＴｉＳｉ2
膜２４に達する接続孔２７を層間絶縁膜２６に開孔し、
タングステンプラグ３１等で接続孔２７を埋める。そし
て、第１層目のＡｌ膜３２で配線を形成し、表面が平坦
なＳｉＯ2 膜３３でＡｌ膜３２等を覆い、第２層目のＡ
ｌ膜（図示せず）から成る配線等をＳｉＯ2 膜３３上に
形成して、このＣＭＯＳトランジスタを完成させる。
膜２４に達する接続孔２７を層間絶縁膜２６に開孔し、
タングステンプラグ３１等で接続孔２７を埋める。そし
て、第１層目のＡｌ膜３２で配線を形成し、表面が平坦
なＳｉＯ2 膜３３でＡｌ膜３２等を覆い、第２層目のＡ
ｌ膜（図示せず）から成る配線等をＳｉＯ2 膜３３上に
形成して、このＣＭＯＳトランジスタを完成させる。
【００３３】図６のグラフ中の曲線は、以上の様な第
１実施形態中で形成したＴｉＳｉ2膜２４を含めた拡散
層２１のシート抵抗を示している。この第１実施形態で
は、Ｔｉ膜２２からＴｉＳｉ2 膜２３を形成するための
第１段階の熱処理と、ＴｉＳｉ2 膜２３からＴｉＳｉ2
膜２４へ相転移させるための第２段階の熱処理との中間
で追加の熱処理を行っていないにもかかわらず、曲線
で示されている一従来例のシート抵抗と同様のシート抵
抗が得られている。
１実施形態中で形成したＴｉＳｉ2膜２４を含めた拡散
層２１のシート抵抗を示している。この第１実施形態で
は、Ｔｉ膜２２からＴｉＳｉ2 膜２３を形成するための
第１段階の熱処理と、ＴｉＳｉ2 膜２３からＴｉＳｉ2
膜２４へ相転移させるための第２段階の熱処理との中間
で追加の熱処理を行っていないにもかかわらず、曲線
で示されている一従来例のシート抵抗と同様のシート抵
抗が得られている。
【００３４】上記第１実施形態では、Ｓｉ膜１４として
非晶質Ｓｉを用いても良い。この場合、図１（ａ）に示
す工程では、減圧ＣＶＤ法によって非晶質Ｓｉからなる
Ｓｉ膜１４を１００〜３００ｎｍ程度の膜厚で成膜す
る。このＳｉ膜１４は、不純物（例えばリン）がドープ
された非晶質Ｓｉでも良く、また不純物がドープされて
いない（ノンドープ）非晶質Ｓｉでも良い。ただし、ノ
ンドープの非晶質ＳｉからなるＳｉ膜１４を成膜した場
合には、後の工程でこのＳｉ膜１４中に不純物を導入す
る工程を行うこととする。以下に、それぞれのＳｉ膜１
４の成膜条件の一例を記す。
非晶質Ｓｉを用いても良い。この場合、図１（ａ）に示
す工程では、減圧ＣＶＤ法によって非晶質Ｓｉからなる
Ｓｉ膜１４を１００〜３００ｎｍ程度の膜厚で成膜す
る。このＳｉ膜１４は、不純物（例えばリン）がドープ
された非晶質Ｓｉでも良く、また不純物がドープされて
いない（ノンドープ）非晶質Ｓｉでも良い。ただし、ノ
ンドープの非晶質ＳｉからなるＳｉ膜１４を成膜した場
合には、後の工程でこのＳｉ膜１４中に不純物を導入す
る工程を行うこととする。以下に、それぞれのＳｉ膜１
４の成膜条件の一例を記す。
【００３５】ａ．リンドープの非晶質ＳｉからなるＳｉ
膜１４の成膜条件 成膜圧力 ： ５０〜４００Ｐａ 成膜温度 ：５００〜６００℃ 成膜ガス及び流量：ＳｉＨ4 ＝５０〜２０００ｓｃｃｍ ＰＨ3 ＝１０〜 ５００ｓｃｃｍ
膜１４の成膜条件 成膜圧力 ： ５０〜４００Ｐａ 成膜温度 ：５００〜６００℃ 成膜ガス及び流量：ＳｉＨ4 ＝５０〜２０００ｓｃｃｍ ＰＨ3 ＝１０〜 ５００ｓｃｃｍ
【００３６】ｂ．ノンドープの非晶質ＳｉからなるＳｉ
膜１４の成膜条件 成膜圧力 ： ５０〜４００Ｐａ 成膜温度 ：５００〜６００℃ 成膜ガス及び流量：ＳｉＨ4 ＝５０〜２０００ｓｃｃｍ
膜１４の成膜条件 成膜圧力 ： ５０〜４００Ｐａ 成膜温度 ：５００〜６００℃ 成膜ガス及び流量：ＳｉＨ4 ＝５０〜２０００ｓｃｃｍ
【００３７】以上のようにして、非晶質ＳｉからなるＳ
ｉ膜１４を成膜した後、このＳｉ膜１４をゲート電極の
パターンに加工し、次に、図１（ｂ）〜図１（ｅ）を用
いて説明した工程を上述と同様に行う。その後、図２
（ａ）に示す工程では、上述と同様にイオン注入を行
う。これによって、図１（ｄ）を用いて説明した拡散層
１５、２１中の不純物を活性化させるための熱処理で僅
かに多結晶化されたＳｉ膜１４の表面層に、非晶質層１
４ａを形成する。また、拡散層２１の表面層に非晶質層
２１ａを形成する。
ｉ膜１４を成膜した後、このＳｉ膜１４をゲート電極の
パターンに加工し、次に、図１（ｂ）〜図１（ｅ）を用
いて説明した工程を上述と同様に行う。その後、図２
（ａ）に示す工程では、上述と同様にイオン注入を行
う。これによって、図１（ｄ）を用いて説明した拡散層
１５、２１中の不純物を活性化させるための熱処理で僅
かに多結晶化されたＳｉ膜１４の表面層に、非晶質層１
４ａを形成する。また、拡散層２１の表面層に非晶質層
２１ａを形成する。
【００３８】この際、上述と同様に、自然酸化膜２５
（犠牲酸化膜を形成した場合には犠牲酸化膜）を除去し
た状態でイオン注入を行っているので、当該イオン注入
による酸素原子のノック・オンが生じないのみならず、
十分な厚さの非晶質層１４ａ、２１ａが形成される。し
かも、Ｓｉ膜１４は、もともと非晶質Ｓｉとして成膜さ
れたものであるため、多結晶ＳｉからなるＳｉ膜１４を
成膜した場合と比較して、イオン注入によってＳｉ膜１
４表面に形成される非晶質層２１ａの非晶質度が高くな
り、反応性のより良好な非晶質層２１ａが得られる。
（犠牲酸化膜を形成した場合には犠牲酸化膜）を除去し
た状態でイオン注入を行っているので、当該イオン注入
による酸素原子のノック・オンが生じないのみならず、
十分な厚さの非晶質層１４ａ、２１ａが形成される。し
かも、Ｓｉ膜１４は、もともと非晶質Ｓｉとして成膜さ
れたものであるため、多結晶ＳｉからなるＳｉ膜１４を
成膜した場合と比較して、イオン注入によってＳｉ膜１
４表面に形成される非晶質層２１ａの非晶質度が高くな
り、反応性のより良好な非晶質層２１ａが得られる。
【００３９】以上までの工程を行った後、図２（ｂ）〜
図３（ｂ）を用いて説明した工程を上述と同様に行い、
これによって、ＣＭＯＳトランジスタを完成させる。
図３（ｂ）を用いて説明した工程を上述と同様に行い、
これによって、ＣＭＯＳトランジスタを完成させる。
【００４０】図７のグラフ中において、曲線は、以上
の様な第１実施形態中でＮ型の多結晶ＳｉからなるＳｉ
膜１４を成膜した場合のゲート電極のシート抵抗を示し
ている。また、曲線は、同Ｐ型の多結晶Ｓｉからなる
Ｓｉ膜１４を成膜した場合のゲート電極のシート抵抗を
示している。さらに、曲線は、同Ｎ型の非晶質Ｓｉか
らなるＳｉ膜１４を成膜した場合のゲート電極のシート
抵抗を示している。そして、曲線は、同Ｐ型の非晶質
ＳｉからなるＳｉ膜１４を成膜した場合のゲート電極の
シート抵抗を示している。尚、これらのＳｉ膜１４の表
面には、同一条件のイオン注入によって非晶質層１４ａ
を形成した。
の様な第１実施形態中でＮ型の多結晶ＳｉからなるＳｉ
膜１４を成膜した場合のゲート電極のシート抵抗を示し
ている。また、曲線は、同Ｐ型の多結晶Ｓｉからなる
Ｓｉ膜１４を成膜した場合のゲート電極のシート抵抗を
示している。さらに、曲線は、同Ｎ型の非晶質Ｓｉか
らなるＳｉ膜１４を成膜した場合のゲート電極のシート
抵抗を示している。そして、曲線は、同Ｐ型の非晶質
ＳｉからなるＳｉ膜１４を成膜した場合のゲート電極の
シート抵抗を示している。尚、これらのＳｉ膜１４の表
面には、同一条件のイオン注入によって非晶質層１４ａ
を形成した。
【００４１】これらの各曲線〜に示すように、非晶
質ＳｉからなるＳｉ膜１４を成膜することで、多結晶Ｓ
ｉからなるＳｉ膜１４を成膜した場合と比較して、より
細線領域でシート抵抗の上昇が抑えられていることが分
かる。
質ＳｉからなるＳｉ膜１４を成膜することで、多結晶Ｓ
ｉからなるＳｉ膜１４を成膜した場合と比較して、より
細線領域でシート抵抗の上昇が抑えられていることが分
かる。
【００４２】図４は、第２実施形態を示している。この
第２実施形態は、Ｓｉ膜３４及びＷＳｉ2 膜３５から成
るポリサイド層３６とこのポリサイド層３６上のＳｉＯ
2 膜３７とをゲート電極のパターンに加工し、ゲート電
極の表面にはＴｉＳｉ2 膜２４を形成しないことを除い
て、上述の第１実施形態と実質的に同様の工程を実行す
る。この様な第２実施形態でも、第１実施形態と同様の
作用効果を奏することができる。
第２実施形態は、Ｓｉ膜３４及びＷＳｉ2 膜３５から成
るポリサイド層３６とこのポリサイド層３６上のＳｉＯ
2 膜３７とをゲート電極のパターンに加工し、ゲート電
極の表面にはＴｉＳｉ2 膜２４を形成しないことを除い
て、上述の第１実施形態と実質的に同様の工程を実行す
る。この様な第２実施形態でも、第１実施形態と同様の
作用効果を奏することができる。
【００４３】図５は、第３実施形態を示している。こお
第３実施形態は、ＴｉＳｉ2 膜２４を形成した後の工程
としてＳｉＮ膜３８を全面に形成することを除いて、上
述の第２実施形態と実質的に同様の工程を実行する。こ
の様な第３実施形態では、接続孔２７の開孔に際して、
ＳｉＮ膜３８をストッパにして層間絶縁膜２６をエッチ
ングし、更にＳｉＯ2 膜１６、３７、１２をストッパに
してＳｉＮ膜３８のみをエッチングすることができる。
第３実施形態は、ＴｉＳｉ2 膜２４を形成した後の工程
としてＳｉＮ膜３８を全面に形成することを除いて、上
述の第２実施形態と実質的に同様の工程を実行する。こ
の様な第３実施形態では、接続孔２７の開孔に際して、
ＳｉＮ膜３８をストッパにして層間絶縁膜２６をエッチ
ングし、更にＳｉＯ2 膜１６、３７、１２をストッパに
してＳｉＮ膜３８のみをエッチングすることができる。
【００４４】このため、接続孔２７を開孔する前のフォ
トリソグラフィ工程で合わせずれが生じて、接続孔２７
がＴｉＳｉ2 膜２４上から位置ずれしても、接続孔２７
の開孔と同時にＳｉＯ2 膜１６、３７、１２がエッチン
グされることなく、タングステンプラグ３１とポリサイ
ド層３６との短絡を防止することができる。
トリソグラフィ工程で合わせずれが生じて、接続孔２７
がＴｉＳｉ2 膜２４上から位置ずれしても、接続孔２７
の開孔と同時にＳｉＯ2 膜１６、３７、１２がエッチン
グされることなく、タングステンプラグ３１とポリサイ
ド層３６との短絡を防止することができる。
【００４５】なお、以上の第１〜第３実施形態は、ＬＤ
Ｄ構造であるＣＭＯＳトランジスタの製造に本願の発明
を適用したものであるが、非ＬＤＤ構造のＣＭＯＳトラ
ンジスタや非相補型のＭＯＳトランジスタやＭＯＳトラ
ンジスタ以外の半導体装置等の構造にも、本願の発明を
適用することができる。
Ｄ構造であるＣＭＯＳトランジスタの製造に本願の発明
を適用したものであるが、非ＬＤＤ構造のＣＭＯＳトラ
ンジスタや非相補型のＭＯＳトランジスタやＭＯＳトラ
ンジスタ以外の半導体装置等の構造にも、本願の発明を
適用することができる。
【００４６】
【発明の効果】請求項１の半導体装置の製造方法では、
低抵抗の化合物相を半導体領域の表面にのみ自己整合的
に形成することができるので、低抵抗の化合物相を半導
体領域の表面に形成しても半導体領域間の短絡を防止す
ることができて、微細で且つ高速な半導体装置を高い歩
留りで製造することができる。
低抵抗の化合物相を半導体領域の表面にのみ自己整合的
に形成することができるので、低抵抗の化合物相を半導
体領域の表面に形成しても半導体領域間の短絡を防止す
ることができて、微細で且つ高速な半導体装置を高い歩
留りで製造することができる。
【００４７】請求項２の半導体装置の製造方法では、化
合物層への酸素の混入が少なくて化合物層の凝集による
シート抵抗の上層を抑制することができるので、更に高
速の半導体装置を製造することができる。
合物層への酸素の混入が少なくて化合物層の凝集による
シート抵抗の上層を抑制することができるので、更に高
速の半導体装置を製造することができる。
【００４８】請求項３の半導体装置の製造方法では、接
続項内に形成される配線と半導体領域を囲んでいる絶縁
膜下の配線との短絡を防止することができるので、微細
で且つ高速な半導体装置を更に高い歩留りで製造するこ
とができる。
続項内に形成される配線と半導体領域を囲んでいる絶縁
膜下の配線との短絡を防止することができるので、微細
で且つ高速な半導体装置を更に高い歩留りで製造するこ
とができる。
【図１】本願の発明の第１実施形態の初期の工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】第１実施形態の中期の工程を順次に示す側断面
図である。
図である。
【図３】第１実施形態の終期の工程を順次に示す側断面
図である。
図である。
【図４】本願の発明の第２実施形態の途中の工程を示す
側断面図である。
側断面図である。
【図５】本願の発明の第３実施形態の途中の工程を示す
側断面図である。
側断面図である。
【図６】従来の技術で示した２方法及び本願の発明の第
１〜第３実施形態でそれぞれ形成した拡散層の幅とシー
ト抵抗との関係を示すグラフである。
１〜第３実施形態でそれぞれ形成した拡散層の幅とシー
ト抵抗との関係を示すグラフである。
【図７】本願の発明の第１〜第３実施形態で、多結晶Ｓ
ｉからなるＳｉ膜を成膜した場合と非晶質Ｓｉからなる
Ｓｉ膜を成膜した場合におけるゲート電極の幅とシート
抵抗との関係を示すグラフである。
ｉからなるＳｉ膜を成膜した場合と非晶質Ｓｉからなる
Ｓｉ膜を成膜した場合におけるゲート電極の幅とシート
抵抗との関係を示すグラフである。
【図８】本願の発明の一従来例の前半の工程を順次に示
す側断面図である。
す側断面図である。
【図９】一従来例の後半の工程を順次に示す側断面図で
ある。
ある。
１４ Ｓｉ膜 １４ａ 非晶質層 ２１ 拡散層
２１ａ 非晶質層 ２２ Ｔｉ膜 ２３ ＴｉＳｉ2 膜 ２４ ＴｉＳ
ｉ2 膜 ２５ 自然酸化膜 ２６ 層間絶縁膜 ２７ 接続
孔 ３８ ＳｉＮ膜
２１ａ 非晶質層 ２２ Ｔｉ膜 ２３ ＴｉＳｉ2 膜 ２４ ＴｉＳ
ｉ2 膜 ２５ 自然酸化膜 ２６ 層間絶縁膜 ２７ 接続
孔 ３８ ＳｉＮ膜
Claims (3)
- 【請求項１】 半導体と金属との化合物層を半導体領域
の表面に形成する半導体装置の製造方法において、 前記半導体領域の表面から半導体酸化膜を除去した状態
でこの半導体領域にイオン注入を行ってこの半導体領域
の表面に非晶質層を形成する工程と、 前記非晶質層と前記金属とを第１の熱処理で反応させて
前記表面に反応物層を形成する工程と、 前記反応物層に第２の熱処理を行って前記化合物層を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記化合物層を形成する工程の次に半導
体窒化膜を全面に形成する工程を具備することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体窒化膜とはエッチング特性が
異なる層間絶縁膜をこの半導体窒化膜上に形成する工程
と、 前記化合物層に対する接続孔のパターンで、前記半導体
窒化膜をストッパにして前記層間絶縁膜をエッチングす
る工程と、 前記エッチングの後に、前記パターンで、前記半導体窒
化膜のみをエッチングして前記接続孔を開口する工程と
を具備することを特徴とする請求項２記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27048896A JPH09298300A (ja) | 1996-03-05 | 1996-10-14 | 半導体装置の製造方法 |
| KR1019970052452A KR19980032793A (ko) | 1996-10-14 | 1997-10-14 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-75217 | 1996-03-05 | ||
| JP7521796 | 1996-03-05 | ||
| JP27048896A JPH09298300A (ja) | 1996-03-05 | 1996-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298300A true JPH09298300A (ja) | 1997-11-18 |
Family
ID=26416378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27048896A Pending JPH09298300A (ja) | 1996-03-05 | 1996-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09298300A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| KR100459932B1 (ko) * | 2001-12-24 | 2004-12-04 | 동부전자 주식회사 | 반도체장치의 제조방법 |
| KR100483027B1 (ko) * | 2001-12-26 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체소자의 실리사이드층 형성 방법 |
| US7087114B2 (en) | 2001-10-09 | 2006-08-08 | Sumitomo Electric Industries, Ltd. | Single crystal GaN substrate, method of growing single crystal GaN and method of producing single crystal GaN substrate |
| US7354477B2 (en) | 2001-10-09 | 2008-04-08 | Sumitomo Electric Industries, Ltd. | Method of growing GaN crystal, method of producing single crystal GaN substrate, and single crystal GaN substrate |
| US7473315B2 (en) | 2001-10-09 | 2009-01-06 | Sumitomo Electric Industries, Ltd. | AlxInyGa1-x-yN mixture crystal substrate, method of growing AlxInyGa1-x-yN mixture crystal substrate and method of producing AlxInyGa1-x-yN mixture crystal substrate |
| EP2107597A1 (en) | 2001-09-19 | 2009-10-07 | Sumitomo Electric Industries, Ltd. | Gallium nitride crystal |
| US8067300B2 (en) | 2001-09-19 | 2011-11-29 | Sumitomo Electric Industries, Ltd. | AlxInyGa1-x-yN mixture crystal substrate, method of growing same and method of producing same |
-
1996
- 1996-10-14 JP JP27048896A patent/JPH09298300A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| EP2107597A1 (en) | 2001-09-19 | 2009-10-07 | Sumitomo Electric Industries, Ltd. | Gallium nitride crystal |
| US8067300B2 (en) | 2001-09-19 | 2011-11-29 | Sumitomo Electric Industries, Ltd. | AlxInyGa1-x-yN mixture crystal substrate, method of growing same and method of producing same |
| US8198177B2 (en) | 2001-09-19 | 2012-06-12 | Sumitomo Electric Industries, Ltd. | AlxInyGal-x-yN mixture crystal substrate, method of growing same and method of producing same |
| US7087114B2 (en) | 2001-10-09 | 2006-08-08 | Sumitomo Electric Industries, Ltd. | Single crystal GaN substrate, method of growing single crystal GaN and method of producing single crystal GaN substrate |
| US7354477B2 (en) | 2001-10-09 | 2008-04-08 | Sumitomo Electric Industries, Ltd. | Method of growing GaN crystal, method of producing single crystal GaN substrate, and single crystal GaN substrate |
| US7473315B2 (en) | 2001-10-09 | 2009-01-06 | Sumitomo Electric Industries, Ltd. | AlxInyGa1-x-yN mixture crystal substrate, method of growing AlxInyGa1-x-yN mixture crystal substrate and method of producing AlxInyGa1-x-yN mixture crystal substrate |
| US7534310B2 (en) | 2001-10-09 | 2009-05-19 | Sumitomo Electric Industries, Ltd. | Single crystal GaN substrate, method of growing single crystal GaN and method of producing single crystal GaN substrate |
| EP2146384A1 (en) | 2001-10-09 | 2010-01-20 | Sumitomo Electric Industries, Ltd. | Method of making a laser diode |
| US7794543B2 (en) | 2001-10-09 | 2010-09-14 | Sumitomo Electric Industries, Ltd. | Method of growing GaN crystal, method of producing single crystal GaN substrate, and single crystal GaN substrate |
| KR100459932B1 (ko) * | 2001-12-24 | 2004-12-04 | 동부전자 주식회사 | 반도체장치의 제조방법 |
| KR100483027B1 (ko) * | 2001-12-26 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체소자의 실리사이드층 형성 방법 |
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