JPH10229333A - トランジスタのスレッシュホールド電圧を検知し且つデジタル的にバイアスする集積回路及び関連方法 - Google Patents
トランジスタのスレッシュホールド電圧を検知し且つデジタル的にバイアスする集積回路及び関連方法Info
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- G—PHYSICS
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- G11C5/146—Substrate bias generators
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
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Abstract
(57)【要約】
【課題】 比較的低い電源電圧で動作することを容易と
させるために正確に補償した実効スレッシュホールド電
圧を有するＭＯＳＦＥＴを具備する集積回路及びそれに
関連する方法を提供する。 【解決手段】 集積回路が基板上に複数個のＭＯＳＦＥ
Ｔを有している。検知した初期的スレッシュホールド電
圧に関連する信号と高から低への基準電圧値の拡がりか
らの夫々の基準電圧との比較に基づいて複数個の比較信
号を発生するために複数個の検知用ＭＯＳＦＥＴを使用
している。該ＭＯＳＦＥＴは、該複数個の比較信号に基
づいて所望実効スレッシュホールド電圧を有するように
バイアスされる。論理デコーディング回路が該複数個の
比較信号を受付け且つ少なくとも１つのバイアス制御信
号を発生する。バイアス回路が該少なくとも１つのバイ
アス制御信号に応答して、高から低へのバイアス電圧値
の拡がりを有する複数個のバイアス電圧の中から所望の
バイアス電圧を発生し、その際に該複数個のＭＯＳＦＥ
Ｔを所望実効スレッシュホールド電圧へバイアスさせ
る。
させるために正確に補償した実効スレッシュホールド電
圧を有するＭＯＳＦＥＴを具備する集積回路及びそれに
関連する方法を提供する。 【解決手段】 集積回路が基板上に複数個のＭＯＳＦＥ
Ｔを有している。検知した初期的スレッシュホールド電
圧に関連する信号と高から低への基準電圧値の拡がりか
らの夫々の基準電圧との比較に基づいて複数個の比較信
号を発生するために複数個の検知用ＭＯＳＦＥＴを使用
している。該ＭＯＳＦＥＴは、該複数個の比較信号に基
づいて所望実効スレッシュホールド電圧を有するように
バイアスされる。論理デコーディング回路が該複数個の
比較信号を受付け且つ少なくとも１つのバイアス制御信
号を発生する。バイアス回路が該少なくとも１つのバイ
アス制御信号に応答して、高から低へのバイアス電圧値
の拡がりを有する複数個のバイアス電圧の中から所望の
バイアス電圧を発生し、その際に該複数個のＭＯＳＦＥ
Ｔを所望実効スレッシュホールド電圧へバイアスさせ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の技術分野に
関するものであって、更に詳細には、複数個の金属・酸
化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する集積回路及びそれに関連する方法に関するもので
ある。
関するものであって、更に詳細には、複数個の金属・酸
化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する集積回路及びそれに関連する方法に関するもので
ある。
【０００２】
【従来の技術】集積回路は多くの電子装置において広く
使用されている。典型的に比較的複雑な集積回路は、数
十万個又は数百万個のトランジスタを基板上に有する場
合がある。集積回路において一般的に使用される１つの
タイプのトランジスタは金属・酸化物・半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは
チャンネルによって接続されているソース領域とドレイ
ン領域とを有している。ゲートがチャンネルの上側に存
在しており且つ例えば典型的には二酸化シリコン（Ｓｉ
Ｏ2 ）等の絶縁層によってそれから分離されている。ゲ
ートへ印加される制御電圧がソースとドレインとの間の
チャンネルを介して担持される電荷の流れを制御する。
使用されている。典型的に比較的複雑な集積回路は、数
十万個又は数百万個のトランジスタを基板上に有する場
合がある。集積回路において一般的に使用される１つの
タイプのトランジスタは金属・酸化物・半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは
チャンネルによって接続されているソース領域とドレイ
ン領域とを有している。ゲートがチャンネルの上側に存
在しており且つ例えば典型的には二酸化シリコン（Ｓｉ
Ｏ2 ）等の絶縁層によってそれから分離されている。ゲ
ートへ印加される制御電圧がソースとドレインとの間の
チャンネルを介して担持される電荷の流れを制御する。
【０００３】デプリションモードＭＯＳＦＥＴは、ゲー
トへ電圧が印加されていない状態で、ゲートを下側にド
ープされている即ち導通状態のチャンネルを有してい
る。対照的に、エンハンスメントモードＭＯＳＦＥＴ
は、導通チャンネルとして機能する反転層を形成するた
めにゲート対ソースバイアス電圧を印加することを必要
とする。この電圧はスレッシュホールド電圧Ｖｔであ
る。ＮチャンネルエンハンスメントモードＭＯＳＦＥＴ
の場合には、ゲートとソースとの間の正の電圧が該チャ
ンネルを誘起させる。従って、該電流は、ゲート対ソー
ス電圧がスレッシュホールド電圧Ｖｔを超える場合にの
み流れる。同様に、Ｐチャンネルエンハンスメントモー
ドＭＯＳＦＥＴの場合には、ゲート対ソース電圧が負の
スレッシュホールド電圧より低い負である場合に電流が
流れる。
トへ電圧が印加されていない状態で、ゲートを下側にド
ープされている即ち導通状態のチャンネルを有してい
る。対照的に、エンハンスメントモードＭＯＳＦＥＴ
は、導通チャンネルとして機能する反転層を形成するた
めにゲート対ソースバイアス電圧を印加することを必要
とする。この電圧はスレッシュホールド電圧Ｖｔであ
る。ＮチャンネルエンハンスメントモードＭＯＳＦＥＴ
の場合には、ゲートとソースとの間の正の電圧が該チャ
ンネルを誘起させる。従って、該電流は、ゲート対ソー
ス電圧がスレッシュホールド電圧Ｖｔを超える場合にの
み流れる。同様に、Ｐチャンネルエンハンスメントモー
ドＭＯＳＦＥＴの場合には、ゲート対ソース電圧が負の
スレッシュホールド電圧より低い負である場合に電流が
流れる。
【０００４】エンハンスメントモードＭＯＳＦＥＴのス
レッシュホールド電圧は、例えばチャンネル長、チャン
ネル幅、ドーピング、ゲート酸化膜厚さ等の多数のファ
クタによって決定される。例えば大気温度等の外因的フ
ァクタもスレッシュホールド電圧に影響を与える。Ｖｔ
値が所望の供給電圧に対して低過ぎる場合には、トラン
ジスタは、供給電圧が所望の供給電圧よりも大きい場合
には、許容不可能なリーク電流を有する場合がある。逆
に、Ｖｔが比較的高く選択される場合には、トランジス
タが完全にスイッチオンする蓋然性が減少される。最近
の半導体製造プロセスは制御することが可能なものであ
るが、生産運転内において集積回路ダイ毎にＶｔ値のバ
ラツキが存在している。
レッシュホールド電圧は、例えばチャンネル長、チャン
ネル幅、ドーピング、ゲート酸化膜厚さ等の多数のファ
クタによって決定される。例えば大気温度等の外因的フ
ァクタもスレッシュホールド電圧に影響を与える。Ｖｔ
値が所望の供給電圧に対して低過ぎる場合には、トラン
ジスタは、供給電圧が所望の供給電圧よりも大きい場合
には、許容不可能なリーク電流を有する場合がある。逆
に、Ｖｔが比較的高く選択される場合には、トランジス
タが完全にスイッチオンする蓋然性が減少される。最近
の半導体製造プロセスは制御することが可能なものであ
るが、生産運転内において集積回路ダイ毎にＶｔ値のバ
ラツキが存在している。
【０００５】例えば再充電可能なバッテリによって駆動
される移動電話等の場合には電力消費を減少させるため
にＭＯＳＦＥＴ集積回路に対してより低い供給電圧を使
用することが望ましい場合がある。処理変動に基づくス
レッシュホールド電圧のバラツキは供給電圧に拘らずに
ほぼ同一のものであるから、Ｖｔは供給電圧が減少され
るにつれより大きな割合を有するようになる。供給電圧
が減少されると、Ｖｔに関しての制御及びトランジスタ
に対してのそのバラツキがより臨界的なものとなる。供
給電圧が約１Ｖ以下へ減少されると、Ｖｔの正確な制御
なしには、製造歩留まりが減少するにつれより少ない数
の集積回路が許容可能なものとなる場合がある。アナロ
グ回路は特にＶｔにおける変動に影響を受け易い場合が
ある。
される移動電話等の場合には電力消費を減少させるため
にＭＯＳＦＥＴ集積回路に対してより低い供給電圧を使
用することが望ましい場合がある。処理変動に基づくス
レッシュホールド電圧のバラツキは供給電圧に拘らずに
ほぼ同一のものであるから、Ｖｔは供給電圧が減少され
るにつれより大きな割合を有するようになる。供給電圧
が減少されると、Ｖｔに関しての制御及びトランジスタ
に対してのそのバラツキがより臨界的なものとなる。供
給電圧が約１Ｖ以下へ減少されると、Ｖｔの正確な制御
なしには、製造歩留まりが減少するにつれより少ない数
の集積回路が許容可能なものとなる場合がある。アナロ
グ回路は特にＶｔにおける変動に影響を受け易い場合が
ある。
【０００６】例えば米国特許第４，１４２，１１４号
（Ｇｒｅｅｎ）は、指定したエンハンスメントモードＭ
ＯＳＦＥＴのＶｔが基準電圧より下がる場合に選択的に
動作されるチャージポンプを使用して基板上のバックバ
イアスの調節によって達成される共通基板上の複数個の
ＭＯＳＦＥＴに対するＶｔの規制について開示してい
る。分圧器が指定したエンハンスメントモードＭＯＳＦ
ＥＴのゲートへ印加される基準電圧を供給し、それが、
ターンオンされると、チャージポンプをイネーブル即ち
動作可能状態とさせる。指定されたエンハンスメントモ
ードＭＯＳＦＥＴのＶｔはそのゲートへ基準電圧を印加
することによって検知される。該チャージポンプは、基
板上のＭＯＳＦＥＴのＶｔを所望範囲の基準電圧内へ上
昇させる。換言すると、該特許は、所謂負のバックゲー
トバイアスの一例を開示しており、その場合に、トラン
ジスタのＶｔを上昇させている。然しながら、Ｖｔを上
昇させると、使用可能な電圧余裕を減少させ且つより低
い供給電圧で動作することを阻止する。更に、検知及び
チャージポンプ回路部品は、Ｖｔ、即ち制御されるべき
変数を有するＭＯＳＦＥＴを包含している。更に、高い
実効スレッシュホールド電圧はＭＯＳＦＥＴの比較的薄
いゲートを酸化物層に損傷を発生させる場合がある。
（Ｇｒｅｅｎ）は、指定したエンハンスメントモードＭ
ＯＳＦＥＴのＶｔが基準電圧より下がる場合に選択的に
動作されるチャージポンプを使用して基板上のバックバ
イアスの調節によって達成される共通基板上の複数個の
ＭＯＳＦＥＴに対するＶｔの規制について開示してい
る。分圧器が指定したエンハンスメントモードＭＯＳＦ
ＥＴのゲートへ印加される基準電圧を供給し、それが、
ターンオンされると、チャージポンプをイネーブル即ち
動作可能状態とさせる。指定されたエンハンスメントモ
ードＭＯＳＦＥＴのＶｔはそのゲートへ基準電圧を印加
することによって検知される。該チャージポンプは、基
板上のＭＯＳＦＥＴのＶｔを所望範囲の基準電圧内へ上
昇させる。換言すると、該特許は、所謂負のバックゲー
トバイアスの一例を開示しており、その場合に、トラン
ジスタのＶｔを上昇させている。然しながら、Ｖｔを上
昇させると、使用可能な電圧余裕を減少させ且つより低
い供給電圧で動作することを阻止する。更に、検知及び
チャージポンプ回路部品は、Ｖｔ、即ち制御されるべき
変数を有するＭＯＳＦＥＴを包含している。更に、高い
実効スレッシュホールド電圧はＭＯＳＦＥＴの比較的薄
いゲートを酸化物層に損傷を発生させる場合がある。
【０００７】米国特許第５，３９７，９３４号（Ｍｅｒ
ｒｉｌｌ ｅｔ ａｌ．）は、又、集積回路ダイ上の複
数個のＭＯＳＦＥＴのスレッシュホールド電圧に対する
補償回路を開示している。特に、該回路の一部は基準電
圧を発生する。スレッシュホールド電圧モニタ回路が、
第二電圧信号を発生するために直列接続されているＭＯ
ＳＦＥＴトランジスタと抵抗とを包含している。フィー
ドバック回路が基準電圧と第二電圧信号とを比較し且つ
ＭＯＳトランジスタの実効スレッシュホールド電圧を調
節し、従って基準電圧が実質的に第二電圧信号と等しく
なる。上述した如く、該補償回路はそれ自身がスレッシ
ュホールド電圧における変動によって影響を受ける装置
を包含している。
ｒｉｌｌ ｅｔ ａｌ．）は、又、集積回路ダイ上の複
数個のＭＯＳＦＥＴのスレッシュホールド電圧に対する
補償回路を開示している。特に、該回路の一部は基準電
圧を発生する。スレッシュホールド電圧モニタ回路が、
第二電圧信号を発生するために直列接続されているＭＯ
ＳＦＥＴトランジスタと抵抗とを包含している。フィー
ドバック回路が基準電圧と第二電圧信号とを比較し且つ
ＭＯＳトランジスタの実効スレッシュホールド電圧を調
節し、従って基準電圧が実質的に第二電圧信号と等しく
なる。上述した如く、該補償回路はそれ自身がスレッシ
ュホールド電圧における変動によって影響を受ける装置
を包含している。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、比較的低い電源電圧での動作を容易とさせ
る正確に補償した実効スレッシュホールド電圧を有する
ＭＯＳＦＥＴを具備する集積回路及びそれに関連する方
法を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、比較的低い電源電圧での動作を容易とさせ
る正確に補償した実効スレッシュホールド電圧を有する
ＭＯＳＦＥＴを具備する集積回路及びそれに関連する方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、基板上
の複数個のＭＯＳＦＥＴ、各々が前記複数個のＭＯＳＦ
ＥＴの初期的スレッシュホールド電圧を有しており前記
基板上に設けられている複数個の検知用ＭＯＳＦＥＴ、
検知した初期的スレッシュホールド電圧に関連する信号
と高から低への基準電圧値の拡がりからの夫々の基準電
圧との比較に基づいて複数個の比較信号を発生する比較
手段、前記複数個の比較手段に基づいて前記ＭＯＳＦＥ
Ｔを所望実効スレッシュホールド電圧を有するようにバ
イアスさせる所望実効スレッシュホールドバイアス手
段、を有する集積回路が提供される。該所望実効バイア
ス手段は、好適には、該初期的スレッシュホールド電圧
から実効スレッシュホールド電圧を所望の実効スレッシ
ュホールド電圧へ低下させる。本回路は、高精度のバイ
アス動作を与えることが可能である。何故ならば、初期
的スレッシュホールド電圧の分解能は、検知用ＭＯＳＦ
ＥＴの数及び基準電圧の数及び拡がりによって決定する
ことが可能だからである。
の複数個のＭＯＳＦＥＴ、各々が前記複数個のＭＯＳＦ
ＥＴの初期的スレッシュホールド電圧を有しており前記
基板上に設けられている複数個の検知用ＭＯＳＦＥＴ、
検知した初期的スレッシュホールド電圧に関連する信号
と高から低への基準電圧値の拡がりからの夫々の基準電
圧との比較に基づいて複数個の比較信号を発生する比較
手段、前記複数個の比較手段に基づいて前記ＭＯＳＦＥ
Ｔを所望実効スレッシュホールド電圧を有するようにバ
イアスさせる所望実効スレッシュホールドバイアス手
段、を有する集積回路が提供される。該所望実効バイア
ス手段は、好適には、該初期的スレッシュホールド電圧
から実効スレッシュホールド電圧を所望の実効スレッシ
ュホールド電圧へ低下させる。本回路は、高精度のバイ
アス動作を与えることが可能である。何故ならば、初期
的スレッシュホールド電圧の分解能は、検知用ＭＯＳＦ
ＥＴの数及び基準電圧の数及び拡がりによって決定する
ことが可能だからである。
【００１０】該比較手段は、好適には、検知したスレッ
シュホールド電圧に関連する信号が各検知用ＭＯＳＦＥ
Ｔに対する夫々の基準電圧以下である場合に第一信号を
供給するデジタル出力手段を有している。該デジタル出
力手段は、更に、好適には、検知したスレッシュホール
ド電圧に関連する信号が各検知用ＭＯＳＦＥＴに対する
夫々の基準電圧より大きい場合に第二信号を供給する。
該第一信号は、供給電圧とすることが可能であり、一方
該第二信号は、例えば、ＮチャンネルＭＯＳＦＥＴをバ
イアスさせるための接地とすることが可能である。
シュホールド電圧に関連する信号が各検知用ＭＯＳＦＥ
Ｔに対する夫々の基準電圧以下である場合に第一信号を
供給するデジタル出力手段を有している。該デジタル出
力手段は、更に、好適には、検知したスレッシュホール
ド電圧に関連する信号が各検知用ＭＯＳＦＥＴに対する
夫々の基準電圧より大きい場合に第二信号を供給する。
該第一信号は、供給電圧とすることが可能であり、一方
該第二信号は、例えば、ＮチャンネルＭＯＳＦＥＴをバ
イアスさせるための接地とすることが可能である。
【００１１】所望実効スレッシュホールドバイアス手段
は、好適には、該比較手段からの複数個の比較信号を受
付け且つそれに応答して少なくとも１つのバイアス制御
信号を発生する論理デコーディング手段を有することが
可能である。更に、該所望実効スレッシュホールドバイ
アス手段は、更に、該論理デコーディング手段からの少
なくとも１つのバイアス制御信号に応答し、高から低へ
のバイアス電圧値の拡がりを持った複数個のバイアス電
圧から所望のバイアス電圧を発生させその際に該複数個
のＭＯＳＦＥＴを所望実効スレッシュホールド電圧へバ
イアスさせるバイアス手段を有することが可能である。
は、好適には、該比較手段からの複数個の比較信号を受
付け且つそれに応答して少なくとも１つのバイアス制御
信号を発生する論理デコーディング手段を有することが
可能である。更に、該所望実効スレッシュホールドバイ
アス手段は、更に、該論理デコーディング手段からの少
なくとも１つのバイアス制御信号に応答し、高から低へ
のバイアス電圧値の拡がりを持った複数個のバイアス電
圧から所望のバイアス電圧を発生させその際に該複数個
のＭＯＳＦＥＴを所望実効スレッシュホールド電圧へバ
イアスさせるバイアス手段を有することが可能である。
【００１２】該論理デコーディング手段は、各々が該比
較手段からの複数個の比較信号へ接続される複数個の入
力端を具備する複数個のＡＮＤ論理回路によって設ける
ことが可能である。従って、該複数個のＡＮＤ論理回路
のうちの１つのみが与えられた組み合わせの比較信号に
応答してバイアス制御信号を発生するように、ＡＮＤ論
理回路の入力端と該比較手段との間に複数個のインバー
タからなる配列を結合させることが可能である。
較手段からの複数個の比較信号へ接続される複数個の入
力端を具備する複数個のＡＮＤ論理回路によって設ける
ことが可能である。従って、該複数個のＡＮＤ論理回路
のうちの１つのみが与えられた組み合わせの比較信号に
応答してバイアス制御信号を発生するように、ＡＮＤ論
理回路の入力端と該比較手段との間に複数個のインバー
タからなる配列を結合させることが可能である。
【００１３】該所望実効スレッシュホールドバイアス手
段は、好適には、更に、該複数個のＡＮＤ論理回路の夫
々の出力と関連する複数個のバイアス電圧発生器を有す
ることが可能である。これらのバイアス電圧発生器は、
該複数個のＭＯＳＦＥＴをバイアスさせるために１つの
みのバイアス電圧発生器が該バイアス制御信号に応答し
て動作されるように、該論理デコーディング手段によっ
て駆動させることが可能である。更に、該バイアス電圧
発生器の各々は、高から低への値の拡がりの中から所定
のバイアス電圧を供給する一対の抵抗を有する分圧器を
有することが可能である。好適には、一対の制御トラン
ジスタを該対の抵抗及び夫々のＡＮＤ論理回路の出力端
へ接続されており、該バイアス制御信号に応答して該対
の抵抗を介して電流が通過することを可能とする。
段は、好適には、更に、該複数個のＡＮＤ論理回路の夫
々の出力と関連する複数個のバイアス電圧発生器を有す
ることが可能である。これらのバイアス電圧発生器は、
該複数個のＭＯＳＦＥＴをバイアスさせるために１つの
みのバイアス電圧発生器が該バイアス制御信号に応答し
て動作されるように、該論理デコーディング手段によっ
て駆動させることが可能である。更に、該バイアス電圧
発生器の各々は、高から低への値の拡がりの中から所定
のバイアス電圧を供給する一対の抵抗を有する分圧器を
有することが可能である。好適には、一対の制御トラン
ジスタを該対の抵抗及び夫々のＡＮＤ論理回路の出力端
へ接続されており、該バイアス制御信号に応答して該対
の抵抗を介して電流が通過することを可能とする。
【００１４】本集積回路は、１実施例においては、好適
には、基板上に設けられており、高から低への基準電圧
値の拡がりを有する複数個の基準電圧を発生する基準電
圧発生手段を有することが可能である。該基準電圧発生
手段は、複数個の抵抗分圧器によって設けることが可能
である。別の実施例においては、該基準電圧は集積回路
外部から供給することが可能である。
には、基板上に設けられており、高から低への基準電圧
値の拡がりを有する複数個の基準電圧を発生する基準電
圧発生手段を有することが可能である。該基準電圧発生
手段は、複数個の抵抗分圧器によって設けることが可能
である。別の実施例においては、該基準電圧は集積回路
外部から供給することが可能である。
【００１５】本集積回路は、更に、好適には、各々が夫
々の検知用ＭＯＳＦＥＴへ接続されている複数個の電流
供給ＭＯＳＦＥＴを有している。該検知用ＭＯＳＦＥＴ
及び電流供給ＭＯＳＦＥＴは反対の導電型のチャンネル
を有することが可能である。更に、該電流供給ＭＯＳＦ
ＥＴの各々は、好適には、約１μＡより低い電流を供給
するために所定の比較的長く且つ狭いチャンネルを有し
ている。
々の検知用ＭＯＳＦＥＴへ接続されている複数個の電流
供給ＭＯＳＦＥＴを有している。該検知用ＭＯＳＦＥＴ
及び電流供給ＭＯＳＦＥＴは反対の導電型のチャンネル
を有することが可能である。更に、該電流供給ＭＯＳＦ
ＥＴの各々は、好適には、約１μＡより低い電流を供給
するために所定の比較的長く且つ狭いチャンネルを有し
ている。
【００１６】本発明の方法の側面は集積回路を製造し且
つ動作させるためのものである。更に詳細には、本方法
は、好適には、各々が初期的スレッシュホールド電圧を
有する複数個のＭＯＳＦＥＴを基板上に形成し、且つ各
々が初期的スレッシュホールド電圧を有する複数個の検
知用ＭＯＳＦＥＴを該基板上に形成する、上記各ステッ
プを有している。本方法は、更に、好適には、該複数個
の検知用ＭＯＳＦＥＴの検知した初期的スレッシュホー
ルド電圧に関連する信号と高から低への基準電圧値の拡
がりを有する複数個の基準電圧からの夫々の基準電圧と
の比較に基づいて複数個の比較信号を発生し、且つ該複
数個の比較信号に基づいて所望実効スレッシュホールド
電圧を有するように該複数個のＭＯＳＦＥＴをバイアス
させる、上記各ステップを有している。
つ動作させるためのものである。更に詳細には、本方法
は、好適には、各々が初期的スレッシュホールド電圧を
有する複数個のＭＯＳＦＥＴを基板上に形成し、且つ各
々が初期的スレッシュホールド電圧を有する複数個の検
知用ＭＯＳＦＥＴを該基板上に形成する、上記各ステッ
プを有している。本方法は、更に、好適には、該複数個
の検知用ＭＯＳＦＥＴの検知した初期的スレッシュホー
ルド電圧に関連する信号と高から低への基準電圧値の拡
がりを有する複数個の基準電圧からの夫々の基準電圧と
の比較に基づいて複数個の比較信号を発生し、且つ該複
数個の比較信号に基づいて所望実効スレッシュホールド
電圧を有するように該複数個のＭＯＳＦＥＴをバイアス
させる、上記各ステップを有している。
【００１７】
【発明の実施の形態】本発明を本発明の好適実施例が示
されている添付の図面を参照してより詳細に以下に説明
する。然しながら、本発明は、多くの異なる形態で実施
することが可能なものであり且つ本明細書に説明する実
施例に限定させるものとして解釈すべきものではない。
寧ろ、これらの実施例は、本発明の開示が完全であり且
つ本発明の範囲を当業者に充分に理解させるために与え
られるものである。尚、本明細書全体にわたって同様の
要素には同様の参照番号を付してある。
されている添付の図面を参照してより詳細に以下に説明
する。然しながら、本発明は、多くの異なる形態で実施
することが可能なものであり且つ本明細書に説明する実
施例に限定させるものとして解釈すべきものではない。
寧ろ、これらの実施例は、本発明の開示が完全であり且
つ本発明の範囲を当業者に充分に理解させるために与え
られるものである。尚、本明細書全体にわたって同様の
要素には同様の参照番号を付してある。
【００１８】最初に、図１を参照して本発明に基づく集
積回路１０について最初に説明する。本集積回路は、基
板１１を有しており、その上に当業者にとって容易に理
解可能であるように複数個のエンハンスメント型のＭＯ
ＳＦＥＴを形成する。図示した集積回路１０は、当業者
にとって容易に理解されるように、ＣＭＯＳ回路内にお
いてＰチャンネルＭＯＳＦＥＴ１３とＮチャンネルＭＯ
ＳＦＥＴ１２の両方を包含している。
積回路１０について最初に説明する。本集積回路は、基
板１１を有しており、その上に当業者にとって容易に理
解可能であるように複数個のエンハンスメント型のＭＯ
ＳＦＥＴを形成する。図示した集積回路１０は、当業者
にとって容易に理解されるように、ＣＭＯＳ回路内にお
いてＰチャンネルＭＯＳＦＥＴ１３とＮチャンネルＭＯ
ＳＦＥＴ１２の両方を包含している。
【００１９】各Ｎチャンネル及びＰチャンネルＭＯＳＦ
ＥＴ１２，１３は、少なくもと、部分的に、設計パラメ
ータ及び処理変動に依存する初期的スレッシュホールド
電圧ＶｔINI を有している。初期的スレッシュホールド
電圧よりも低く且つ所望の即ちターゲットとする値であ
る実効スレッシュホールド電圧ＶｔEFF を発生するため
に、例えば、ＮチャンネルＭＯＳＦＥＴ１２のＰタブ即
ちウエルを積極的に検知し且つ電圧ＶBIASでデジタル的
にバイアスさせるアクティブな回路が設けられている。
ＥＴ１２，１３は、少なくもと、部分的に、設計パラメ
ータ及び処理変動に依存する初期的スレッシュホールド
電圧ＶｔINI を有している。初期的スレッシュホールド
電圧よりも低く且つ所望の即ちターゲットとする値であ
る実効スレッシュホールド電圧ＶｔEFF を発生するため
に、例えば、ＮチャンネルＭＯＳＦＥＴ１２のＰタブ即
ちウエルを積極的に検知し且つ電圧ＶBIASでデジタル的
にバイアスさせるアクティブな回路が設けられている。
【００２０】図１の下側部分は、ＰチャンネルＭＯＳＦ
ＥＴ１３に対する積極的な検知及びデジタルバイアス動
作を提供する回路部分１０ｂを概略的に示している。特
に、第二検知及びバイアス回路はＰチャンネルＭＯＳＦ
ＥＴ１３のＮタブをバイアスさせるためにＶBIAS′を供
給し、負の初期的スレッシュホールド電圧ＶｔINI の絶
対値よりも低い絶対値を有する実効スレッシュホールド
電圧ＶｔEFF を発生させる。該トランジスタのチャンネ
ル型及び種々の電圧及び電流は、当業者にとって容易に
理解されるように、上側の回路部分１０ａのものとは逆
となっている。該実効スレッシュホールド電圧は所望の
値へ設定することが可能であり、且つそれにより、より
低い供給電圧（ＶDD）を容易に集積回路１０に対して受
入れさせることが可能である。更に、より低い実効スレ
ッシュホールド電圧ＶｔEFF は、更に、ゲート酸化膜を
損傷する可能性を減少させながらより薄いゲート酸化物
層を使用することを可能とする。
ＥＴ１３に対する積極的な検知及びデジタルバイアス動
作を提供する回路部分１０ｂを概略的に示している。特
に、第二検知及びバイアス回路はＰチャンネルＭＯＳＦ
ＥＴ１３のＮタブをバイアスさせるためにＶBIAS′を供
給し、負の初期的スレッシュホールド電圧ＶｔINI の絶
対値よりも低い絶対値を有する実効スレッシュホールド
電圧ＶｔEFF を発生させる。該トランジスタのチャンネ
ル型及び種々の電圧及び電流は、当業者にとって容易に
理解されるように、上側の回路部分１０ａのものとは逆
となっている。該実効スレッシュホールド電圧は所望の
値へ設定することが可能であり、且つそれにより、より
低い供給電圧（ＶDD）を容易に集積回路１０に対して受
入れさせることが可能である。更に、より低い実効スレ
ッシュホールド電圧ＶｔEFF は、更に、ゲート酸化膜を
損傷する可能性を減少させながらより薄いゲート酸化物
層を使用することを可能とする。
【００２１】当業者によって容易に理解されるように、
本発明の検知及びデジタルバイアス構成は、Ｎチャンネ
ル又はＰチャンネルＭＯＳＦＥＴのみを包含する集積回
路に対して設けることが可能である。更に、積極的検知
及びデジタルバイアス構成は、両方の型のトランジスタ
が集積回路内に設けられている場合に、Ｎチャンネル又
はＰチャンネルＭＯＳＦＥＴの一方又は他方について必
要であるに過ぎない場合がある。例えば、積極的検知及
びバイアス動作は、集積回路内にＰチャンネルトランジ
スタも設けられている場合であっても、Ｎチャンネルト
ランジスタについてのみ低下させたＶｔEFF を発生する
ために使用される場合がある。
本発明の検知及びデジタルバイアス構成は、Ｎチャンネ
ル又はＰチャンネルＭＯＳＦＥＴのみを包含する集積回
路に対して設けることが可能である。更に、積極的検知
及びデジタルバイアス構成は、両方の型のトランジスタ
が集積回路内に設けられている場合に、Ｎチャンネル又
はＰチャンネルＭＯＳＦＥＴの一方又は他方について必
要であるに過ぎない場合がある。例えば、積極的検知及
びバイアス動作は、集積回路内にＰチャンネルトランジ
スタも設けられている場合であっても、Ｎチャンネルト
ランジスタについてのみ低下させたＶｔEFF を発生する
ために使用される場合がある。
【００２２】図１の上側の回路部分１０ａについてより
詳細に説明する。回路１０ａは基板上に複数個のＭＯＳ
ＦＥＴ１２を有しており、且つ更に詳細に以下に説明す
るように複数個のＶｔ検知用回路１５−２０を有してい
る。各検知用回路は、他のＭＯＳＦＥＴの初期的スレッ
シュホールド電圧を持った検知用ＭＯＳＦＥＴを有して
いる。各検知用回路は、検知したスレッシュホールド電
圧に関連する信号と基準電圧との間の差に基づいて比較
信号を発生する比較回路部分を包含している。より詳細
に説明すると、回路１０ａは検知した初期的スレッシュ
ホールド電圧に関連する信号と夫々の基準電圧との比較
に基づいて複数個の比較信号（ＶＯｎ，ＶＯｎ−１，Ｖ
Ｏｍ，ＶＯｍ−１，ＶＯ２，ＶＯ１）を発生する比較回
路部分によって設けられる比較手段を有しており、且つ
基準電圧（ＶＲｎ，ＶＲｎ−１，ＶＲｍ，ＶＲｍ−１，
ＶＲ２，ＶＲ１）は高から低への基準電圧値の拡がり即
ちバラツキを有している。
詳細に説明する。回路１０ａは基板上に複数個のＭＯＳ
ＦＥＴ１２を有しており、且つ更に詳細に以下に説明す
るように複数個のＶｔ検知用回路１５−２０を有してい
る。各検知用回路は、他のＭＯＳＦＥＴの初期的スレッ
シュホールド電圧を持った検知用ＭＯＳＦＥＴを有して
いる。各検知用回路は、検知したスレッシュホールド電
圧に関連する信号と基準電圧との間の差に基づいて比較
信号を発生する比較回路部分を包含している。より詳細
に説明すると、回路１０ａは検知した初期的スレッシュ
ホールド電圧に関連する信号と夫々の基準電圧との比較
に基づいて複数個の比較信号（ＶＯｎ，ＶＯｎ−１，Ｖ
Ｏｍ，ＶＯｍ−１，ＶＯ２，ＶＯ１）を発生する比較回
路部分によって設けられる比較手段を有しており、且つ
基準電圧（ＶＲｎ，ＶＲｎ−１，ＶＲｍ，ＶＲｍ−１，
ＶＲ２，ＶＲ１）は高から低への基準電圧値の拡がり即
ちバラツキを有している。
【００２３】該比較信号は、ＭＯＳＦＥＴ１２が複数個
の比較信号に応答して所望実効スレッシュホールド電圧
を有するようにバイアスさせるために図示した論理回路
２５−３０及び夫々のバイアス回路３５−４０へ供給さ
れる。該所望実効スレッシュホールド電圧は、好適に
は、集積回路１０に対して付加的な電圧余裕を与えるた
めに、該初期的スレッシュホールド電圧よりも低いもの
である。換言すると、ＭＯＳＦＥＴ１２の初期的スレッ
シュホールド電圧は製造プロセス中は所望により高いタ
ーゲットとさせることが可能である。検知及びバイアス
用回路１０ａは、該初期的スレッシュホールド電圧を該
所望のレベルへ低下させる。
の比較信号に応答して所望実効スレッシュホールド電圧
を有するようにバイアスさせるために図示した論理回路
２５−３０及び夫々のバイアス回路３５−４０へ供給さ
れる。該所望実効スレッシュホールド電圧は、好適に
は、集積回路１０に対して付加的な電圧余裕を与えるた
めに、該初期的スレッシュホールド電圧よりも低いもの
である。換言すると、ＭＯＳＦＥＴ１２の初期的スレッ
シュホールド電圧は製造プロセス中は所望により高いタ
ーゲットとさせることが可能である。検知及びバイアス
用回路１０ａは、該初期的スレッシュホールド電圧を該
所望のレベルへ低下させる。
【００２４】バイアス回路３５−４０は、更に、好適に
は、集積回路ダイの実際の処理変動に依存して必要とさ
れる場合のある補正範囲に対応する高から低への値のバ
ラツキ即ち拡がりを有している。例えば、該初期的スレ
ッシュホールド電圧は、ウエハの１つの部分における１
つの集積回路ダイから同一のウエハの別の部分における
第二の集積回路ダイに対して約０．０２０から０．０３
０へ変化する場合がある。更に、異なるウエハロットに
対しては、初期的スレッシュホールド電圧は当業者にと
って容易に理解されるように、異なるロットにおける異
なる集積回路間において最大で約０．１５Ｖ変化する場
合がある。
は、集積回路ダイの実際の処理変動に依存して必要とさ
れる場合のある補正範囲に対応する高から低への値のバ
ラツキ即ち拡がりを有している。例えば、該初期的スレ
ッシュホールド電圧は、ウエハの１つの部分における１
つの集積回路ダイから同一のウエハの別の部分における
第二の集積回路ダイに対して約０．０２０から０．０３
０へ変化する場合がある。更に、異なるウエハロットに
対しては、初期的スレッシュホールド電圧は当業者にと
って容易に理解されるように、異なるロットにおける異
なる集積回路間において最大で約０．１５Ｖ変化する場
合がある。
【００２５】当業者にとって容易に理解されるように、
典型的な単一の集積回路ダイ上のトランジスタに対する
Ｖｔは平均値に関し高値から低値へのバラツキ即ち拡が
りを有している場合もある。個々の集積回路に対する高
Ｖｔ値から低Ｖｔ値の拡がり即ちバラツキは単一のウエ
ハ上の離隔された集積回路からのバラツキより一層小さ
く、且つ当業者にとって容易に理解されるように、異な
るウエハロット内の集積回路に対するバラツキよりも著
しく一層小さい。従って、本発明の目的のためには、僅
かな値のバラツキを有している可能性があるが、単一の
集積回路上のトランジスタに対する初期的スレッシュホ
ールド電圧は同一のものとして取扱うことが可能であ
る。
典型的な単一の集積回路ダイ上のトランジスタに対する
Ｖｔは平均値に関し高値から低値へのバラツキ即ち拡が
りを有している場合もある。個々の集積回路に対する高
Ｖｔ値から低Ｖｔ値の拡がり即ちバラツキは単一のウエ
ハ上の離隔された集積回路からのバラツキより一層小さ
く、且つ当業者にとって容易に理解されるように、異な
るウエハロット内の集積回路に対するバラツキよりも著
しく一層小さい。従って、本発明の目的のためには、僅
かな値のバラツキを有している可能性があるが、単一の
集積回路上のトランジスタに対する初期的スレッシュホ
ールド電圧は同一のものとして取扱うことが可能であ
る。
【００２６】Ｖｔ検知用回路１５−２０は、好適には、
各々、検知したスレッシュホールド電圧が各検知用ＭＯ
ＳＦＥＴに対する夫々の基準電圧より低い場合には第一
信号を供給し、且つ、検知したスレッシュホールド電圧
が各検知用ＭＯＳＦＥＴに対する夫々の基準電圧以上で
ある場合には第二信号を供給するデジタル出力手段を有
している。該第一信号は、供給電圧ＶDDとすることが可
能であり、一方該第二信号は、例えば、接地ＶSSとする
ことが可能である。
各々、検知したスレッシュホールド電圧が各検知用ＭＯ
ＳＦＥＴに対する夫々の基準電圧より低い場合には第一
信号を供給し、且つ、検知したスレッシュホールド電圧
が各検知用ＭＯＳＦＥＴに対する夫々の基準電圧以上で
ある場合には第二信号を供給するデジタル出力手段を有
している。該第一信号は、供給電圧ＶDDとすることが可
能であり、一方該第二信号は、例えば、接地ＶSSとする
ことが可能である。
【００２７】論理回路３５−４０は、複数個の比較信号
を受付け且つそれに応答して少なくとも１つの制御信号
を発生する論理デコーディングを与えている。例えば、
ｎ＞ｍ＞２であり且つ基準電圧がＶＲｎ＞ＶＲｎ−１＞
ＶＲｍ＞ＶＲｍ−１＞ＶＲ２＞ＶＲ１のようであり、且
つスレッシュホールド電圧ＶｔがＶＲｍとＶＲｍ−１と
の間である場合には、比較信号Ｖｎ乃至ＶＲｍはＶSSで
あり、且つ比較信号ＶＲｍ−１乃至ＶＲ１はＶDDであ
る。従って論理回路２５−３０は、１つのみがバイアス
制御信号を発生する形態とさせることが可能であり、従
って、バイアス回路３５−４０のうちの１つのみがイネ
ーブル即ち動作可能状態とされ、従って検知された実効
スレッシュホールドに応答して所定の夫々のバイアス電
圧が供給される。換言すると、所望の実効スレッシュホ
ールドバイアス手段は、論理回路２５−３０によって与
えられる論理デコーディング手段からの少なくとも１つ
のバイアス制御信号に応答し、バイアス電圧発生器３５
−４０から供給されることの可能な複数個のバイアス電
圧の中から所望のバイアス電圧を発生する。
を受付け且つそれに応答して少なくとも１つの制御信号
を発生する論理デコーディングを与えている。例えば、
ｎ＞ｍ＞２であり且つ基準電圧がＶＲｎ＞ＶＲｎ−１＞
ＶＲｍ＞ＶＲｍ−１＞ＶＲ２＞ＶＲ１のようであり、且
つスレッシュホールド電圧ＶｔがＶＲｍとＶＲｍ−１と
の間である場合には、比較信号Ｖｎ乃至ＶＲｍはＶSSで
あり、且つ比較信号ＶＲｍ−１乃至ＶＲ１はＶDDであ
る。従って論理回路２５−３０は、１つのみがバイアス
制御信号を発生する形態とさせることが可能であり、従
って、バイアス回路３５−４０のうちの１つのみがイネ
ーブル即ち動作可能状態とされ、従って検知された実効
スレッシュホールドに応答して所定の夫々のバイアス電
圧が供給される。換言すると、所望の実効スレッシュホ
ールドバイアス手段は、論理回路２５−３０によって与
えられる論理デコーディング手段からの少なくとも１つ
のバイアス制御信号に応答し、バイアス電圧発生器３５
−４０から供給されることの可能な複数個のバイアス電
圧の中から所望のバイアス電圧を発生する。
【００２８】ＮチャンネルＭＯＳＦＥＴ１２に対する上
側回路部分１０ａに関して詳細に説明したような検知、
論理及びバイアス用回路は、例えば、当業者にとって容
易に理解されるように、反対のチャンネル導電型及び電
流の流れに対する考察をもって、ＰチャンネルＭＯＳＦ
ＥＴ１３に対して容易に複製させることが可能である。
概略的に示したＰチャンネルＭＯＳＦＥＴ検知用、論理
及びバイアス回路４５は、実効スレッシュホールド電圧
を所望スレッシュホールド電圧へ移動させるためにＰチ
ャンネルＭＯＳＦＥＴへバイアス電圧ＶBIAS′を供給す
る。
側回路部分１０ａに関して詳細に説明したような検知、
論理及びバイアス用回路は、例えば、当業者にとって容
易に理解されるように、反対のチャンネル導電型及び電
流の流れに対する考察をもって、ＰチャンネルＭＯＳＦ
ＥＴ１３に対して容易に複製させることが可能である。
概略的に示したＰチャンネルＭＯＳＦＥＴ検知用、論理
及びバイアス回路４５は、実効スレッシュホールド電圧
を所望スレッシュホールド電圧へ移動させるためにＰチ
ャンネルＭＯＳＦＥＴへバイアス電圧ＶBIAS′を供給す
る。
【００２９】次に、図２の概略回路図を参照すると、上
側回路部分１０ａ（図１）のＶｔ検知回路１５について
更に説明する。特に、図示した電流駆動ＰチャンネルＭ
ＯＳＦＥＴ ＰＣＨ１は、当業者にとって容易に理解さ
れるように、そのソースをＶDDへ接続させ且つそのゲー
トをＶSSへ接続させることによって常にオン即ちピンチ
オフ領域内にあるようにさせるようにバイアスさせる。
ＰＣＨ１の寸法選択は、検知用ＭＯＳＦＥＴ ＮＣＨ１
に対して比較的低い電流Ｉdsを供給するように該ゲート
に対して長く、且つ狭いチャンネルを与えるべきであ
る。好適には、供給される電流Ｉdsは約１μＡより小さ
く、且つ、より好適には、１０ｎＡ以下の範囲内であ
る。図示したように、検知用トランジスタＮＣＨ１のゲ
ート及びドレインは共通接続されており且つ電流駆動用
トランジスタＰＣＨ１のドレインへ接続している。従っ
て、トランジスタＮＣＨ１及びＰＣＨ１は、スレッシュ
ホールド電圧検知機能を提供し、且つ、ＶD が検知した
スレッシュホールド電圧の関数であるように、トランジ
スタＮＣＨ１の検知したスレッシュホールド電圧に応答
して制御信号ＶD を発生するものと考えることが可能で
ある。
側回路部分１０ａ（図１）のＶｔ検知回路１５について
更に説明する。特に、図示した電流駆動ＰチャンネルＭ
ＯＳＦＥＴ ＰＣＨ１は、当業者にとって容易に理解さ
れるように、そのソースをＶDDへ接続させ且つそのゲー
トをＶSSへ接続させることによって常にオン即ちピンチ
オフ領域内にあるようにさせるようにバイアスさせる。
ＰＣＨ１の寸法選択は、検知用ＭＯＳＦＥＴ ＮＣＨ１
に対して比較的低い電流Ｉdsを供給するように該ゲート
に対して長く、且つ狭いチャンネルを与えるべきであ
る。好適には、供給される電流Ｉdsは約１μＡより小さ
く、且つ、より好適には、１０ｎＡ以下の範囲内であ
る。図示したように、検知用トランジスタＮＣＨ１のゲ
ート及びドレインは共通接続されており且つ電流駆動用
トランジスタＰＣＨ１のドレインへ接続している。従っ
て、トランジスタＮＣＨ１及びＰＣＨ１は、スレッシュ
ホールド電圧検知機能を提供し、且つ、ＶD が検知した
スレッシュホールド電圧の関数であるように、トランジ
スタＮＣＨ１の検知したスレッシュホールド電圧に応答
して制御信号ＶD を発生するものと考えることが可能で
ある。
【００３０】制御信号ＶD が基準電圧ＶＲｎより低い場
合には、トタンジスタＮＣＨ２はオフ状態にバイアスさ
れており且つ抵抗Ｒ１とＮＣＨ２のドレインとによって
画定されるノードにおける電圧比較信号ＶＯｎは殆どＶ
DDに等しい。制御電圧ＶD が基準電圧ＶＲｎより低い状
態にある限り、トランジスタＮＣＨ２はオフ状態を維持
する。トランジスタＮＣＨ２は、そのドレインを抵抗Ｒ
１を介してＶDDへ接続している。ＶD がＶＲｎより大き
い場合には、トランジスタＮＣＨ２がターンオンし且つ
比較信号ＶＯｎが、当業者によって容易に理解されるよ
うに、接地電圧ＶSS近くへ変化する。これらの高及び低
比較信号は、当業者によって容易に理解されるように、
幾つかのインバータを介して該信号を通過させることに
よってＶDD及びＶSSへより近くさせることが可能であ
る。
合には、トタンジスタＮＣＨ２はオフ状態にバイアスさ
れており且つ抵抗Ｒ１とＮＣＨ２のドレインとによって
画定されるノードにおける電圧比較信号ＶＯｎは殆どＶ
DDに等しい。制御電圧ＶD が基準電圧ＶＲｎより低い状
態にある限り、トランジスタＮＣＨ２はオフ状態を維持
する。トランジスタＮＣＨ２は、そのドレインを抵抗Ｒ
１を介してＶDDへ接続している。ＶD がＶＲｎより大き
い場合には、トランジスタＮＣＨ２がターンオンし且つ
比較信号ＶＯｎが、当業者によって容易に理解されるよ
うに、接地電圧ＶSS近くへ変化する。これらの高及び低
比較信号は、当業者によって容易に理解されるように、
幾つかのインバータを介して該信号を通過させることに
よってＶDD及びＶSSへより近くさせることが可能であ
る。
【００３１】図示例において示したように、基準電圧Ｖ
Ｒｎは抵抗Ｒ２及びＲ３によって与えられるオンチップ
抵抗分圧器によって供給することが可能である。基準電
圧ＶＲｎはトランジスタＮＣＨ３のゲートへ印加され、
該トランジスタのドレインはＶDDへ接続しており且つそ
のソースはトランジスタＮＣＨ４のドレイン及びトラン
ジスタＮＣＨ２のソースへ接続している。一方、該基準
電圧は図示したピン４７を介してオフチップから供給す
ることが可能である。
Ｒｎは抵抗Ｒ２及びＲ３によって与えられるオンチップ
抵抗分圧器によって供給することが可能である。基準電
圧ＶＲｎはトランジスタＮＣＨ３のゲートへ印加され、
該トランジスタのドレインはＶDDへ接続しており且つそ
のソースはトランジスタＮＣＨ４のドレイン及びトラン
ジスタＮＣＨ２のソースへ接続している。一方、該基準
電圧は図示したピン４７を介してオフチップから供給す
ることが可能である。
【００３２】当業者によって容易に理解されるように、
図示したＶｔ検知用回路１５は集積回路１０上において
多数複製することが可能である。該基準電圧の値は、当
業者によって容易に理解されるように、所望の分解能の
スレッシュホールド電圧検知機能及びバイアス機能を与
えるために容易に設定することが可能である。
図示したＶｔ検知用回路１５は集積回路１０上において
多数複製することが可能である。該基準電圧の値は、当
業者によって容易に理解されるように、所望の分解能の
スレッシュホールド電圧検知機能及びバイアス機能を与
えるために容易に設定することが可能である。
【００３３】次に、より詳細に図３を参照して、論理デ
コーディング及びバイアス用回路部分５０について更に
説明する。図示した回路部分は、論理デコーディング回
路２８及びバイス回路３８の両方を包含している。勿
論、本発明の論理デコーディング手段は、各々が該比較
手段からの複数個の比較信号ＶＯｎ−ＶＯ１へ接続され
る複数個の入力端を具備する複数個のＡＮＤ論理回路２
８によって与えることが可能である。従って、該複数個
のＡＮＤ論理回路のうちの１つのみが与えられた組合わ
せの比較信号に応答してバイアス制御信号を発生するよ
うに、該ＡＮＤ論理回路の入力端と該比較手段との間に
複数個のインバータからなる配列を結合させることが可
能である。
コーディング及びバイアス用回路部分５０について更に
説明する。図示した回路部分は、論理デコーディング回
路２８及びバイス回路３８の両方を包含している。勿
論、本発明の論理デコーディング手段は、各々が該比較
手段からの複数個の比較信号ＶＯｎ−ＶＯ１へ接続され
る複数個の入力端を具備する複数個のＡＮＤ論理回路２
８によって与えることが可能である。従って、該複数個
のＡＮＤ論理回路のうちの１つのみが与えられた組合わ
せの比較信号に応答してバイアス制御信号を発生するよ
うに、該ＡＮＤ論理回路の入力端と該比較手段との間に
複数個のインバータからなる配列を結合させることが可
能である。
【００３４】図示したＡＮＤ論理デコーダ回路２８にお
いて示したように、入力端ＶＯｎ，ＶＯｎ−１，ＶＯｍ
は反転入力端を介して結合されている。従って、バイア
ス回路３８を動作させるバイアス制御信号が、検知用回
路１５−２０が、上述したように、ＶＲｍとＶＲｍ−１
との間に入る検知された初期的スレッシュホールド電圧
を有する場合にのみ供給される。所定の入力の反転した
ものを有するＡＮＤ論理デコーダ回路２８について本発
明において説明したが、当業者によって容易に理解され
るように、所望のバイアス回路の選択的動作を実現する
ことの可能なその他の多数の論理回路が存在している。
いて示したように、入力端ＶＯｎ，ＶＯｎ−１，ＶＯｍ
は反転入力端を介して結合されている。従って、バイア
ス回路３８を動作させるバイアス制御信号が、検知用回
路１５−２０が、上述したように、ＶＲｍとＶＲｍ−１
との間に入る検知された初期的スレッシュホールド電圧
を有する場合にのみ供給される。所定の入力の反転した
ものを有するＡＮＤ論理デコーダ回路２８について本発
明において説明したが、当業者によって容易に理解され
るように、所望のバイアス回路の選択的動作を実現する
ことの可能なその他の多数の論理回路が存在している。
【００３５】本発明に基づくバイアス電圧発生器３８
は、更に、図３の右側部分に図示されている。このバイ
アス電圧発生器３８は、該ＭＯＳＦＥＴをバイアスさせ
るためのＶBIAS出力信号を供給する抵抗Ｒ４及びＲ５に
よって設けられる分圧器を包含している。該対のトラン
ジスタＰＣＨ２及びＮＣＨ５によって該分圧器を介して
の電流の流れが許容される。トランジスタＰＣＨ２は、
そのゲートをＡＮＤ論理デコーダ２８の出力端Ｑへ結合
しており、そのソースをＶDDへ接続しており、且つその
ドレインを抵抗Ｒ４へ接続している。同様に、トランジ
スタＮＣＨ５は、そのゲートをＡＮＤ論理デコーダの相
補的出力端Ｑ＿へ接続しており、そのソースをＶSSへ接
続しており且つそのドレインを抵抗Ｒ５へ接続してい
る。尚、本明細書において、英文字記号の後にアンダー
ラインを付したものはその英文字記号の信号の反転した
信号であることを表わしている。その他のバイアス電圧
発生回路も、当業者にとって容易に理解されるように、
本発明によって意図されているものである。
は、更に、図３の右側部分に図示されている。このバイ
アス電圧発生器３８は、該ＭＯＳＦＥＴをバイアスさせ
るためのＶBIAS出力信号を供給する抵抗Ｒ４及びＲ５に
よって設けられる分圧器を包含している。該対のトラン
ジスタＰＣＨ２及びＮＣＨ５によって該分圧器を介して
の電流の流れが許容される。トランジスタＰＣＨ２は、
そのゲートをＡＮＤ論理デコーダ２８の出力端Ｑへ結合
しており、そのソースをＶDDへ接続しており、且つその
ドレインを抵抗Ｒ４へ接続している。同様に、トランジ
スタＮＣＨ５は、そのゲートをＡＮＤ論理デコーダの相
補的出力端Ｑ＿へ接続しており、そのソースをＶSSへ接
続しており且つそのドレインを抵抗Ｒ５へ接続してい
る。尚、本明細書において、英文字記号の後にアンダー
ラインを付したものはその英文字記号の信号の反転した
信号であることを表わしている。その他のバイアス電圧
発生回路も、当業者にとって容易に理解されるように、
本発明によって意図されているものである。
【００３６】回路１０ａ（図１）は、複数個のこのよう
なバイアス電圧発生器を包含することが可能であり、且
つその場合に、このような電圧の拡がりの中から所望の
バイアス電圧を有する単一の発生器のみを任意の与えら
れた時間において動作させる。本発明のその他の実施例
においては、論理デコーディング動作は、与えられた検
知されたスレッシュホールド電圧に対して所望のバイア
スを達成するためにバイアス電圧発生器の組合わせを動
作すべく形態とさせることが可能である。更に、例えば
温度の影響によってスレッシュホールド電圧が変化する
場合には、本発明の検知動作及びバイアス動作は、当業
者によって容易に理解されるように、スレッシュホール
ド電圧を所望の値へ再度ターゲットさせることが可能で
ある。
なバイアス電圧発生器を包含することが可能であり、且
つその場合に、このような電圧の拡がりの中から所望の
バイアス電圧を有する単一の発生器のみを任意の与えら
れた時間において動作させる。本発明のその他の実施例
においては、論理デコーディング動作は、与えられた検
知されたスレッシュホールド電圧に対して所望のバイア
スを達成するためにバイアス電圧発生器の組合わせを動
作すべく形態とさせることが可能である。更に、例えば
温度の影響によってスレッシュホールド電圧が変化する
場合には、本発明の検知動作及びバイアス動作は、当業
者によって容易に理解されるように、スレッシュホール
ド電圧を所望の値へ再度ターゲットさせることが可能で
ある。
【００３７】本発明の方法に関する側面は、図１に示し
たような集積回路１０を製造し且つ動作させるためのも
のである。更に詳細には、本方法は、好適には、各々が
初期的スレッシュホールド電圧を有する複数個のＭＯＳ
ＦＥＴ１２を基板１１上に形成し、且つ各々が該初期的
スレッシュホールド電圧を有する複数個の検知用ＭＯＳ
ＦＥＴ ＮＣＨ１（図２）を該基板上に形成する、上記
各ステップを有している。本方法は、更に、好適には、
該複数個の検知用ＭＯＳＦＥＴの検知した初期的スレッ
シュホールド電圧に関連する信号を高から低への基準電
圧値の拡がりを有する複数個の基準電圧ＶＲｎ−ＶＯ１
からの夫々の基準電圧との比較に基づいて複数個の比較
信号ＶＯｎ−ＶＯ１を発生し、且つ該複数個の比較信号
に応答して所望実効スレッシュホールド電圧を有するよ
うに該複数個のＭＯＳＦＥＴをバイアスさせる、上記各
ステップを有している。
たような集積回路１０を製造し且つ動作させるためのも
のである。更に詳細には、本方法は、好適には、各々が
初期的スレッシュホールド電圧を有する複数個のＭＯＳ
ＦＥＴ１２を基板１１上に形成し、且つ各々が該初期的
スレッシュホールド電圧を有する複数個の検知用ＭＯＳ
ＦＥＴ ＮＣＨ１（図２）を該基板上に形成する、上記
各ステップを有している。本方法は、更に、好適には、
該複数個の検知用ＭＯＳＦＥＴの検知した初期的スレッ
シュホールド電圧に関連する信号を高から低への基準電
圧値の拡がりを有する複数個の基準電圧ＶＲｎ−ＶＯ１
からの夫々の基準電圧との比較に基づいて複数個の比較
信号ＶＯｎ−ＶＯ１を発生し、且つ該複数個の比較信号
に応答して所望実効スレッシュホールド電圧を有するよ
うに該複数個のＭＯＳＦＥＴをバイアスさせる、上記各
ステップを有している。
【００３８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づく集積回路の１実施例を示した
概略ブロック図。
概略ブロック図。
【図２】 本発明に基づく集積回路の一部を示した概略
回路図。
回路図。
【図３】 本発明に基づく集積回路の別の部分を示した
概略回路図。
概略回路図。
１０ 集積回路 １１ 基板 １２ ＮチャンネルＭＯＳＦＥＴ １３ ＰチャンネルＭＯＳＦＥＴ １５−２０ Ｖｔ検知用回路 ２５−３０ 論理回路 ２８ 論理デコーディング回路 ３５−４０ バイアス回路 ３８ バイアス回路 ４５ 検知用論理及びバイアス回路 ５０ 論理デコーディング及びバイアス用回路部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイソン シウチョン ソ アメリカ合衆国， テキサス 75007， カーロルトン， ケンブリッジショア 2900 (72)発明者 ツィウ チュウ チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633
Claims (40)
- 【請求項１】 集積回路において、 基板、 各々が初期的スレッシュホールド電圧を有している前記
基板上の複数個の金属・酸化物・半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）、 各々が前記初期的スレッシュホールド電圧を有している
前記基板上の複数個の検知用ＭＯＳＦＥＴ、 前記複数個の検知用ＭＯＳＦＥＴの検知した初期的スレ
ッシュホールド電圧に関連する信号を高から低への基準
電圧値の拡がりを有する複数個の基準電圧からの夫々の
基準電圧と比較して複数個の比較信号を発生する比較手
段、 前記複数個の比較信号に基づいて前記複数個のＭＯＳＦ
ＥＴが所望の実効スレッシュホールド電圧を有するよう
にバイアスさせる所望実効スレッシュホールドバイアス
手段、を有することを特徴とする集積回路。 - 【請求項２】 請求項１において、前記比較手段が、前
記検知したスレッシュホールド電圧に関連する信号が夫
々の基準電圧以下である場合には第一信号を供給し、且
つ前記検知したスレッシュホールド電圧に関連する信号
が前記夫々の基準電圧より大きい場合には第二信号を供
給するデジタル出力手段を有していることを特徴とする
集積回路。 - 【請求項３】 請求項１において、前記所望実効スレッ
シュホールドバイアス手段が、前記比較手段からの複数
個の比較手段を受付け且つそれに応答して少なくとも１
つのバイアス制御信号を発生する論理デコーディング手
段を有することを特徴とする集積回路。 - 【請求項４】 請求項３において、前記所望実効スレッ
シュホールドバイアス手段が、更に、前記論理デコーデ
ィング手段からの少なくとも１つのバイアス制御信号に
応答し、高から低へのバイアス電圧値の拡がりを有する
複数個のバイアス電圧の中から所望のバイアス電圧を発
生しその際に前記複数個のＭＯＳＦＥＴを所望の実効ス
レッシュホールド電圧へバイアスさせるバイアス手段を
有していることを特徴とする集積回路。 - 【請求項５】 請求項３において、前記論理デコーディ
ング手段が、更に、 各々が前記比較手段からの複数個の比較信号へ接続され
る複数個の入力端を具備している複数個のＡＮＤ論理回
路、 前記複数個のＡＮＤ論理回路の入力端と前記比較手段と
の間に結合されており、前記複数個のＡＮＤ論理回路の
うちの１つのみが与えられた組合わせの比較信号に応答
してバイアス制御信号を発生する複数個のインバータか
らなる配列、を有していることを特徴とする集積回路。 - 【請求項６】 請求項５において、前記所望実効スレッ
シュホールドバイアス手段が、更に、前記複数個のＡＮ
Ｄ論理回路の夫々の出力端へ関連しており且つ高から低
へのバイアス電圧値の拡がりを有している複数個のバイ
アス電圧発生器を有していることを特徴とする集積回
路。 - 【請求項７】 請求項６において、前記複数個のバイア
ス電圧発生器の各々が、 一対の抵抗を有する分圧器、 前記一対の抵抗へ接続されており且つ夫々のＡＮＤ論理
回路の出力端へ接続しており、前記バイアス制御信号に
応答して前記一対の抵抗を介しての電流が通過すること
を許容する一対の制御トランジスタ、を有していること
を特徴とする集積回路。 - 【請求項８】 請求項１において、更に、前記基板上に
設けられており、高から低への基準電圧値の拡がりを有
する複数個の基準電圧を発生する基準電圧発生手段を有
していることを特徴とする集積回路。 - 【請求項９】 請求項８において、前記基準電圧発生手
段が複数個の抵抗分圧器を有していることを特徴とする
集積回路。 - 【請求項１０】 請求項１において、更に、各々が夫々
の検知用ＭＯＳＦＥＴへ接続されている複数個の電流供
給ＭＯＳＦＥＴを有しており、前記検知用ＭＯＳＦＥＴ
及び前記電流供給ＭＯＳＦＥＴが反対の導電型のチャン
ネルを有していることを特徴とする集積回路。 - 【請求項１１】 請求項１０において、前記電流供給Ｍ
ＯＳＦＥＴの各々が約１μＡより低い電流を供給するよ
うに所定の比較的長く且つ狭いチャンネルを有している
ことを特徴とする集積回路。 - 【請求項１２】 請求項１において、前記所望実効バイ
アス手段が、前記初期的スレッシュホールド電圧よりも
低い所望実効スレッシュホールド電圧を有するように前
記複数個のＭＯＳＦＥＴをバイアスさせる手段を有して
いることを特徴とする集積回路。 - 【請求項１３】 集積回路において、 基板、 各々が初期的スレッシュホールド電圧を有しており前記
基板上に設けられている複数個の金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）、 各々が前記初期的スレッシュホールド電圧を有している
前記基板上に設けられている複数個の検知用ＭＯＳＦＥ
Ｔ、 高から低への基準電圧値の拡がりを有している複数個の
基準電圧を発生する前記基板上に設けられている基準電
圧発生手段、 前記複数個の検知用ＭＯＳＦＥＴの検知した初期的スレ
ッシュホールド電圧に関連する信号と前記複数個の基準
電圧からの夫々の基準電圧との比較に基づいて複数個の
比較信号を発生する比較手段、 前記複数個の比較信号に基づいて前記初期的スレッシュ
ホールド電圧より低い所望実効スレッシュホールド電圧
を有するように前記複数個のＭＯＳＦＥＴをバイアスさ
せる所望実効スレッシュホールドバイアス手段、を有す
ることを特徴とする集積回路。 - 【請求項１４】 請求項１３において、前記比較手段
が、検知したスレッシュホールド電圧に関連する信号が
夫々の基準電圧以下である場合には第一信号を供給し、
且つ検知したスレッシュホールド電圧に関連する信号が
夫々の基準電圧より大きい場合には第二信号を供給する
デジタル出力手段を有していることを特徴とする集積回
路。 - 【請求項１５】 請求項１３において、前記所望実効ス
レッシュホールドバイアス手段が、前記比較手段からの
複数個の比較手段を受付け且つそれに応答して少なくと
も１つのバイアス制御信号を発生する論理デコーディン
グ手段を有していることを特徴とする集積回路。 - 【請求項１６】 請求項１５において、前記所望実効ス
レッシュホールドバイアス手段が、更に、前記論理デコ
ーディング手段からの前記少なくとも１つのバイアス制
御信号に応答して、高から低へのバイアス電圧値の拡が
りを有する複数個のバイアス電圧の中から所望のバイア
ス電圧を発生しその際に前記複数個のＭＯＳＦＥＴを所
望実効スレッシュホールド電圧へバイアスさせるバイア
ス手段を有していることを特徴とする集積回路。 - 【請求項１７】 請求項１５において、前記論理デコー
ディング手段が、更に、 各々が前記比較手段からの複数個の比較信号に接続され
る複数個の入力端を具備している複数個のＡＮＤ論理回
路、 前記複数個のＡＮＤ論理回路の入力端と前記比較手段と
の間に結合されており、前記複数個のＡＮＤ論理回路の
うちの１つのみが与えられた組合わせの比較信号に応答
してバイアス制御信号を発生する複数個のインバータか
らなる配列、を有していることを特徴とする集積回路。 - 【請求項１８】 請求項１７において、前記所望実効ス
レッシュホールドバイアス手段が、更に、前記複数個の
ＡＮＤ論理回路の夫々の出力端に関連しており且つ高か
ら低へのバイアス電圧値の拡がりを有している複数個の
バイアス電圧発生器を有していることを特徴とする集積
回路。 - 【請求項１９】 請求項１８において、前記複数個のバ
イアス電圧発生器の各々が、 一対の抵抗を有する分圧器、 前記一対の抵抗及び夫々のＡＮＤ論理回路の出力端へ接
続されており、前記バイアス制御信号に応答して前記一
対の抵抗を介して電流が通過することを許容する一対の
制御トランジスタ、を有していることを特徴とする集積
回路。 - 【請求項２０】 請求項１３において、前記基準電圧発
生手段が複数個の抵抗分圧器を有していることを特徴と
する集積回路。 - 【請求項２１】 請求項１３において、各々が夫々の検
知用ＭＯＳＦＥＴへ接続されている複数個の電流供給Ｍ
ＯＳＦＥＴを有しており、前記検知用ＭＯＳＦＥＴ及び
前記電流供給ＭＯＳＦＥＴは反対の導電型のチャンネル
を有していることを特徴とする集積回路。 - 【請求項２２】 請求項２１において、前記電流供給Ｍ
ＯＳＦＥＴの各々が、約１μＡより低い電流を供給させ
るように所定の比較的長く且つ狭いチャンネルを有して
いることを特徴とする集積回路。 - 【請求項２３】 集積回路において、 基板、 各々が初期的スレッシュホールド電圧を有しており前記
基板上に設けられている複数個の金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）、 各々が初期的スレッシュホールド電圧を有している前記
基板上に設けられている複数個の検知用ＭＯＳＦＥＴ、 前記複数個の検知用ＭＯＳＦＥＴの検知した初期的スレ
ッシュホールド電圧に関連する信号と高から低への基準
電圧値の拡がりを有している複数個の基準電圧からの夫
々の基準電圧との比較に基づいて複数個の比較信号を発
生する比較手段、 前記比較手段からの複数個の比較手段を受付け且つそれ
に応答して少なくとも１つのバイアス制御信号を発生す
る論理デコーディング手段、 前記論理デコーディング手段からの前記少なくとも１つ
の制御信号に応答し、高から低へのバイアス電圧値の拡
がりを有する複数個のバイアス電圧の中から所望のバイ
アス電圧を発生しその際に前記複数個のＭＯＳＦＥＴを
所望実効スレッシュホールド電圧へバイアスさせるバイ
アス手段、を有していることを特徴とする集積回路。 - 【請求項２４】 請求項２３において、前記比較手段
が、前記検知したスレッシュホールド電圧に関連する信
号が夫々の基準電圧以下である場合には第一信号を供給
し、且つ前記検知したスレッシュホールド電圧に関連す
る信号が夫々の基準電圧より大きい場合に第二信号を供
給するデジタル出力手段を有していることを特徴とする
集積回路。 - 【請求項２５】 請求項２３において、前記論理デコー
ディング手段が、更に、 各々が前記比較手段からの複数個の比較信号へ接続され
る複数個の入力端を有している複数個のＡＮＤ論理回
路、 前記複数個のＡＮＤ論理回路の入力端と前記比較手段と
の間に結合されており、前記複数個のＡＮＤ論理回路の
うちの１つのみが与えられた組合わせの比較信号に応答
して前記バイアス制御信号を発生する複数個のインバー
タからなる配列、を有していることを特徴とする集積回
路。 - 【請求項２６】 請求項２５において、前記バイアス手
段が、更に、前記複数個のＡＮＤ論理回路の夫々の出力
端へ関連している複数個のバイアス電圧発生器を有して
いることを特徴とする集積回路。 - 【請求項２７】 請求項２６において、前記複数個のバ
イアス電圧発生器の各々が、 一対の抵抗を有する分圧器、 前記一対の抵抗及び夫々のＡＮＤ論理回路の出力端へ接
続しており、前記バイアス制御信号に応答して前記一対
の抵抗を介して電流が通過することを許容する一対の制
御トランジスタ、を有していることを特徴とする集積回
路。 - 【請求項２８】 請求項２３において、更に、高から低
への基準電圧値の拡がりを有している複数個の基準電圧
を発生する前記基板上に設けられている基準電圧発生手
段を有していることを特徴とする集積回路。 - 【請求項２９】 請求項２８において、前記基準電圧発
生手段が複数個の抵抗分圧器を有していることを特徴と
する集積回路。 - 【請求項３０】 請求項２３において、更に、各々が夫
々の検知用ＭＯＳＦＥＴへ接続されている複数個の電流
供給ＭＯＳＦＥＴを有しており、前記検知用ＭＯＳＦＥ
Ｔ及び前記電流供給ＭＯＳＦＥＴが反対の導電型のチャ
ンネルを有していることを特徴とする集積回路。 - 【請求項３１】 請求項３０において、前記電流供給Ｍ
ＯＳＦＥＴの各々が、約１μＡより小さい電流を供給す
るように所定の比較的長く且つ狭いチャンネルを有して
いることを特徴とする集積回路。 - 【請求項３２】 請求項２３において、前記バイアス手
段が前記初期的スレッシュホールド電圧より低い所望実
効スレッシュホールド電圧を有するように前記複数個の
ＭＯＳＦＥＴをバイアスさせる手段を有していることを
特徴とする集積回路。 - 【請求項３３】 集積回路を製造し且つ動作させる方法
において、 各々が初期的スレッシュホールド電圧を有する複数個の
金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を基板上に形成し、 各々が前記初期的スレッシュホールド電圧を有している
複数個の検知用ＭＯＳＦＥＴを前記基板上に形成し、 前記複数個の検知用ＭＯＳＦＥＴの検知した初期的スレ
ッシュホールド電圧に関連する信号と高から低への基準
電圧値の拡がりを有する複数個の基準電圧からの夫々の
基準電圧との比較に基づいて複数個の比較信号を発生
し、 前記複数個の比較信号に基づいて前記複数個のＭＯＳＦ
ＥＴが所望実効スレッシュホールド電圧を有するように
バイアスさせる、上記各ステップを有することを特徴と
する方法。 - 【請求項３４】 請求項３３において、前記比較信号を
発生するステップが、前記検知したスレッシュホールド
電圧に関連する信号がそれぞれの基準電圧以下である場
合には第一信号を供給し、且つ前記検知したスレッシュ
ホールド電圧に関連する信号が前記夫々の基準電圧より
大きい場合に第二信号を供給することを特徴とする方
法。 - 【請求項３５】 請求項３３において、前記バイアスす
るステップが、前記複数個の比較信号に応答して少なく
とも１つのバイアス制御信号を発生することを特徴とす
る方法。 - 【請求項３６】 請求項３５において、前記バイアスす
るステップが、更に、前記少なくとも１つのバイアス制
御信号に応答して高から低へのバイアス電圧値の拡がり
を有する複数個のバイアス電圧の中から所望のバイアス
電圧を発生しその際に前記複数個のＭＯＳＦＥＴを前記
所望実効スレッシュホールド電圧へバイアスさせること
を特徴とする方法。 - 【請求項３７】 請求項３６において、前記バイアスさ
せるステップが、更に、 各々が前記複数個の比較信号へ接続される複数個の入力
端を具備している複数個のＡＮＤ論理回路を前記基板上
に形成し、 前記複数個のＡＮＤ論理回路のうちの１つのみが与えら
れた組合わせの比較信号に応答して前記バイアス制御信
号を発生するように前記複数個のＡＮＤ論理回路の入力
端と前記比較信号との間に複数個のインバータからなる
配列を結合させる、上記各ステップを有することを特徴
とする方法。 - 【請求項３８】 請求項３７において、前記バイアスス
テップが、更に、前記複数個のＡＮＤ論理回路の夫々の
出力端に関連する複数個のバイアス電圧発生器を形成す
ることを特徴とする方法。 - 【請求項３９】 請求項３３において、更に、前記基板
上において高から低への基準電圧値の拡がりを有する複
数個の基準電圧を発生させるステップを有することを特
徴とする方法。 - 【請求項４０】 請求項３３において、更に、前記基板
外部から高から低への基準電圧値の拡がりを有する複数
個の基準電圧を供給するステップを有していることを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/770,548 US5834966A (en) | 1996-12-08 | 1996-12-08 | Integrated circuit sensing and digitally biasing the threshold voltage of transistors and related methods |
| US08/770548 | 1996-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229333A true JPH10229333A (ja) | 1998-08-25 |
Family
ID=25088928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9337412A Pending JPH10229333A (ja) | 1996-12-08 | 1997-12-08 | トランジスタのスレッシュホールド電圧を検知し且つデジタル的にバイアスする集積回路及び関連方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5834966A (ja) |
| EP (1) | EP0846998B1 (ja) |
| JP (1) | JPH10229333A (ja) |
| DE (1) | DE69728117T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929695A (en) * | 1997-06-02 | 1999-07-27 | Stmicroelectronics, Inc. | Integrated circuit having selective bias of transistors for low voltage and low standby current and related methods |
| US6252806B1 (en) * | 2000-05-26 | 2001-06-26 | International Business Machines Corporation | Multi-generator, partial array Vt tracking system to improve array retention time |
| US6487701B1 (en) | 2000-11-13 | 2002-11-26 | International Business Machines Corporation | System and method for AC performance tuning by thereshold voltage shifting in tubbed semiconductor technology |
| US6429726B1 (en) * | 2001-03-27 | 2002-08-06 | Intel Corporation | Robust forward body bias generation circuit with digital trimming for DC power supply variation |
| JP4221274B2 (ja) * | 2003-10-31 | 2009-02-12 | 株式会社東芝 | 半導体集積回路および電源電圧・基板バイアス制御回路 |
| US7952423B2 (en) * | 2008-09-30 | 2011-05-31 | Altera Corporation | Process/design methodology to enable high performance logic and analog circuits using a single process |
| TWI708134B (zh) * | 2019-09-18 | 2020-10-21 | 新唐科技股份有限公司 | 基體偏壓產生電路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
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