JPH09298745A - 復号化装置 - Google Patents
復号化装置Info
- Publication number
- JPH09298745A JPH09298745A JP9034864A JP3486497A JPH09298745A JP H09298745 A JPH09298745 A JP H09298745A JP 9034864 A JP9034864 A JP 9034864A JP 3486497 A JP3486497 A JP 3486497A JP H09298745 A JPH09298745 A JP H09298745A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- decoding device
- buffer memory
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/433—Content storage operation, e.g. storage operation in response to a pause request, caching operations
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 ＭＰＥＧタイプの復号化装置のメモリの表面
区域及び数の利得を許容しうるものにし、したがって製
造コストを著しく減少させる。 【解決手段】 入力段４００は、一方のレジスタが充填
されるとレジスタの内容を記憶する第１バッファメモリ
４３と、第１バッファメモリ４３の内容を記憶するビデ
オ記憶区分４５ａ及び音声記憶区分４５ｂによって構成
した第２バッファメモリ４４とを具える。これらビデオ
記憶区分４５ａ及び音声記憶区分４５ｂの出力部におい
て、対応するアクセスの要求が、判定者によって同期ブ
ロック４７により行われて、ビデオ記憶区分４５ａ及び
音声記憶区分４５ｂの内容がＤＲＡＭに送信される。
区域及び数の利得を許容しうるものにし、したがって製
造コストを著しく減少させる。 【解決手段】 入力段４００は、一方のレジスタが充填
されるとレジスタの内容を記憶する第１バッファメモリ
４３と、第１バッファメモリ４３の内容を記憶するビデ
オ記憶区分４５ａ及び音声記憶区分４５ｂによって構成
した第２バッファメモリ４４とを具える。これらビデオ
記憶区分４５ａ及び音声記憶区分４５ｂの出力部におい
て、対応するアクセスの要求が、判定者によって同期ブ
ロック４７により行われて、ビデオ記憶区分４５ａ及び
音声記憶区分４５ｂの内容がＤＲＡＭに送信される。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎタイプの個別の
性質のデータに対応するとともにＭＰＥＧ２システムと
称される規格に応じて多重送信される符号化デジタル信
号を復号化する復号化装置であって、前記データを受信
し及び格納する複数の入力段と、外部メモリを有する通
信バスとを具える復号化装置に関するものである。
性質のデータに対応するとともにＭＰＥＧ２システムと
称される規格に応じて多重送信される符号化デジタル信
号を復号化する復号化装置であって、前記データを受信
し及び格納する複数の入力段と、外部メモリを有する通
信バスとを具える復号化装置に関するものである。
【０００２】
【従来の技術】本発明が用いられる分野は、相違する内
容（ビデオ、音声、図形等）に関するデータをデコーダ
が受信することができるが同一の伝送ユニットから受信
される「マルチメディア」の用途である。とりわけ、こ
れらデータは、（１９９５年４月２７日にInternationa
l Standardization Organization ISOによって刊行され
た文献ISO/IEC JTC 1/SC 29 の表題"Revised text for
ITU-T Recommendation H.222.0/ISO/IEC 13818-1,Infor
mation Technology - Generic coding of movingpictur
es and associated audio information:Systems" に記
載された）ＭＰＥＧ２システムの基準に応じて多重送信
される。本発明は特に、これら多重送信されたデータを
受信し及びこれらデータが次の処理に対して格納ユニッ
トに送信される前にデマルチプレクサ処理する方法に関
するものである。
容（ビデオ、音声、図形等）に関するデータをデコーダ
が受信することができるが同一の伝送ユニットから受信
される「マルチメディア」の用途である。とりわけ、こ
れらデータは、（１９９５年４月２７日にInternationa
l Standardization Organization ISOによって刊行され
た文献ISO/IEC JTC 1/SC 29 の表題"Revised text for
ITU-T Recommendation H.222.0/ISO/IEC 13818-1,Infor
mation Technology - Generic coding of movingpictur
es and associated audio information:Systems" に記
載された）ＭＰＥＧ２システムの基準に応じて多重送信
される。本発明は特に、これら多重送信されたデータを
受信し及びこれらデータが次の処理に対して格納ユニッ
トに送信される前にデマルチプレクサ処理する方法に関
するものである。
【０００３】
【発明が解決しようとする課題】１９９４年５月にロン
ドンで開催されたＩＳＣＡＳ’９４のchapter3.22,164
〜172 頁のT.Fautier による論文"VLSI Implementation
of MPEG decoders"は、圧縮ビデオデータを受信するこ
とを意図するとともに二つのフリップフロップ格納ユニ
ットからなる記憶書込み段を入力部に具えるＭＰＥＧ復
号化形態を記載している。これらユニットのうちの一方
が圧縮データのストリームを受信し、これが充填されて
いる間、他方は、以前に受信したデータを再送信し、一
旦それが空になると、入力データのストリームを順に受
信し、その間、最初のユニットは再送信を行う、等々。
このようなデコーダが、相違するコンテキストに関連す
るデータを受信することができる場合、相違するコンテ
キスト（すなわち制御すべきデータの相違するタイプ）
と同数のフリップフロップ格納ユニットの対を具える必
要がある。
ドンで開催されたＩＳＣＡＳ’９４のchapter3.22,164
〜172 頁のT.Fautier による論文"VLSI Implementation
of MPEG decoders"は、圧縮ビデオデータを受信するこ
とを意図するとともに二つのフリップフロップ格納ユニ
ットからなる記憶書込み段を入力部に具えるＭＰＥＧ復
号化形態を記載している。これらユニットのうちの一方
が圧縮データのストリームを受信し、これが充填されて
いる間、他方は、以前に受信したデータを再送信し、一
旦それが空になると、入力データのストリームを順に受
信し、その間、最初のユニットは再送信を行う、等々。
このようなデコーダが、相違するコンテキストに関連す
るデータを受信することができる場合、相違するコンテ
キスト（すなわち制御すべきデータの相違するタイプ）
と同数のフリップフロップ格納ユニットの対を具える必
要がある。
【０００４】本発明の目的は、簡単な構造のデータ受信
段を具え、メモリの表面区域及び数の利得を許容しうる
ものにし、したがって製造コストを著しく減少させる、
ＭＰＥＧタイプの復号化装置を提供することである。
段を具え、メモリの表面区域及び数の利得を許容しうる
ものにし、したがって製造コストを著しく減少させる、
ＭＰＥＧタイプの復号化装置を提供することである。
【０００５】
【課題を解決するための手段】このために、本発明は、
冒頭で規定したような装置に関するものであり、前記入
力段は、直列に、以下の要素 （１）ｎタイプのデータに対応するｎ個のレジスタを具
え、符号化され及び多重送信されたデジタル信号のスト
リームを並列に受信する格納サブアッセンブリと、
（２）前記レジスタが充填されると前記ｎ個のレジスタ
のうちの一つに成分を一時的に格納するとともに、前記
レジスタに含まれるデータのタイプに関連する情報を格
納する第１バッファメモリと、（３）この第１バッファ
メモリの内容をデータのタイプごとに格納するｎ個の並
列配置した記憶ブロックを具える第２バッファメモリと
を具え、前記復号化装置の外部メモリにアクセスする要
求を行うために同期クロックを発生させるようにする。
冒頭で規定したような装置に関するものであり、前記入
力段は、直列に、以下の要素 （１）ｎタイプのデータに対応するｎ個のレジスタを具
え、符号化され及び多重送信されたデジタル信号のスト
リームを並列に受信する格納サブアッセンブリと、
（２）前記レジスタが充填されると前記ｎ個のレジスタ
のうちの一つに成分を一時的に格納するとともに、前記
レジスタに含まれるデータのタイプに関連する情報を格
納する第１バッファメモリと、（３）この第１バッファ
メモリの内容をデータのタイプごとに格納するｎ個の並
列配置した記憶ブロックを具える第２バッファメモリと
を具え、前記復号化装置の外部メモリにアクセスする要
求を行うために同期クロックを発生させるようにする。
【０００６】このように提案された構造を用いて、コン
テキストの数、すなわちデータのタイプを、従来よりも
著しく柔軟に時間変化させることができる。実際には、
データタイプの数に依存しない二つの格納ユニットが存
在する。それに対して、装置の制御論理は簡単である。
キュー制御がなく、最初に充填されたブロックにより瞬
時に伝送が行われる。最後に、メモリサイズを減少させ
ることができ、装置の複雑さを少なくすることにより、
製造コストを著しく減少させることができる。
テキストの数、すなわちデータのタイプを、従来よりも
著しく柔軟に時間変化させることができる。実際には、
データタイプの数に依存しない二つの格納ユニットが存
在する。それに対して、装置の制御論理は簡単である。
キュー制御がなく、最初に充填されたブロックにより瞬
時に伝送が行われる。最後に、メモリサイズを減少させ
ることができ、装置の複雑さを少なくすることにより、
製造コストを著しく減少させることができる。
【０００７】
【発明の実施の形態】図１は、上記文献で説明したよう
なデコーダの動作の原理を説明し、この場合、受信器
は、相違する速度の混成データを受信する。チャネル１
０は、例えばタイプＡ，Ｂ又はＣの伝送を行う（区域Ｘ
は、データの伝送がない、すなわちこの場合に説明した
用途で用いられないデータの周期に相当する。）。デマ
ルチプレクサ１１は、同一タイプのデータのパケットを
構成し（同一タイプであるが伝送システムの外部から決
定することができるサイズのパケットのデータを伝送す
るのが実際には経済的である。）、同一タイプのデータ
の各パケットを、作成されたパケットが要求されるサイ
ズを有すると、格納ユニット１３に伝送することができ
る（動作１２）。
なデコーダの動作の原理を説明し、この場合、受信器
は、相違する速度の混成データを受信する。チャネル１
０は、例えばタイプＡ，Ｂ又はＣの伝送を行う（区域Ｘ
は、データの伝送がない、すなわちこの場合に説明した
用途で用いられないデータの周期に相当する。）。デマ
ルチプレクサ１１は、同一タイプのデータのパケットを
構成し（同一タイプであるが伝送システムの外部から決
定することができるサイズのパケットのデータを伝送す
るのが実際には経済的である。）、同一タイプのデータ
の各パケットを、作成されたパケットが要求されるサイ
ズを有すると、格納ユニット１３に伝送することができ
る（動作１２）。
【０００８】図２は、前記文献で説明したビデオＭＰＥ
Ｇデコーダの詳細な構成を示す。予め圧縮及び伝送され
たビデオデータＶＤのストリームを受信するために、こ
のデコーダは、既に説明したようなフリップフロップ形
態で配置した二つのメモリ２１１及び２１２を有する記
憶書込み段２１を具える。記憶書込み段２１は、再送信
されたデータを、通信バス２１０及び判定回路２８を介
して外部メモリ２９（本明細書中ではＤＲＡＭ）に送信
する。この判定回路２８は、この外部メモリに対する全
てのアクセスの要求を管理する。このようにして記憶さ
れたデータは、読出し段２２を介して復号化段２３に転
送される。この読出し段２２も二つのフリップフロップ
メモリ２２１及び２２２を具える。復号化段２３の出力
信号は、補間段２４の第１入力部に供給され、この補間
段２４は、動作補償段２５からの出力信号も受信する。
復号化されたデータをその後ビデオ表示段２６に送信す
ることができる。
Ｇデコーダの詳細な構成を示す。予め圧縮及び伝送され
たビデオデータＶＤのストリームを受信するために、こ
のデコーダは、既に説明したようなフリップフロップ形
態で配置した二つのメモリ２１１及び２１２を有する記
憶書込み段２１を具える。記憶書込み段２１は、再送信
されたデータを、通信バス２１０及び判定回路２８を介
して外部メモリ２９（本明細書中ではＤＲＡＭ）に送信
する。この判定回路２８は、この外部メモリに対する全
てのアクセスの要求を管理する。このようにして記憶さ
れたデータは、読出し段２２を介して復号化段２３に転
送される。この読出し段２２も二つのフリップフロップ
メモリ２２１及び２２２を具える。復号化段２３の出力
信号は、補間段２４の第１入力部に供給され、この補間
段２４は、動作補償段２５からの出力信号も受信する。
復号化されたデータをその後ビデオ表示段２６に送信す
ることができる。
【０００９】この構成において、引用した明細書のデコ
ーダの相違する段が実現され、以後説明する本発明は、
メモリ回路段２１を構成する入力インタフェースに用い
られる。図３は、本発明が存在しない場合、相違するタ
イプのデータを受信することができる復号化装置の入力
インタフェースのあり得る構造、すなわちデータのタイ
プ（この場合、ビデオデータＶＤ、音声データＡＤ等）
と同数の書込み段３１ａ，３１ｂ，．．．，３１ｎを示
す。これら段は、図２の段２１と同一である。それに対
して、図４は、参照番号４００を付した本発明による入
力段の実施の形態を示し、この場合、二つの相違するタ
イプのデータのみ（特に、最近では頻繁であるビデオ及
び音声データ：例えば国際特許出願公開明細書95/32578
号参照。）受信する。それにもかかわらず、本発明は、
任意の数の相違するタイプのデータを受信するのに好適
である。
ーダの相違する段が実現され、以後説明する本発明は、
メモリ回路段２１を構成する入力インタフェースに用い
られる。図３は、本発明が存在しない場合、相違するタ
イプのデータを受信することができる復号化装置の入力
インタフェースのあり得る構造、すなわちデータのタイ
プ（この場合、ビデオデータＶＤ、音声データＡＤ等）
と同数の書込み段３１ａ，３１ｂ，．．．，３１ｎを示
す。これら段は、図２の段２１と同一である。それに対
して、図４は、参照番号４００を付した本発明による入
力段の実施の形態を示し、この場合、二つの相違するタ
イプのデータのみ（特に、最近では頻繁であるビデオ及
び音声データ：例えば国際特許出願公開明細書95/32578
号参照。）受信する。それにもかかわらず、本発明は、
任意の数の相違するタイプのデータを受信するのに好適
である。
【００１０】この場合８ビット入力バスに存在する、圧
縮し及び多重送信した入力データＤを受信するに当た
り、入力段４００は特に、並列に配置したビデオレジス
タ４１及び音声レジスタ４２を具える。これら二つのレ
ジスタの共通出力信号は、例えばＳＲＡＭタイプの第１
メモリ４３に供給される。第１メモリ４３に、ＳＲＡＭ
タイプの第２メモリ４４が後続し、この第２メモリ４４
は、ビデオ記憶区分４５ａ及び音声記憶区分４５ｂを具
える。このメモリ４４の出力部を、ＤＲＡＭタイプの外
部メモリである第３メモリ４６に接続する。この第３メ
モリ４６は、ＭＰＥＧタイプのデコーダ中に存在する。
縮し及び多重送信した入力データＤを受信するに当た
り、入力段４００は特に、並列に配置したビデオレジス
タ４１及び音声レジスタ４２を具える。これら二つのレ
ジスタの共通出力信号は、例えばＳＲＡＭタイプの第１
メモリ４３に供給される。第１メモリ４３に、ＳＲＡＭ
タイプの第２メモリ４４が後続し、この第２メモリ４４
は、ビデオ記憶区分４５ａ及び音声記憶区分４５ｂを具
える。このメモリ４４の出力部を、ＤＲＡＭタイプの外
部メモリである第３メモリ４６に接続する。この第３メ
モリ４６は、ＭＰＥＧタイプのデコーダ中に存在する。
【００１１】入力段４００は次のように作用する。復号
化装置の入力部は、例えばビデオ及び音声タイプのデー
タＤを受信する（受信したデータのタイプは本発明の一
部を形成せず、したがってこれ以上説明しないことを理
解されたい。）。これらデータは、先ず対応するレジス
タ４１又は４２（ビデオ又は音声）に格納される。この
レジスタが充填されている場合、その成分は（８ビット
バスにより）第１ＳＲＡＭ４３に移送される（充填され
たレジスタ３２の成分は、クロックサイクルごとにデー
タを受信すると、４サイクルごとにこのメモリに書き込
まれる。）。関連のレジスタのデータは、メモリ４３の
各ワードの３２の非重要ビットに書き込まれ、二つの最
重要ビットが、考察されるデータのタイプを識別するの
に用いられる２ビットコードＴＢＣを構成するために保
持される。
化装置の入力部は、例えばビデオ及び音声タイプのデー
タＤを受信する（受信したデータのタイプは本発明の一
部を形成せず、したがってこれ以上説明しないことを理
解されたい。）。これらデータは、先ず対応するレジス
タ４１又は４２（ビデオ又は音声）に格納される。この
レジスタが充填されている場合、その成分は（８ビット
バスにより）第１ＳＲＡＭ４３に移送される（充填され
たレジスタ３２の成分は、クロックサイクルごとにデー
タを受信すると、４サイクルごとにこのメモリに書き込
まれる。）。関連のレジスタのデータは、メモリ４３の
各ワードの３２の非重要ビットに書き込まれ、二つの最
重要ビットが、考察されるデータのタイプを識別するの
に用いられる２ビットコードＴＢＣを構成するために保
持される。
【００１２】メモリ４３を、第３のＤＲＡＭ４６にアク
セスするよう要求するために第２ＳＲＡＭ４４が使用不
可能である場合、第２のＳＲＡＭ４４のバッファとして
用いる。それに対して、この第２のＳＲＡＭ４４が使用
可能である場合、それは、第１のＳＲＡＭ４３からデー
タを受信するとともに、これらデータを（ＴＢＣコード
の２ビットの値から既知の）これらタイプに応じて二つ
のブロック４５ａ又は４５ｂのうちの一つに格納する。
（ビデオ又は音声）ブロックが充填されると、同期ブロ
ック４７は、判定回路（図示せず）を介してこの第３の
メモリにアクセスするよう要求する。
セスするよう要求するために第２ＳＲＡＭ４４が使用不
可能である場合、第２のＳＲＡＭ４４のバッファとして
用いる。それに対して、この第２のＳＲＡＭ４４が使用
可能である場合、それは、第１のＳＲＡＭ４３からデー
タを受信するとともに、これらデータを（ＴＢＣコード
の２ビットの値から既知の）これらタイプに応じて二つ
のブロック４５ａ又は４５ｂのうちの一つに格納する。
（ビデオ又は音声）ブロックが充填されると、同期ブロ
ック４７は、判定回路（図示せず）を介してこの第３の
メモリにアクセスするよう要求する。
【００１３】提案した解決の利点を要約すると次の通り
である。 （１）管理すべきデータのタイプの数に関係なく装置
は、（ｎフリップフロップの記憶ユニットを用いる場合
に関連の制御ブロックがｎ個必要であるのに対して、）
二つの記憶ユニットのみを有し、このようなブロックを
一つのみを具え、これによりエラーのリスクが減少す
る。 （２）これまで実現されたようなＭＰＥＧデコーダに比
べて、用いられるＳＲＡＭの表面区域及び数の利得が獲
得される。 （ａ）フリップフロップＳＲＡＭの場合、２ｎ個のＳＲ
ＡＭを用いると、記憶行の数が２×ｎ×ｍとなる。ここ
で、ｎをデータのタイプの数とし、ｍをＳＲＡＭの記憶
行の数とする。 （ｂ）二つの直列配置したＳＲＡＭメモリの場合、記憶
行の数が（ｎ×ｍ）＋ｐとなる。ここで、ｐを、第１Ｓ
ＲＡＭ４３の行数とする。より詳しくは、ｐ＝ｍの場
合、ｍ（ｎ＋１）となる。これは、この解決による利得
が、従来の解決に比べて、ｎに対して２となる傾向にあ
ることを意味する。
である。 （１）管理すべきデータのタイプの数に関係なく装置
は、（ｎフリップフロップの記憶ユニットを用いる場合
に関連の制御ブロックがｎ個必要であるのに対して、）
二つの記憶ユニットのみを有し、このようなブロックを
一つのみを具え、これによりエラーのリスクが減少す
る。 （２）これまで実現されたようなＭＰＥＧデコーダに比
べて、用いられるＳＲＡＭの表面区域及び数の利得が獲
得される。 （ａ）フリップフロップＳＲＡＭの場合、２ｎ個のＳＲ
ＡＭを用いると、記憶行の数が２×ｎ×ｍとなる。ここ
で、ｎをデータのタイプの数とし、ｍをＳＲＡＭの記憶
行の数とする。 （ｂ）二つの直列配置したＳＲＡＭメモリの場合、記憶
行の数が（ｎ×ｍ）＋ｐとなる。ここで、ｐを、第１Ｓ
ＲＡＭ４３の行数とする。より詳しくは、ｐ＝ｍの場
合、ｍ（ｎ＋１）となる。これは、この解決による利得
が、従来の解決に比べて、ｎに対して２となる傾向にあ
ることを意味する。
【００１４】上記復号化装置は、メモリ４４が充填され
ているときにメモリ４３が常に空となるように考えられ
ている。このために、二つのメモリは、受信したデータ
の２倍のサイズのデータを少なくとも記憶できるように
する必要がある。したがって、２サイクルごとに１デー
タのみ書き込むことができる。メモリ４３を再び読み出
すためにメモリ４４に対して自由なサイクルが利用でき
る。
ているときにメモリ４３が常に空となるように考えられ
ている。このために、二つのメモリは、受信したデータ
の２倍のサイズのデータを少なくとも記憶できるように
する必要がある。したがって、２サイクルごとに１デー
タのみ書き込むことができる。メモリ４３を再び読み出
すためにメモリ４４に対して自由なサイクルが利用でき
る。
【００１５】最悪の場合を一例として考慮する。３１の
値が音声区分に格納され、３２の値がメモリ４４のビデ
オ区分に格納される。ビデオ区分が充填されているの
で、記憶の要求が、メモリ４６にデータを記憶するよう
判定回路に対して行われる。最大応答時間は２００クロ
ックサイクルであり、記憶それ自体には６＋３２＊２サ
イクル＝７０サイクル要求され、すなわち合計２７０サ
イクル要求される。メモリ４３に存在するデータは音声
データであり、その結果メモリ４４の音声ブロック４５
ｂは充填される。最初にメモリ４３にアクセスするの
で、メモリ４６に移送する新たな要求が判定回路に対し
て行われ、再び２７０サイクル用いられる。メモリ４４
がメモリ４６に連結されると、メモリ４３は満了され
る。データを受信することができる理論的な最大速度
は、５４０サイクル（メモリ４４の最大占有時間）で６
４＊４＝２５６オクテット（メモリ４３のサイズ）であ
る。その結果、本実施の形態は、２．１サイクルごとに
１オクテットより高い最大速度をサポートすることがで
きない。クロックは、４０．５ＭＨｚの周波数を有し、
理論的な最大速度は、２５６オクテットより多くが連続
的に供給される場合、１９．３ＭＯ／ｓｅｃとなる。こ
のように実平均速度が最大２ＭＯ／ｓｅｃに等しく、こ
れは、最大変動を部分的に課すべき速度に対して十分大
きい範囲のままである。
値が音声区分に格納され、３２の値がメモリ４４のビデ
オ区分に格納される。ビデオ区分が充填されているの
で、記憶の要求が、メモリ４６にデータを記憶するよう
判定回路に対して行われる。最大応答時間は２００クロ
ックサイクルであり、記憶それ自体には６＋３２＊２サ
イクル＝７０サイクル要求され、すなわち合計２７０サ
イクル要求される。メモリ４３に存在するデータは音声
データであり、その結果メモリ４４の音声ブロック４５
ｂは充填される。最初にメモリ４３にアクセスするの
で、メモリ４６に移送する新たな要求が判定回路に対し
て行われ、再び２７０サイクル用いられる。メモリ４４
がメモリ４６に連結されると、メモリ４３は満了され
る。データを受信することができる理論的な最大速度
は、５４０サイクル（メモリ４４の最大占有時間）で６
４＊４＝２５６オクテット（メモリ４３のサイズ）であ
る。その結果、本実施の形態は、２．１サイクルごとに
１オクテットより高い最大速度をサポートすることがで
きない。クロックは、４０．５ＭＨｚの周波数を有し、
理論的な最大速度は、２５６オクテットより多くが連続
的に供給される場合、１９．３ＭＯ／ｓｅｃとなる。こ
のように実平均速度が最大２ＭＯ／ｓｅｃに等しく、こ
れは、最大変動を部分的に課すべき速度に対して十分大
きい範囲のままである。
【００１６】明らかに、本発明は上記実施の形態に限定
されるものではなく、本発明の範囲を逸脱することなく
他の解決を提案することができる。例えば、復号化装置
は、ｎ個の別個のタイプのデータを受信することができ
る。この際、入力装置は、ｎ個の格納レジスタを具え、
そのサイズを、メモリ４６の一つの記憶ユニットとす
る。メモリ４３の一つの記憶ユニットのサイズは、
されるものではなく、本発明の範囲を逸脱することなく
他の解決を提案することができる。例えば、復号化装置
は、ｎ個の別個のタイプのデータを受信することができ
る。この際、入力装置は、ｎ個の格納レジスタを具え、
そのサイズを、メモリ４６の一つの記憶ユニットとす
る。メモリ４３の一つの記憶ユニットのサイズは、
【数１】code size(bit)=int(log2(n)+1-1/n) によるデータのタイプを符号化するのに必要なビット数
（２ビットコードＴＢＣ）を一つのレジスタのサイズに
加えたものに等しい。メモリ４４は、ｎ個のブロックを
具え、そのサイズをレジスタのサイズとし、レジスタの
サイズは元々ユーザによって（３２ビット、４８ビッ
ト、．．．と）選択される。
（２ビットコードＴＢＣ）を一つのレジスタのサイズに
加えたものに等しい。メモリ４４は、ｎ個のブロックを
具え、そのサイズをレジスタのサイズとし、レジスタの
サイズは元々ユーザによって（３２ビット、４８ビッ
ト、．．．と）選択される。
【図１】ＭＰＥＧ２システムタイプの信号のストリーム
を受信し及び格納する一般原理を示す。
を受信し及び格納する一般原理を示す。
【図２】ＭＰＥＧビデオデコーダの動作の原理及びこの
ようなデコーダの一般的な構成を示す。
ようなデコーダの一般的な構成を示す。
【図３】相違するタイプのデータを受信することができ
る図２に図示したようなデコーダの入力段のあり得る受
信構造を示す。
る図２に図示したようなデコーダの入力段のあり得る受
信構造を示す。
【図４】本発明の復号化具えの入力段の実施の形態を示
す。
す。
１０ チャネル １１ デマルチプレクサ １２ 動作 １３ 格納ユニット ２１，３１ａ，３１ｂ，．．．，３１ｎ メモリ書込み
段 ２２ 読出し段 ２３ 復号化段 ２４ 補間段 ２５ 動作補償段 ２６ ビデオ表示段 ２８ 判定回路 ２９ 外部メモリ ４１ ビデオレジスタ ４２ 音声レジスタ ４３ 第１メモリ ４４ 第２メモリ ４５ａ ビデオ記憶区分 ４５ｂ 音声記憶区分 ４６ 第３メモリ ４７ 同期ブロック ２１０ 通信バス ２１１，２１２，２２１，２２２ メモリ ４００ 入力段 ＡＤ 音声データ Ｄ 入力データ ＴＢＣ ２ビットコード ＶＤ ビデオデータ
段 ２２ 読出し段 ２３ 復号化段 ２４ 補間段 ２５ 動作補償段 ２６ ビデオ表示段 ２８ 判定回路 ２９ 外部メモリ ４１ ビデオレジスタ ４２ 音声レジスタ ４３ 第１メモリ ４４ 第２メモリ ４５ａ ビデオ記憶区分 ４５ｂ 音声記憶区分 ４６ 第３メモリ ４７ 同期ブロック ２１０ 通信バス ２１１，２１２，２２１，２２２ メモリ ４００ 入力段 ＡＤ 音声データ Ｄ 入力データ ＴＢＣ ２ビットコード ＶＤ ビデオデータ
Claims (2)
- 【請求項１】 ｎタイプの個別の性質のデータに対応す
るとともにＭＰＥＧ２システムと称される規格に応じて
多重送信される符号化デジタル信号を復号化する復号化
装置であって、前記データを受信し及び格納する複数の
入力段と、外部メモリを有する通信バスとを具える復号
化装置において、前記入力段は、直列に、以下の要素 （１）ｎタイプのデータに対応するｎ個のレジスタを具
え、符号化され及び多重送信されたデジタル信号のスト
リームを並列に受信する格納サブアッセンブリと、
（２）前記レジスタが充填されると前記ｎ個のレジスタ
のうちの一つに成分を一時的に格納するとともに、前記
レジスタに含まれるデータのタイプに関連する情報を格
納する第１バッファメモリと、（３）この第１バッファ
メモリの内容をデータのタイプごとに格納するｎ個の並
列配置した記憶ブロックを具える第２バッファメモリと
を具え、前記復号化装置の外部メモリにアクセスする要
求を行うために同期クロックを発生させるようにしたこ
とを特徴とする復号化装置。 - 【請求項２】 前記格納サブアッセンブリは、ビデオ及
び音声データに対応する二つのレジスタを具え、前記第
２バッファメモリは、前記第１バッファメモリの内容を
記憶する二つの並列配置した記憶ブロックを具えること
を特徴とする請求項１記載の復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9602149 | 1996-02-21 | ||
| FR9602149 | 1996-02-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298745A true JPH09298745A (ja) | 1997-11-18 |
Family
ID=9489441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034864A Pending JPH09298745A (ja) | 1996-02-21 | 1997-02-19 | 復号化装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6091768A (ja) |
| EP (1) | EP0792071B1 (ja) |
| JP (1) | JPH09298745A (ja) |
| KR (1) | KR970064267A (ja) |
| CN (1) | CN1170176A (ja) |
| DE (1) | DE69709468D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10234014A (ja) * | 1997-02-20 | 1998-09-02 | Matsushita Electric Ind Co Ltd | 画像復号化方法、画像復号化装置、画像多重化方法、画像多重化装置、及び記録媒体 |
| ES2248112T3 (es) * | 1999-08-27 | 2006-03-16 | Koninklijke Philips Electronics N.V. | Codificacion de audio. |
| US20040161039A1 (en) * | 2003-02-14 | 2004-08-19 | Patrik Grundstrom | Methods, systems and computer program products for encoding video data including conversion from a first to a second format |
| US7797493B2 (en) * | 2005-02-15 | 2010-09-14 | Koninklijke Philips Electronics N.V. | Enhancing performance of a memory unit of a data processing device by separating reading and fetching functionalities |
| CN101968959A (zh) * | 2010-09-19 | 2011-02-09 | 北京航空航天大学 | 一种基于faad2 main模式的多路音频实时解码软件设计方法 |
| US9606961B2 (en) * | 2012-10-30 | 2017-03-28 | Intel Corporation | Instruction and logic to provide vector compress and rotate functionality |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
| DE69333319T2 (de) * | 1992-09-18 | 2004-09-16 | Hitachi, Ltd. | Datenverarbeitungssystem mit synchronem, dynamischem Speicher in integrierter Schaltkreistechnik |
| US5502571A (en) * | 1992-11-18 | 1996-03-26 | U.S. Philips Corporation | Device for processing digital signals first coded by means of variable length coding and device for inversely processing signals thus processed |
| US5452006A (en) * | 1993-10-25 | 1995-09-19 | Lsi Logic Corporation | Two-part synchronization scheme for digital video decoders |
| EP0670663A1 (fr) * | 1994-03-02 | 1995-09-06 | Laboratoires D'electronique Philips S.A.S. | Procédé et dispositif de codage de signaux numériques représentatifs d'une séquence d'images |
| US5557538A (en) * | 1994-05-18 | 1996-09-17 | Zoran Microelectronics Ltd. | MPEG decoder |
| US6330644B1 (en) * | 1994-10-27 | 2001-12-11 | Canon Kabushiki Kaisha | Signal processor with a plurality of kinds of processors and a shared memory accessed through a versatile control means |
| US5629736A (en) * | 1994-11-01 | 1997-05-13 | Lucent Technologies Inc. | Coded domain picture composition for multimedia communications systems |
| DE69525424T2 (de) * | 1994-11-25 | 2002-10-02 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren und Vorrichtung zur Dekodierung von kodierten Videosignalen |
| JP3290851B2 (ja) * | 1995-05-31 | 2002-06-10 | 株式会社東芝 | ストリーム多重化装置、ストリーム多重化方法及び記録媒体 |
| US5784076A (en) * | 1995-06-07 | 1998-07-21 | International Business Machines Corporation | Video processor implementing various data translations using control registers |
| US5623308A (en) * | 1995-07-07 | 1997-04-22 | Lucent Technologies Inc. | Multiple resolution, multi-stream video system using a single standard coder |
| FR2743248B1 (fr) * | 1995-12-29 | 1998-03-20 | Sgs Thomson Microelectronics | Dispositif de demultiplexage d'informations codees selon une norme mpeg |
-
1997
- 1997-02-05 US US08/795,495 patent/US6091768A/en not_active Expired - Fee Related
- 1997-02-13 DE DE69709468T patent/DE69709468D1/de not_active Expired - Lifetime
- 1997-02-13 EP EP97200382A patent/EP0792071B1/fr not_active Expired - Lifetime
- 1997-02-19 KR KR1019970004981A patent/KR970064267A/ko not_active Withdrawn
- 1997-02-19 JP JP9034864A patent/JPH09298745A/ja active Pending
- 1997-02-21 CN CN97102814A patent/CN1170176A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1170176A (zh) | 1998-01-14 |
| DE69709468D1 (de) | 2002-02-14 |
| EP0792071A1 (fr) | 1997-08-27 |
| US6091768A (en) | 2000-07-18 |
| KR970064267A (ko) | 1997-09-12 |
| EP0792071B1 (fr) | 2002-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6378030B1 (en) | Method and apparatus for processing video data | |
| CA2029320C (en) | Video signal coding apparatus, coding method used in the video signal coding apparatus and video signal coding transmission system having the video signal coding apparatus | |
| US20110091124A1 (en) | System for multi-byte reading | |
| JPH0844535A (ja) | 復号化システム用適応的なビットストリームデマルチプレクシング装置 | |
| JPH09510069A (ja) | 結合ビットレート制御を用いるディジタルビデオ信号エンコーダのバッファリング | |
| US9516361B2 (en) | Encoding apparatus and the method | |
| US20010040903A1 (en) | Multiplexing apparatus and method, transmitting apparatus and method, and recording medium | |
| EP0229379A2 (en) | Digital picture signal coding/decoding circuit | |
| US6091768A (en) | Device for decoding signals of the MPEG2 type | |
| US6847687B2 (en) | Audio and video processing apparatus | |
| JP3191856B2 (ja) | 情報蓄積出力装置 | |
| JP2685283B2 (ja) | 通信方法、並びに並列可変長符号化回路及び並列可変長復号化回路 | |
| JPS6147466B2 (ja) | ||
| KR100238733B1 (ko) | 엠펙디코더의 데이타패킹기능을 가지는 스캔변환회로 및 그 변환방법 | |
| JPH04337926A (ja) | 可変長符号テーブル制御方式 | |
| JPH02188082A (ja) | 画像通信システム | |
| JP2001217878A (ja) | データ送信装置及び方法、データ受信装置及び方法 | |
| JPH0322690A (ja) | 可変長符号化方式及び可変長復号化方式 | |
| JP3161344B2 (ja) | 復号化装置 | |
| JPH03262222A (ja) | Ｆｍ多重信号送出装置 | |
| EP0805597A1 (en) | Memory multiplexing system for a high definition video decoder | |
| JPH0447892A (ja) | 画像符号化装置のユーザーデータ多重化方式 | |
| JPH11203447A (ja) | 復号装置及び方法 | |
| JPH10261270A (ja) | データ復号ｉｃ | |
| JPH03173224A (ja) | 可変長符号化復号化方式 |