JPH09306159A - 逐次読出しメモリ - Google Patents
逐次読出しメモリInfo
- Publication number
- JPH09306159A JPH09306159A JP8142357A JP14235796A JPH09306159A JP H09306159 A JPH09306159 A JP H09306159A JP 8142357 A JP8142357 A JP 8142357A JP 14235796 A JP14235796 A JP 14235796A JP H09306159 A JPH09306159 A JP H09306159A
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- Japan
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- bit line
- memory
- sequential read
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Abstract
(57)【要約】
【課題】 逐次読出しメモリの消費電力の低減を図
る。 【解決手段】 選択信号を伝送するワード線ＷＬ（ｎ）
とデータを伝送するビット線ＢＬ（ｋ）により読出し対
象のメモリセルＭが特定されるメモリセルアレイ１を用
いた逐次読出しメモリにおいて、プルアップ用の負荷抵
抗Ｌ（ｋ）と電源Ｖｃｃとの間にスイッチＳ（ｋ）を接
続し、選択されるビット線だけを負荷抵抗でプルアップ
し、非選択ビット線を電源から切り放す。
る。 【解決手段】 選択信号を伝送するワード線ＷＬ（ｎ）
とデータを伝送するビット線ＢＬ（ｋ）により読出し対
象のメモリセルＭが特定されるメモリセルアレイ１を用
いた逐次読出しメモリにおいて、プルアップ用の負荷抵
抗Ｌ（ｋ）と電源Ｖｃｃとの間にスイッチＳ（ｋ）を接
続し、選択されるビット線だけを負荷抵抗でプルアップ
し、非選択ビット線を電源から切り放す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特に先入れ先だしメモリ（FIFO： First InFirst O
ut ）や逐次読出し専用メモリ等に適用して消費電力が
低減できるようにした逐次読出しメモリに関するもので
ある。
り、特に先入れ先だしメモリ（FIFO： First InFirst O
ut ）や逐次読出し専用メモリ等に適用して消費電力が
低減できるようにした逐次読出しメモリに関するもので
ある。
【０００２】
【従来の技術】従来の逐次読出しメモリの構成を図４に
示す。１はメモリセルアレイ、２はＸポインタ、３はＹ
ポインタ、４はセンス回路等で構成される読出し回路、
Ｖｃｃは電源である。メモリセルアレイ１は、メモリセ
ルの選択信号を伝送するワード線ＷＬ（ｎ）（ｎ＝１，
２，・・・・，Ｎ、以下同じ）と、読出しデータを伝送
するビット線ＢＬ（ｋ）（ｋ＝１，２，３，４、以下同
じ）の各交点に半導体メモリセルＭを配置して構成され
る。説明の都合上、ワード線ＷＬ（ｎ）は「Ｈ」レベル
（高電圧）で選択状態、「Ｌ」レベル（低電圧）で非選
択状態とする。ビット線ＢＬ（ｋ）の選択にはスイッチ
Ｙ（ｋ）を用いる。スイッチＹ（ｋ）は、Ｙポインタ３
から供給される制御信号が「Ｈ」レベルの時に導通状
態、「Ｌ」レベルの時に非導通状態である。Ｌ（ｋ）は
ビット線ＢＬ（ｋ）のプルアップ用の負荷抵抗である。
Ｘポインタ２およびＹポインタ３はそれぞれ環状のシフ
トレジスタで構成されており、出力のうちの１ビットだ
けが「Ｈ」レベル、他の全てが「Ｌ」レベルとなるよう
初期設定される。
示す。１はメモリセルアレイ、２はＸポインタ、３はＹ
ポインタ、４はセンス回路等で構成される読出し回路、
Ｖｃｃは電源である。メモリセルアレイ１は、メモリセ
ルの選択信号を伝送するワード線ＷＬ（ｎ）（ｎ＝１，
２，・・・・，Ｎ、以下同じ）と、読出しデータを伝送
するビット線ＢＬ（ｋ）（ｋ＝１，２，３，４、以下同
じ）の各交点に半導体メモリセルＭを配置して構成され
る。説明の都合上、ワード線ＷＬ（ｎ）は「Ｈ」レベル
（高電圧）で選択状態、「Ｌ」レベル（低電圧）で非選
択状態とする。ビット線ＢＬ（ｋ）の選択にはスイッチ
Ｙ（ｋ）を用いる。スイッチＹ（ｋ）は、Ｙポインタ３
から供給される制御信号が「Ｈ」レベルの時に導通状
態、「Ｌ」レベルの時に非導通状態である。Ｌ（ｋ）は
ビット線ＢＬ（ｋ）のプルアップ用の負荷抵抗である。
Ｘポインタ２およびＹポインタ３はそれぞれ環状のシフ
トレジスタで構成されており、出力のうちの１ビットだ
けが「Ｈ」レベル、他の全てが「Ｌ」レベルとなるよう
初期設定される。
【０００３】図４に示した従来の逐次読出しメモリの動
作は以下の通りである。同図はＸポインタによってワー
ド線ＷＬ（３）が選択されている状態を表している。ワ
ード線が選択されると、その上に位置する全てのメモリ
セル（この例では４個）が活性化され、負荷抵抗Ｌ
（ｋ）を介して電源Ｖｃｃからそれらのメモリセルに電
流が流れ込む。この電流量は、メモリセルの記憶内容に
対応しており、記憶内容に応じた信号電圧が負荷抵抗Ｌ
（ｋ）の両端に発生する。この現象は、すべての負荷抵
抗Ｌ（ｋ）について起こる。上記の信号電圧のうち、ス
イッチＹ（ｋ）で選択されたものが読出し回路４で増幅
され記憶内容として外部に出力される。図４ではワード
線ＷＬ（３）とスイッチＹ（２）で選ばれたメモリセル
の内容が読み出される。
作は以下の通りである。同図はＸポインタによってワー
ド線ＷＬ（３）が選択されている状態を表している。ワ
ード線が選択されると、その上に位置する全てのメモリ
セル（この例では４個）が活性化され、負荷抵抗Ｌ
（ｋ）を介して電源Ｖｃｃからそれらのメモリセルに電
流が流れ込む。この電流量は、メモリセルの記憶内容に
対応しており、記憶内容に応じた信号電圧が負荷抵抗Ｌ
（ｋ）の両端に発生する。この現象は、すべての負荷抵
抗Ｌ（ｋ）について起こる。上記の信号電圧のうち、ス
イッチＹ（ｋ）で選択されたものが読出し回路４で増幅
され記憶内容として外部に出力される。図４ではワード
線ＷＬ（３）とスイッチＹ（２）で選ばれたメモリセル
の内容が読み出される。
【０００４】逐次読出しメモリでは、メモリセルの読出
し順序が一意に決まっており、読出し対象のメモリセル
の切り換えには、クロック等の外部入力信号を用いる。
ワード線ＷＬ（３）とビット線ＢＬ（２）の交点に位置
するメモリセルの読出しが終り、次の読出し動作に移行
すると、ワード線ＷＬ（３）は非選択状態になり、代わ
りにワード線ＷＬ（４）が選択状態となる。スイッチＹ
（２）は依然として導通状態であり、ビット線ＢＬ
（２）は選択状態を維持する。以下同様に、ワード線Ｗ
Ｌ（Ｎ）上に位置するメモリセルのデータ読出しまで、
逐次行なわれる。
し順序が一意に決まっており、読出し対象のメモリセル
の切り換えには、クロック等の外部入力信号を用いる。
ワード線ＷＬ（３）とビット線ＢＬ（２）の交点に位置
するメモリセルの読出しが終り、次の読出し動作に移行
すると、ワード線ＷＬ（３）は非選択状態になり、代わ
りにワード線ＷＬ（４）が選択状態となる。スイッチＹ
（２）は依然として導通状態であり、ビット線ＢＬ
（２）は選択状態を維持する。以下同様に、ワード線Ｗ
Ｌ（Ｎ）上に位置するメモリセルのデータ読出しまで、
逐次行なわれる。
【０００５】その次の読出し動作では、ワード線ＷＬ
（Ｎ）が非選択となり、ワード線ＷＬ（１）が選択され
る。同時に、Ｙポインタ３の「Ｈ」レベル出力もひとつ
シフト（正確には、ローテイト）とする。結果的にスイ
ッチＹ（２）は非導通状態になり、代わりにスイッチＹ
（３）が導通状態となる。それ以後は、前記したように
選択ワード線を順次切り換えることで、ビット線ＢＬ
（３）上のメモリセルのデータをメモリの外部に逐次読
み出せる。
（Ｎ）が非選択となり、ワード線ＷＬ（１）が選択され
る。同時に、Ｙポインタ３の「Ｈ」レベル出力もひとつ
シフト（正確には、ローテイト）とする。結果的にスイ
ッチＹ（２）は非導通状態になり、代わりにスイッチＹ
（３）が導通状態となる。それ以後は、前記したように
選択ワード線を順次切り換えることで、ビット線ＢＬ
（３）上のメモリセルのデータをメモリの外部に逐次読
み出せる。
【０００６】
【発明が解決しようとする課題】以上から明らかなよう
に、従来の逐次読出しメモリでは、ビット線の負荷抵抗
Ｌ（ｋ）について特別な制御を行なっていなかった。す
なわち、読出し動作ではいずれのビット線が選ばれるか
に拘らず、全ての負荷抵抗Ｌ（ｋ）が導通状態に制御さ
れていた。そのため、ビット線のマルチプレクス数（図
４の例では４）に応じて消費電力が増大するという問題
があった。
に、従来の逐次読出しメモリでは、ビット線の負荷抵抗
Ｌ（ｋ）について特別な制御を行なっていなかった。す
なわち、読出し動作ではいずれのビット線が選ばれるか
に拘らず、全ての負荷抵抗Ｌ（ｋ）が導通状態に制御さ
れていた。そのため、ビット線のマルチプレクス数（図
４の例では４）に応じて消費電力が増大するという問題
があった。
【０００７】本発明の目的は、上記した問題を解決し
て、消費電力を大幅に低減した逐次読出しメモリを提供
することにある。
て、消費電力を大幅に低減した逐次読出しメモリを提供
することにある。
【０００８】
【課題を解決するための手段】第１の発明は、選択信号
を伝送するワード線とデータを伝送するビット線により
読出し対象のメモリセルが特定されるメモリセルアレイ
を用いた逐次読出し方式の半導体メモリにおいて、選択
されたビット線だけを負荷抵抗でプルアップし、非選択
ビット線を電源から切り放す第１の手段を設けて構成し
た。
を伝送するワード線とデータを伝送するビット線により
読出し対象のメモリセルが特定されるメモリセルアレイ
を用いた逐次読出し方式の半導体メモリにおいて、選択
されたビット線だけを負荷抵抗でプルアップし、非選択
ビット線を電源から切り放す第１の手段を設けて構成し
た。
【０００９】第２の発明は、第１の発明において、前記
第１手段を、前記負荷抵抗と前記電源との間に接続され
たスイッチ、または前記負荷抵抗をオン時の内部抵抗で
実現したトランジスタとして、前記スイッチ又は前記ト
ランジスタが、ビット線を選択する信号により制御され
るように構成した。
第１手段を、前記負荷抵抗と前記電源との間に接続され
たスイッチ、または前記負荷抵抗をオン時の内部抵抗で
実現したトランジスタとして、前記スイッチ又は前記ト
ランジスタが、ビット線を選択する信号により制御され
るように構成した。
【００１０】第３の発明は、第１又は第２の発明におい
て、前記逐次読出し方式が、ビット線に沿ってメモリセ
ルのデータを逐次読み出す場合、選択ビット線上の全て
のメモリセルのデータの読出しを完了する前に、次に選
択されるべきビット線のプルアップを開始する第２手段
を付加して構成した。
て、前記逐次読出し方式が、ビット線に沿ってメモリセ
ルのデータを逐次読み出す場合、選択ビット線上の全て
のメモリセルのデータの読出しを完了する前に、次に選
択されるべきビット線のプルアップを開始する第２手段
を付加して構成した。
【００１１】第４の発明は、第３の発明において、前記
第２手段を、選択順序として前に位置するビット線の選
択信号と最後のワード線の選択信号の論理積により前記
第１手段を制御する手段で構成した。
第２手段を、選択順序として前に位置するビット線の選
択信号と最後のワード線の選択信号の論理積により前記
第１手段を制御する手段で構成した。
【００１２】
［第１の実施の形態］図１は本発明の第１の実施の形態
の逐次読出しメモリの回路構成を示す図である。図４に
示したものと同一のものには同一の符号を附してその詳
しい説明は省略する。Ｓ（ｋ）は負荷抵抗Ｌ（ｋ）を制
御するスイッチであり、スイッチＹ（ｋ）と同様に、Ｙ
ポインタ３によって制御される。この図１に示した構成
は、図４に示した従来構成とは、Ｙポインタ３の出力に
よってスイッチＳ（ｋ）を制御することで、読出し時に
特定の（読出し対象以外の）ビット線ＢＬ（ｋ）を電源
Ｖｃｃから切り放せることが異なる。
の逐次読出しメモリの回路構成を示す図である。図４に
示したものと同一のものには同一の符号を附してその詳
しい説明は省略する。Ｓ（ｋ）は負荷抵抗Ｌ（ｋ）を制
御するスイッチであり、スイッチＹ（ｋ）と同様に、Ｙ
ポインタ３によって制御される。この図１に示した構成
は、図４に示した従来構成とは、Ｙポインタ３の出力に
よってスイッチＳ（ｋ）を制御することで、読出し時に
特定の（読出し対象以外の）ビット線ＢＬ（ｋ）を電源
Ｖｃｃから切り放せることが異なる。
【００１３】選択ワード線と選択ビット線で特定される
メモリセルからの読出し動作は、図４に示した従来の逐
次読出しメモリの動作と同じである。例えば、ワード線
ＷＬ（３）とビット線ＢＬ（２）が選択されると、スイ
ッチＳ（２）は導通状態に制御され、記憶内容に応じた
信号電圧が負荷抵抗Ｌ（２）に現れる。これを読出し回
路４で検出することで、記憶内容が外部に読み出せる。
しかし、本実施の形態では、このとき、残りのスイッチ
Ｓ（１）、Ｓ（３）、Ｓ（４）について非導通状態に制
御されるので、ワード線ＷＬ（３）によってメモリセル
が選択されていても、電源Ｖｃｃから負荷抵抗Ｌ
（１）、Ｌ（３）、Ｌ（４）を介してメモリセルへ流入
する電流はない。そのため、後者の電流に相当する電力
を低減することができる。
メモリセルからの読出し動作は、図４に示した従来の逐
次読出しメモリの動作と同じである。例えば、ワード線
ＷＬ（３）とビット線ＢＬ（２）が選択されると、スイ
ッチＳ（２）は導通状態に制御され、記憶内容に応じた
信号電圧が負荷抵抗Ｌ（２）に現れる。これを読出し回
路４で検出することで、記憶内容が外部に読み出せる。
しかし、本実施の形態では、このとき、残りのスイッチ
Ｓ（１）、Ｓ（３）、Ｓ（４）について非導通状態に制
御されるので、ワード線ＷＬ（３）によってメモリセル
が選択されていても、電源Ｖｃｃから負荷抵抗Ｌ
（１）、Ｌ（３）、Ｌ（４）を介してメモリセルへ流入
する電流はない。そのため、後者の電流に相当する電力
を低減することができる。
【００１４】［第２の実施の形態］ところで、ビット線
ＢＬ（ｋ）には寄生容量が存在する。そのため、前記第
１の実施の形態において、選択ビット線が切り替わる際
に、選択されたビット線の電圧レベルが動作点に達する
までに一定の遅延時間を要する。この遅延時間は、ビッ
ト線の寄生容量、すなわち、ビット線に接続されるメモ
リセル数に応じて増大する。その結果、選択されるビッ
ト線が切り替わったメモリサイクルでは、アクセス時間
が他のメモリサイクルにより長くなる。これは、メモリ
の速度性能の低下要因となるので、高速用途のメモリで
は問題になる。しかし、この問題については、メモリが
逐次読出し方式であることを利用して、選択ビット線が
切り替わるひとつもしくは数サイクル前に、次のビット
線のプルアップを開始することで、容易に対処可能であ
る。
ＢＬ（ｋ）には寄生容量が存在する。そのため、前記第
１の実施の形態において、選択ビット線が切り替わる際
に、選択されたビット線の電圧レベルが動作点に達する
までに一定の遅延時間を要する。この遅延時間は、ビッ
ト線の寄生容量、すなわち、ビット線に接続されるメモ
リセル数に応じて増大する。その結果、選択されるビッ
ト線が切り替わったメモリサイクルでは、アクセス時間
が他のメモリサイクルにより長くなる。これは、メモリ
の速度性能の低下要因となるので、高速用途のメモリで
は問題になる。しかし、この問題については、メモリが
逐次読出し方式であることを利用して、選択ビット線が
切り替わるひとつもしくは数サイクル前に、次のビット
線のプルアップを開始することで、容易に対処可能であ
る。
【００１５】本発明の第２の実施の形態として、選択ビ
ット線が切り替わるひとつ前のサイクルに次のビット線
のプルアップを開始する例を、図２に示す。図１に示し
た回路の構成とは、スイッチＳ（ｋ）の制御用に、２入
力ＡＮＤゲート５（ｋ）と、そのＡＮＤゲート５（ｋ）
の出力とＹポインタ３からの制御信号を入力する２入力
ＯＲゲート６（ｋ）を付加していることが異なる。ＡＮ
Ｄゲート５（ｋ）の入力は、選択順序として前に位置す
るビット線の選択信号と最後のワード線ＷＬ（Ｎ）の選
択信号である。このＡＮＤゲート５（ｋ）の出力が
「Ｈ」レベルになることで、次のメモリサイクルで選択
されるべきビット線ＢＬ（ｋ）のプルアップが開始され
る。
ット線が切り替わるひとつ前のサイクルに次のビット線
のプルアップを開始する例を、図２に示す。図１に示し
た回路の構成とは、スイッチＳ（ｋ）の制御用に、２入
力ＡＮＤゲート５（ｋ）と、そのＡＮＤゲート５（ｋ）
の出力とＹポインタ３からの制御信号を入力する２入力
ＯＲゲート６（ｋ）を付加していることが異なる。ＡＮ
Ｄゲート５（ｋ）の入力は、選択順序として前に位置す
るビット線の選択信号と最後のワード線ＷＬ（Ｎ）の選
択信号である。このＡＮＤゲート５（ｋ）の出力が
「Ｈ」レベルになることで、次のメモリサイクルで選択
されるべきビット線ＢＬ（ｋ）のプルアップが開始され
る。
【００１６】この第２の実施の形態では、選択ビット線
が切り替わるひとつ前のメモリサイクルにおいて、例外
的にふたつのスイッチＳ（ｋ）とＳ（ｋ＋１）が導通
し、消費電力は若干増える。しかし、これを除くメモリ
サイクルでは、第１の実施の形態と同様に、導通するス
イッチは選択ビット線ＢＬ（ｋ）に対応するスイッチＳ
（ｋ）だけであり、著しく消費電力を低減できる。
が切り替わるひとつ前のメモリサイクルにおいて、例外
的にふたつのスイッチＳ（ｋ）とＳ（ｋ＋１）が導通
し、消費電力は若干増える。しかし、これを除くメモリ
サイクルでは、第１の実施の形態と同様に、導通するス
イッチは選択ビット線ＢＬ（ｋ）に対応するスイッチＳ
（ｋ）だけであり、著しく消費電力を低減できる。
【００１７】［第３の実施の形態］図３は本発明の第３
の実施の形態の逐次読出しメモリの回路構成を示す図で
ある。７はＤ型フリップフロップであり、その入力信号
を１サイクル遅らせて出力する機能がある。この第２の
実施の形態は、前記第２の実施の形態と同等の機能をこ
のＤ型フリップフロップ７を用いて実現したものであ
る。前記第２の実施の形態では、ワード線ＷＬ（１）の
選択信号をＹポインタ３のシフト制御信号に用いていた
が、この第３の実施の形態では、ワード線ＷＬ（Ｎ）の
選択信号をＤ型フリップフロップ７で１単位時間（メモ
リの１サイクルに相当）遅らせることで同等の信号を実
現している。
の実施の形態の逐次読出しメモリの回路構成を示す図で
ある。７はＤ型フリップフロップであり、その入力信号
を１サイクル遅らせて出力する機能がある。この第２の
実施の形態は、前記第２の実施の形態と同等の機能をこ
のＤ型フリップフロップ７を用いて実現したものであ
る。前記第２の実施の形態では、ワード線ＷＬ（１）の
選択信号をＹポインタ３のシフト制御信号に用いていた
が、この第３の実施の形態では、ワード線ＷＬ（Ｎ）の
選択信号をＤ型フリップフロップ７で１単位時間（メモ
リの１サイクルに相当）遅らせることで同等の信号を実
現している。
【００１８】［その他の実施の形態］なお、上記各実施
の形態では、ビット線のマルチプレクス数として４の場
合を示したが、これには何等制約はない。ビット線のマ
ルチプレクス数をＫとすると、従来構成に比べて１／Ｋ
に消費電力を低減可能である。また、説明の都合上、ビ
ット線の負荷抵抗Ｌ（ｋ）とそのスイッチＹ（ｋ）とい
うふたつの構成要素を用いたが、例えば前記負荷抵抗を
オン時の内部抵抗で実現したＭＯＳトランジスタを利用
することもできる。このときは、そのトランジスタのゲ
ート電圧を制御することで、負荷抵抗とスイッチをひと
つの素子で実現できる。
の形態では、ビット線のマルチプレクス数として４の場
合を示したが、これには何等制約はない。ビット線のマ
ルチプレクス数をＫとすると、従来構成に比べて１／Ｋ
に消費電力を低減可能である。また、説明の都合上、ビ
ット線の負荷抵抗Ｌ（ｋ）とそのスイッチＹ（ｋ）とい
うふたつの構成要素を用いたが、例えば前記負荷抵抗を
オン時の内部抵抗で実現したＭＯＳトランジスタを利用
することもできる。このときは、そのトランジスタのゲ
ート電圧を制御することで、負荷抵抗とスイッチをひと
つの素子で実現できる。
【００１９】
【発明の効果】以上から第１、第２の発明によれば、消
費電力を著しく低減できる利点がある。そのため、ＦＩ
ＦＯやマイクロプログラムＲＯＭのように、逐次読出し
が主体となるメモリに本発明を適用すれば、システムを
低電力化でき効果大である。また、第３、第４の発明に
よれば、第１、第２の発明と同様の効果に加えて、高速
動作が可能となるという利点がある。
費電力を著しく低減できる利点がある。そのため、ＦＩ
ＦＯやマイクロプログラムＲＯＭのように、逐次読出し
が主体となるメモリに本発明を適用すれば、システムを
低電力化でき効果大である。また、第３、第４の発明に
よれば、第１、第２の発明と同様の効果に加えて、高速
動作が可能となるという利点がある。
【図１】 本発明の第１の実施の形態の逐次読出しメモ
リの構成を示す回路ブロック図である。
リの構成を示す回路ブロック図である。
【図２】 本発明の第２の実施の形態の逐次読出しメモ
リの構成を示す回路ブロック図である。
リの構成を示す回路ブロック図である。
【図３】 本発明の第３の実施の形態の逐次読出しメモ
リの構成を示す回路ブロック図である。
リの構成を示す回路ブロック図である。
【図４】 従来の逐次読出しメモリの構成を示す回路ブ
ロック図である。
ロック図である。
１：メモリセルアレイ、 ２：Ｘポインタ、 ３：Ｙポ
インタ、 ４：読出し回路、 ５（ｋ）［ｋ＝１，２，
３，４］：ＡＮＤゲート、 ６（ｋ）：ＯＲゲート、
７：Ｄ型フリップフロップ、Ｍ：メモリセル、 ＷＬ
（ｎ）［ｎ＝１，２，・・・・，Ｎ］：ワード線、 Ｂ
Ｌ（ｋ）：ビット線、 Ｙ（ｋ）：ビット線のマルチプ
レクサを構成するスイッチ、 Ｓ（ｋ）：スイッチ、
Ｌ（ｋ）：負荷抵抗、Ｄout ：出力データ、 Ｖｃｃ：
電源。
インタ、 ４：読出し回路、 ５（ｋ）［ｋ＝１，２，
３，４］：ＡＮＤゲート、 ６（ｋ）：ＯＲゲート、
７：Ｄ型フリップフロップ、Ｍ：メモリセル、 ＷＬ
（ｎ）［ｎ＝１，２，・・・・，Ｎ］：ワード線、 Ｂ
Ｌ（ｋ）：ビット線、 Ｙ（ｋ）：ビット線のマルチプ
レクサを構成するスイッチ、 Ｓ（ｋ）：スイッチ、
Ｌ（ｋ）：負荷抵抗、Ｄout ：出力データ、 Ｖｃｃ：
電源。
Claims (4)
- 【請求項１】選択信号を伝送するワード線とデータを伝
送するビット線により読出し対象のメモリセルが特定さ
れるメモリセルアレイを用いた逐次読出し方式の半導体
メモリにおいて、 選択されたビット線だけを負荷抵抗でプルアップし、非
選択ビット線を電源から切り放す第１手段を設けたこと
を特徴とする逐次読出しメモリ。 - 【請求項２】前記第１手段が、前記負荷抵抗と前記電源
との間に接続されたスイッチ、または前記負荷抵抗をオ
ン時の内部抵抗で実現したトランジスタからなり、前記
スイッチ又は前記トランジスタが、ビット線を選択する
信号により制御されるようにしたことを特徴とする請求
項１に記載の逐次読出しメモリ。 - 【請求項３】前記逐次読出し方式がビット線に沿ってメ
モリセルのデータを逐次読み出す場合、選択ビット線上
の全てのメモリセルのデータの読出しを完了する前に、
次に選択されるべきビット線のプルアップを開始する第
２手段を付加したことを特徴とする請求項１又は２に記
載の逐次読出しメモリ。 - 【請求項４】前記第２手段が、選択順序として前に位置
するビット線の選択信号と最後のワード線の選択信号の
論理積により前記第１手段を制御する手段であることを
特徴とする請求項３に記載の逐次読出しメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142357A JPH09306159A (ja) | 1996-05-14 | 1996-05-14 | 逐次読出しメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142357A JPH09306159A (ja) | 1996-05-14 | 1996-05-14 | 逐次読出しメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306159A true JPH09306159A (ja) | 1997-11-28 |
Family
ID=15313505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142357A Withdrawn JPH09306159A (ja) | 1996-05-14 | 1996-05-14 | 逐次読出しメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306159A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1111619A3 (en) * | 1999-12-20 | 2001-09-26 | Motorola, Inc. | Peak program current reduction apparatus and method |
| US6956763B2 (en) | 2003-06-27 | 2005-10-18 | Freescale Semiconductor, Inc. | MRAM element and methods for writing the MRAM element |
| US6967366B2 (en) | 2003-08-25 | 2005-11-22 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory with reduced switching field variation |
| US7129098B2 (en) | 2004-11-24 | 2006-10-31 | Freescale Semiconductor, Inc. | Reduced power magnetoresistive random access memory elements |
| US7184300B2 (en) | 2001-10-16 | 2007-02-27 | Freescale Semiconductor, Inc. | Magneto resistance random access memory element |
| CN100343919C (zh) * | 2002-12-13 | 2007-10-17 | 国际商业机器公司 | 高速磁存储器的体系结构 |
| US7465589B2 (en) | 2002-07-17 | 2008-12-16 | Everspin Technologies, Inc. | Multi-state magnetoresistance random access cell with improved memory storage density |
-
1996
- 1996-05-14 JP JP8142357A patent/JPH09306159A/ja not_active Withdrawn
Cited By (7)
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