JPH0574161A - 集積回路メモリ - Google Patents
集積回路メモリInfo
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- JPH0574161A JPH0574161A JP2417658A JP41765890A JPH0574161A JP H0574161 A JPH0574161 A JP H0574161A JP 2417658 A JP2417658 A JP 2417658A JP 41765890 A JP41765890 A JP 41765890A JP H0574161 A JPH0574161 A JP H0574161A
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- 230000015654 memory Effects 0.000 title claims abstract description 55
- 230000007704 transition Effects 0.000 claims abstract description 26
- 230000004044 response Effects 0.000 claims abstract description 25
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000008859 change Effects 0.000 claims abstract description 11
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- QDUDQAJMMWFNEO-UHFFFAOYSA-N 2-(sulfoamino)propane-1,2,3-tricarboxylic acid Chemical compound OC(=O)CC(CC(O)=O)(NS(O)(=O)=O)C(O)=O QDUDQAJMMWFNEO-UHFFFAOYSA-N 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
［目的］ アドレス遷移検出を用いることにより改良さ
れたｄｉ／ｄｔ制御を備えた集積回路メモリを提供す
る。 ［構成］ 複数のデータビットをワードラインおよびビ
ットライン対の交差部に記憶する集積回路メモリにおい
て、読み取りサイクルの間の複数のアドレス信号の内の
少なくとも１つの変化に応じて、出力バッファがデータ
出力ノードを実質的に論理ハイおよび論理ローの間の電
圧にプリチャージする。出力バッファはデータ出力ノー
ドにおける電圧をプリチャージ期間の間に、そこで検出
した電圧に応じてプリチャージする。後続のデータ期間
の間、出力バッファはイネーブルされたワードラインお
よびイネーブルされたビットライン対の交差部に記憶さ
れたデータビットを提供する。プリチャージされたデー
タ出力信号の電圧はデータビットがデータ期間中に与え
られる場合にはより少なく変化しなければならない。メ
モリはこのようにして与えられたアクセスタイムに対し
てｄｉ／ｄｔを改良し、あるいは逆に、与えられたｄｉ
／ｄｔに対しより少ないアクセスタイムを与える。
れたｄｉ／ｄｔ制御を備えた集積回路メモリを提供す
る。 ［構成］ 複数のデータビットをワードラインおよびビ
ットライン対の交差部に記憶する集積回路メモリにおい
て、読み取りサイクルの間の複数のアドレス信号の内の
少なくとも１つの変化に応じて、出力バッファがデータ
出力ノードを実質的に論理ハイおよび論理ローの間の電
圧にプリチャージする。出力バッファはデータ出力ノー
ドにおける電圧をプリチャージ期間の間に、そこで検出
した電圧に応じてプリチャージする。後続のデータ期間
の間、出力バッファはイネーブルされたワードラインお
よびイネーブルされたビットライン対の交差部に記憶さ
れたデータビットを提供する。プリチャージされたデー
タ出力信号の電圧はデータビットがデータ期間中に与え
られる場合にはより少なく変化しなければならない。メ
モリはこのようにして与えられたアクセスタイムに対し
てｄｉ／ｄｔを改良し、あるいは逆に、与えられたｄｉ
／ｄｔに対しより少ないアクセスタイムを与える。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には集積回路
メモリに関し、かつより特定的には、アドレス遷移検出
を用いる集積回路メモリに関する。
メモリに関し、かつより特定的には、アドレス遷移検出
を用いる集積回路メモリに関する。
【０００２】
【従来の技術】集積回路には、一般的に電気的回路を含
みかつリードフレームに接続されているダイまたはチッ
プとして知られる１個のシリコンがある。該チップは細
いワイヤによってリードフレームに接続されるボンディ
ングパッドを有している。該リードフレームはより大き
なシステムの部分としてのプリント回路板に接続するた
めに使用されるリードを有する。リードフレームのリー
ドは容量および抵抗のみならずある量のインダクタンス
を有している。ボンディングパッドからリードフレーム
までのワイヤにもまたいくらかのインダクタンスがあ
る。しかしながら、ワイヤのインダクタンスはリードフ
レームのそれよりかなり小さい。リードフレームのリー
ドの回路への接続もまたいくらかのインダクタンスを付
加する。集積回路のスイッチング速度が増大するに応じ
て、この累積的なインダクタンスは集積回路の性能に影
響を与え始めている。
みかつリードフレームに接続されているダイまたはチッ
プとして知られる１個のシリコンがある。該チップは細
いワイヤによってリードフレームに接続されるボンディ
ングパッドを有している。該リードフレームはより大き
なシステムの部分としてのプリント回路板に接続するた
めに使用されるリードを有する。リードフレームのリー
ドは容量および抵抗のみならずある量のインダクタンス
を有している。ボンディングパッドからリードフレーム
までのワイヤにもまたいくらかのインダクタンスがあ
る。しかしながら、ワイヤのインダクタンスはリードフ
レームのそれよりかなり小さい。リードフレームのリー
ドの回路への接続もまたいくらかのインダクタンスを付
加する。集積回路のスイッチング速度が増大するに応じ
て、この累積的なインダクタンスは集積回路の性能に影
響を与え始めている。
【０００３】もちろん、非常に高速の集積回路を持つこ
とが望ましい。増大されたスイッチング速度はまた電流
が変化する速度を増大した。電流変化のこの増大した速
度はインダクタンスに電圧降下を生じさせる。インダク
タンスにおける電圧は該インダクタンスのそのインダク
タンスを通る電流の時間変化率倍したものに等しい。こ
れはＬｄｉ／ｄｔとして表わされ、ここでＬはインダク
タンスでありかつｄｉ／ｄｔは電流の時間変化率であ
る。ｄｉ／ｄｔがより大きくなるに応じて、インダクタ
ンスにかかる電圧はより大きくなる。インダクタンスに
おけるこの電圧降下は回路板のリード位置と集積回路上
でそれが接続されるボンディングパッドの間の電圧差を
生じさせる。これは対応する外部電源の電圧と異なる電
圧の内部電源を有するという問題を発生し得る。この問
題は内部電源電圧がこれらの外部レベルからかなり異な
りそれによってチップへの信号入力が誤って認識される
ことを生じさせ得る。
とが望ましい。増大されたスイッチング速度はまた電流
が変化する速度を増大した。電流変化のこの増大した速
度はインダクタンスに電圧降下を生じさせる。インダク
タンスにおける電圧は該インダクタンスのそのインダク
タンスを通る電流の時間変化率倍したものに等しい。こ
れはＬｄｉ／ｄｔとして表わされ、ここでＬはインダク
タンスでありかつｄｉ／ｄｔは電流の時間変化率であ
る。ｄｉ／ｄｔがより大きくなるに応じて、インダクタ
ンスにかかる電圧はより大きくなる。インダクタンスに
おけるこの電圧降下は回路板のリード位置と集積回路上
でそれが接続されるボンディングパッドの間の電圧差を
生じさせる。これは対応する外部電源の電圧と異なる電
圧の内部電源を有するという問題を発生し得る。この問
題は内部電源電圧がこれらの外部レベルからかなり異な
りそれによってチップへの信号入力が誤って認識される
ことを生じさせ得る。
【０００４】ｄｉ／ｄｔを低減する伝統的な方法は出力
バッファそれ自体に向けられている。（１９８７年１０
月、ｖｏｌ．ＳＣ−２２、ｎｏ．５、ＩＥＥＥジャーナ
ル・オブ・ソリッドステート・サーキッツ、「選択的に
ポンプされるｐ−ウェルアレイを備えた２１−ｎｓ３２
Ｋ×８ＣＭＯＳスタティックＲＡＭ」、ワング・カール
エル、他；および「改良された速度を有する低ｄｉ／
ｄｔ出力バッファ」と題するワング他の米国特許出願シ
リアル番号０７／３４８３５７を参照。）集積回路メモ
リにおいては、アクセスタイムとｄｉ／ｄｔの間のトレ
ードオフが存在する。アクセス時間が短縮されるにつれ
て、与えられたアクセス時間に対するｄｉ／ｄｔを低減
するために新しい手法が見つけられなければならない。
バッファそれ自体に向けられている。（１９８７年１０
月、ｖｏｌ．ＳＣ−２２、ｎｏ．５、ＩＥＥＥジャーナ
ル・オブ・ソリッドステート・サーキッツ、「選択的に
ポンプされるｐ−ウェルアレイを備えた２１−ｎｓ３２
Ｋ×８ＣＭＯＳスタティックＲＡＭ」、ワング・カール
エル、他；および「改良された速度を有する低ｄｉ／
ｄｔ出力バッファ」と題するワング他の米国特許出願シ
リアル番号０７／３４８３５７を参照。）集積回路メモ
リにおいては、アクセスタイムとｄｉ／ｄｔの間のトレ
ードオフが存在する。アクセス時間が短縮されるにつれ
て、与えられたアクセス時間に対するｄｉ／ｄｔを低減
するために新しい手法が見つけられなければならない。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、改良されたｄｉ／ｄｔ制御を備えた集積回路メモリ
を提供することにある。
は、改良されたｄｉ／ｄｔ制御を備えた集積回路メモリ
を提供することにある。
【０００６】本発明の他の目的は、受容可能なｄｉ／ｄ
ｔおよび改善されたアクセス時間を有するメモリを提供
することにある。
ｔおよび改善されたアクセス時間を有するメモリを提供
することにある。
【０００７】
【課題を解決するための手段】本発明のこれらおよび他
の目的を達成するために、１形態として、データ記憶
部、アドレス遷移検出部、および出力バッファ部を具備
するメモリが提供される。データ記憶部はメモリの書込
みサイクルに応じて複数のアドレスの各々に格納される
所定の数のデータビットを記憶し、かつ読み出しサイク
ルの間に前記複数のアドレス信号に応答して所定の数の
対応するデータビットを提供する。アドレス遷移検出部
は複数のアドレス信号を受け、かつ該アドレス信号の内
の少なくとも１つの論理状態の変化に応答してプリチャ
ージ信号を提供する。出力バッファ部はデータ格納部に
およびアドレス遷移検出部に結合されており、かつプリ
チャージ信号および所定の数のデータ出力信号における
検知された電圧に応答して所定の数のデータ出力信号を
プリチャージする。
の目的を達成するために、１形態として、データ記憶
部、アドレス遷移検出部、および出力バッファ部を具備
するメモリが提供される。データ記憶部はメモリの書込
みサイクルに応じて複数のアドレスの各々に格納される
所定の数のデータビットを記憶し、かつ読み出しサイク
ルの間に前記複数のアドレス信号に応答して所定の数の
対応するデータビットを提供する。アドレス遷移検出部
は複数のアドレス信号を受け、かつ該アドレス信号の内
の少なくとも１つの論理状態の変化に応答してプリチャ
ージ信号を提供する。出力バッファ部はデータ格納部に
およびアドレス遷移検出部に結合されており、かつプリ
チャージ信号および所定の数のデータ出力信号における
検知された電圧に応答して所定の数のデータ出力信号を
プリチャージする。
【０００８】
【実施例】これらおよび他の目的、特徴および利点は添
付の図面と共に以下の詳細な説明からより明瞭に理解さ
れるであろう。
付の図面と共に以下の詳細な説明からより明瞭に理解さ
れるであろう。
【０００９】図１は、本発明の好ましい実施例に係わる
集積回路メモリ１０のブロック図を示す。メモリ１０は
入力部１２、メモリアレイ１４、ローデコーダ１５、セ
ンスアンプ部１６、コラムデコーダ１７、出力バッファ
１８、およびボンディングパッド２０を具備する。メモ
リアレイ１４においては、代表的なメモリセル２２、真
のビットライン２５および相補ビットライン２６を備え
たビットライン対２４、およびワードライン２８が示さ
れている。メモリアレイ１４は１２８Ｋ×８ビットで編
成されているが、他の編成も可能である。
集積回路メモリ１０のブロック図を示す。メモリ１０は
入力部１２、メモリアレイ１４、ローデコーダ１５、セ
ンスアンプ部１６、コラムデコーダ１７、出力バッファ
１８、およびボンディングパッド２０を具備する。メモ
リアレイ１４においては、代表的なメモリセル２２、真
のビットライン２５および相補ビットライン２６を備え
たビットライン対２４、およびワードライン２８が示さ
れている。メモリアレイ１４は１２８Ｋ×８ビットで編
成されているが、他の編成も可能である。
【００１０】入力部１２は“アドレス０−アドレス１９
（ＡＤＤＲＥＳＳ０−ＡＤＤＲＥＳＳ１９）”と名付け
られた複数のアドレス信号、“＊ＣＳ”と表示されたチ
ップ選択信号、“＊ＯＥ”と表示された出力イネーブル
信号、そして“＊ＷＥ”と表示された書き込みイネーブ
ル信号を受ける。なお、本明細書においては論理的反転
を＊の記号によって示しているが、対応する図面におい
ては論理的反転はいわゆるオーババーによって示してい
る。入力部１２は“コラムアドレス（ＣＯＬＵＭＮ Ａ
ＤＤＲＥＳＳ）”と表現された複数のコラムアドレス信
号、“ローアドレス（ＲＯＷ ＡＤＤＲＥＳＳ）”と表
示された複数のローアドレス信号、および“ＷＥＳ
Ｔ”、“ＯＥＦ”、“ＯＥＳ”、および“＊ＰＣＨＧ”
と表示された制御信号を提供する。ローデコーダ１５は
ローアドレスを受けメモリアレイ１４に結合する。メモ
リセル２２はビットライン２５および２６に結合しかつ
ワードライン２８に結合している。メモリアレイ１４は
それぞれビットライン２５および２６に“ＢＬ”および
“＊ＢＬ”と名付けられた信号を与える。コラムデコー
ダ１７はコラムアドレス、ＢＬおよび＊ＢＬを含む、複
数のビットライン信号を受け、かつセンスアンプ部１６
に結合する。センスアンプ部１６は“ＤＡＴＡ”および
“＊ＤＡＴＡ”と名付けられた信号を提供する。出力バ
ッファ１８はＷＥＳＴ、ＯＥＦ、ＯＥＳ、＊ＰＣＨＧ、
ＤＡＴＡ、および＊ＤＡＴＡを受け、かつボンディング
パッド２０に結合する。
（ＡＤＤＲＥＳＳ０−ＡＤＤＲＥＳＳ１９）”と名付け
られた複数のアドレス信号、“＊ＣＳ”と表示されたチ
ップ選択信号、“＊ＯＥ”と表示された出力イネーブル
信号、そして“＊ＷＥ”と表示された書き込みイネーブ
ル信号を受ける。なお、本明細書においては論理的反転
を＊の記号によって示しているが、対応する図面におい
ては論理的反転はいわゆるオーババーによって示してい
る。入力部１２は“コラムアドレス（ＣＯＬＵＭＮ Ａ
ＤＤＲＥＳＳ）”と表現された複数のコラムアドレス信
号、“ローアドレス（ＲＯＷ ＡＤＤＲＥＳＳ）”と表
示された複数のローアドレス信号、および“ＷＥＳ
Ｔ”、“ＯＥＦ”、“ＯＥＳ”、および“＊ＰＣＨＧ”
と表示された制御信号を提供する。ローデコーダ１５は
ローアドレスを受けメモリアレイ１４に結合する。メモ
リセル２２はビットライン２５および２６に結合しかつ
ワードライン２８に結合している。メモリアレイ１４は
それぞれビットライン２５および２６に“ＢＬ”および
“＊ＢＬ”と名付けられた信号を与える。コラムデコー
ダ１７はコラムアドレス、ＢＬおよび＊ＢＬを含む、複
数のビットライン信号を受け、かつセンスアンプ部１６
に結合する。センスアンプ部１６は“ＤＡＴＡ”および
“＊ＤＡＴＡ”と名付けられた信号を提供する。出力バ
ッファ１８はＷＥＳＴ、ＯＥＦ、ＯＥＳ、＊ＰＣＨＧ、
ＤＡＴＡ、および＊ＤＡＴＡを受け、かつボンディング
パッド２０に結合する。
【００１１】メモリ１０においては、ローアドレスはメ
モリアレイ１４のワードラインをイネーブルする。複数
のビットライン対の各々におけるメモリセルは記憶され
たビットの論理状態を示す差動信号を結合する。コラム
デコーダ１７においては、コラムアドレスが次にビット
ライン対をセンスアンプ部１６のセンスアンプに結合す
ることによりビットライン対をイネーブルし、それによ
り選択されたメモリセルがイネーブルされたワードライ
ンおよびイネーブルされたビットライン対の交差部に配
置されるようになる。
モリアレイ１４のワードラインをイネーブルする。複数
のビットライン対の各々におけるメモリセルは記憶され
たビットの論理状態を示す差動信号を結合する。コラム
デコーダ１７においては、コラムアドレスが次にビット
ライン対をセンスアンプ部１６のセンスアンプに結合す
ることによりビットライン対をイネーブルし、それによ
り選択されたメモリセルがイネーブルされたワードライ
ンおよびイネーブルされたビットライン対の交差部に配
置されるようになる。
【００１２】メモリ１０は読み出しモードおよび書き込
みモードを有している。書き込みモードにおいては、＊
ＣＳおよび＊ＷＥが肯定され（ａｓｓｅｒｔｅｄ）かつ
＊ＯＥが否定される（ｎｅｇａｔｅｄ）。アドレス０〜
アドレス１９が有効になり、かつメモリセルがイネーブ
ルされたワードラインおよびイネーブルされたビットラ
イン対の交差部において選択される。図１においては、
メモリセル２２はワードライン２８およびビットライン
対２４がイネーブルされている時に選択される。書き込
みモードで選択された時、データビットがボンディング
パッド２０において受信され、入力バッファ（図示せ
ず）を通して運ばれ、かつメモリセル２２に格納するた
めにビットライン対２４に与えられる。読み取りモード
においては、＊ＣＳおよび＊ＯＥは肯定されかつ＊ＷＥ
が否定される。書き込みモードにおけるのと同様にして
メモリセルが選択されるが、読み取りモードにおいて
は、メモリセル２２は選択された時記憶されたビットを
ビットライン対２４に与える点が異なる。
みモードを有している。書き込みモードにおいては、＊
ＣＳおよび＊ＷＥが肯定され（ａｓｓｅｒｔｅｄ）かつ
＊ＯＥが否定される（ｎｅｇａｔｅｄ）。アドレス０〜
アドレス１９が有効になり、かつメモリセルがイネーブ
ルされたワードラインおよびイネーブルされたビットラ
イン対の交差部において選択される。図１においては、
メモリセル２２はワードライン２８およびビットライン
対２４がイネーブルされている時に選択される。書き込
みモードで選択された時、データビットがボンディング
パッド２０において受信され、入力バッファ（図示せ
ず）を通して運ばれ、かつメモリセル２２に格納するた
めにビットライン対２４に与えられる。読み取りモード
においては、＊ＣＳおよび＊ＯＥは肯定されかつ＊ＷＥ
が否定される。書き込みモードにおけるのと同様にして
メモリセルが選択されるが、読み取りモードにおいて
は、メモリセル２２は選択された時記憶されたビットを
ビットライン対２４に与える点が異なる。
【００１３】メモリ１０は読み取りモードにおいてアク
セス時間を低減するためにアドレス遷移検出（ａｄｄｒ
ｅｓｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎ）
を使用する。他の制御信号の論理状態の変化もまた＊Ｗ
Ｅの論理ローから論理ハイへの変化、および＊ＣＳの論
理ハイから論理ローへの変化を含めアドレス遷移検出を
トリガする。アドレス信号の１つが論理状態を変えた時
アドレス遷移が検出される。入力部１０はまたアドレス
遷移検出を選択されたメモリセルの内容がＤＡＴＡおよ
び＊ＤＡＴＡ上に駆動されるに先立ち出力バッファ１８
をプリチャージするためにＷＥＳＴ、ＯＥＦ、ＯＥＳ、
および＊ＰＣＨＧを提供するためにアドレス遷移検出を
使用する。
セス時間を低減するためにアドレス遷移検出（ａｄｄｒ
ｅｓｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎ）
を使用する。他の制御信号の論理状態の変化もまた＊Ｗ
Ｅの論理ローから論理ハイへの変化、および＊ＣＳの論
理ハイから論理ローへの変化を含めアドレス遷移検出を
トリガする。アドレス信号の１つが論理状態を変えた時
アドレス遷移が検出される。入力部１０はまたアドレス
遷移検出を選択されたメモリセルの内容がＤＡＴＡおよ
び＊ＤＡＴＡ上に駆動されるに先立ち出力バッファ１８
をプリチャージするためにＷＥＳＴ、ＯＥＦ、ＯＥＳ、
および＊ＰＣＨＧを提供するためにアドレス遷移検出を
使用する。
【００１４】図２は、制御信号を出力バッファ１８に発
生するために使用される図１の入力部１２のアドレス遷
移検出回路３０の部分的ブロック図および部分的電気回
路図を示す。回路３０は新しいメモリアクセスを示すア
ドレスの遷移に応じて信号＊ＰＣＨＧおよびＷＥＳＴを
提供する。回路３０は、ボンディングパッド３１、入力
バッファ３２、組合せ回路３３、ＮＡＮＤゲート３５、
インバータ３６、ＮＡＮＤゲート３７、インバータ３
８、インバータ３９、ＮＡＮＤゲート４０、ＮＯＲゲー
ト４１、およびインバータ４２を具備する。ボンディン
グパッド３１はアドレス０を入力バッファ３２に結合
し、該入力バッファ３２は“Ａ０”および“＊Ａ０”と
名付けられた信号を提供し、かつ組合せ回路３３に結合
する。組合わせ回路３３は“＊ＳＡＴＣ”と名付けられ
た信号をＮＡＮＤゲート４０に提供する。ＮＡＮＤゲー
ト３５は“＊ＷＥＩ”と名付けられた信号を受けるため
の第１の入力端子、“ＣＳＩ”と名付けられた信号を受
けるための第２の入力端子、および出力ターミナルを備
えている。インバータ３６はＮＡＮＤゲート３５の出力
端子に接続された入力端子、および出力端子を有する。
ＮＡＮＤゲート３７はインバータ３６の出力端子に接続
された第１の入力端子、第２の入力端子、および出力端
子を有する。インバータ３８はＮＡＮＤゲート３７の出
力端子に接続された入力端子、および出力端子を備えて
いる。インバータ３９はインバータ３８の出力端子に接
続された入力端子を有し、かつ＊ＰＣＨＧを提供する出
力端子を有する。ＮＡＮＤゲート４０は“＊ＳＡＴＬ”
と名付けられた信号を受けるための第１の入力端子、＊
ＳＡＴＣを受けるための第２の入力端子、“＊ＳＡＴ
Ｒ”と名付けられた信号を受けるための第３の入力端
子、およびＮＡＮＤゲート３７の第２の入力に接続され
かつ“ＡＴＤ”と名付けられた信号を提供する出力端子
を備えている。ＮＯＲゲート４１はＮＡＮＤゲート３５
の出力端子に接続された第１の入力端子、ＮＡＮＤゲー
ト４０の出力端子に接続された第２の入力端子、そして
出力端子を有している。インバータ４２はＮＯＲゲート
４１の出力端子に接続された入力端子、およびＷＥＳＴ
を提供する出力端子を有する。
生するために使用される図１の入力部１２のアドレス遷
移検出回路３０の部分的ブロック図および部分的電気回
路図を示す。回路３０は新しいメモリアクセスを示すア
ドレスの遷移に応じて信号＊ＰＣＨＧおよびＷＥＳＴを
提供する。回路３０は、ボンディングパッド３１、入力
バッファ３２、組合せ回路３３、ＮＡＮＤゲート３５、
インバータ３６、ＮＡＮＤゲート３７、インバータ３
８、インバータ３９、ＮＡＮＤゲート４０、ＮＯＲゲー
ト４１、およびインバータ４２を具備する。ボンディン
グパッド３１はアドレス０を入力バッファ３２に結合
し、該入力バッファ３２は“Ａ０”および“＊Ａ０”と
名付けられた信号を提供し、かつ組合せ回路３３に結合
する。組合わせ回路３３は“＊ＳＡＴＣ”と名付けられ
た信号をＮＡＮＤゲート４０に提供する。ＮＡＮＤゲー
ト３５は“＊ＷＥＩ”と名付けられた信号を受けるため
の第１の入力端子、“ＣＳＩ”と名付けられた信号を受
けるための第２の入力端子、および出力ターミナルを備
えている。インバータ３６はＮＡＮＤゲート３５の出力
端子に接続された入力端子、および出力端子を有する。
ＮＡＮＤゲート３７はインバータ３６の出力端子に接続
された第１の入力端子、第２の入力端子、および出力端
子を有する。インバータ３８はＮＡＮＤゲート３７の出
力端子に接続された入力端子、および出力端子を備えて
いる。インバータ３９はインバータ３８の出力端子に接
続された入力端子を有し、かつ＊ＰＣＨＧを提供する出
力端子を有する。ＮＡＮＤゲート４０は“＊ＳＡＴＬ”
と名付けられた信号を受けるための第１の入力端子、＊
ＳＡＴＣを受けるための第２の入力端子、“＊ＳＡＴ
Ｒ”と名付けられた信号を受けるための第３の入力端
子、およびＮＡＮＤゲート３７の第２の入力に接続され
かつ“ＡＴＤ”と名付けられた信号を提供する出力端子
を備えている。ＮＯＲゲート４１はＮＡＮＤゲート３５
の出力端子に接続された第１の入力端子、ＮＡＮＤゲー
ト４０の出力端子に接続された第２の入力端子、そして
出力端子を有している。インバータ４２はＮＯＲゲート
４１の出力端子に接続された入力端子、およびＷＥＳＴ
を提供する出力端子を有する。
【００１５】動作においては、回路３０はアドレスの変
化に応答して図１の出力バッファ１８に信号＊ＰＣＨＧ
およびＷＥＳＴを提供する。アドレス０のみが回路３０
に示されており、かつ他のものは省略されているがそれ
にも係わらず存在することに注意を要する。入力バッフ
ァ３２は２つの機能を達成する。第１に、それはローお
よびコラムデコードのために真のおよび相補信号を提供
する。第２に、それはアドレス０における遷移を示すた
めに組合せ回路３３に信号を提供する。組合せ回路３３
は、各々対応するアドレス信号の遷移に応じて提供され
る、複数の同様のアドレス遷移検出信号を受け、かつそ
れらを論理的に結合して信号＊ＳＡＴＣとし、該信号＊
ＳＡＴＣは複数のアドレス信号の内のいずれかが変化し
たことを示す。組合せ回路３３と同様に、他の組合せ回
路もアドレス遷移検出信号を組合わせて信号＊ＳＡＴＬ
および＊ＳＡＴＲを提供し、それによりいずれかのアド
レスが変化してメモリへの新しいアドレスの提供を示す
時、＊ＳＡＴＣ、＊ＳＡＴＬ、および＊ＳＡＴＲの内の
１つが肯定されるであろう。＊ＷＥの論理ローから論理
ハイへの変化、あるいは＊ＣＳの論理ハイから論理ロー
への変化もまた＊ＳＡＴＬを肯定させる。
化に応答して図１の出力バッファ１８に信号＊ＰＣＨＧ
およびＷＥＳＴを提供する。アドレス０のみが回路３０
に示されており、かつ他のものは省略されているがそれ
にも係わらず存在することに注意を要する。入力バッフ
ァ３２は２つの機能を達成する。第１に、それはローお
よびコラムデコードのために真のおよび相補信号を提供
する。第２に、それはアドレス０における遷移を示すた
めに組合せ回路３３に信号を提供する。組合せ回路３３
は、各々対応するアドレス信号の遷移に応じて提供され
る、複数の同様のアドレス遷移検出信号を受け、かつそ
れらを論理的に結合して信号＊ＳＡＴＣとし、該信号＊
ＳＡＴＣは複数のアドレス信号の内のいずれかが変化し
たことを示す。組合せ回路３３と同様に、他の組合せ回
路もアドレス遷移検出信号を組合わせて信号＊ＳＡＴＬ
および＊ＳＡＴＲを提供し、それによりいずれかのアド
レスが変化してメモリへの新しいアドレスの提供を示す
時、＊ＳＡＴＣ、＊ＳＡＴＬ、および＊ＳＡＴＲの内の
１つが肯定されるであろう。＊ＷＥの論理ローから論理
ハイへの変化、あるいは＊ＣＳの論理ハイから論理ロー
への変化もまた＊ＳＡＴＬを肯定させる。
【００１６】ＮＡＮＤゲート４０はこれらの信号を組合
わせかつＮＡＮＤゲート４０の出力端子は論理ハイとな
ってそのようなアドレス遷移を示す。信号＊ＷＥＩおよ
びＣＳＩは信号＊ＷＥおよび＊ＣＳからバッファされ、
ＣＳＩおよび＊ＷＥＩは共に論理ハイ状態となって読み
取りアクセスを示す。ＮＡＮＤゲート３５の出力は論理
ローであり読み出しサイクルを示す。次に、読み出しサ
イクルが進行しておりかつアドレス遷移が検出された
時、＊ＰＣＨＧおよびＷＥＳＴが肯定されることが分か
る。＊ＰＣＨＧおよびＷＥＳＴを発生する上で、これら
の信号のタイミングが後に明らかになるように維持され
ている限り他の組合わせの論理ゲートも回路３０の機能
を実施できることが明らかであろう。
わせかつＮＡＮＤゲート４０の出力端子は論理ハイとな
ってそのようなアドレス遷移を示す。信号＊ＷＥＩおよ
びＣＳＩは信号＊ＷＥおよび＊ＣＳからバッファされ、
ＣＳＩおよび＊ＷＥＩは共に論理ハイ状態となって読み
取りアクセスを示す。ＮＡＮＤゲート３５の出力は論理
ローであり読み出しサイクルを示す。次に、読み出しサ
イクルが進行しておりかつアドレス遷移が検出された
時、＊ＰＣＨＧおよびＷＥＳＴが肯定されることが分か
る。＊ＰＣＨＧおよびＷＥＳＴを発生する上で、これら
の信号のタイミングが後に明らかになるように維持され
ている限り他の組合わせの論理ゲートも回路３０の機能
を実施できることが明らかであろう。
【００１７】図３は、図１のメモリに使用されている出
力バッファ１８を示す。出力バッファ１８は、選択部５
２、プリチャージ部５４、そして出力段５６を備えてい
る。図２にはまた図１と同様に番号が付された、ボンデ
ィングパッド２０が示されている。選択部５２は、Ｎチ
ャネルトランジスタ６０、Ｐチャネルトランジスタ６
１、Ｐチャネルトランジスタ６２、Ｎチャネルトランジ
スタ６３、Ｐチャネルトランジスタ６４、Ｐチャネルト
ランジスタ６５、Ｎチャネルトランジスタ６６、Ｎチャ
ネルトランジスタ７０、Ｐチャネルトランジスタ７１、
Ｐチャネルトランジスタ７２、Ｎチャネルトランジスタ
７３、Ｐチャネルトランジスタ７４、Ｐチャネルトラン
ジスタ７５、Ｎチャネルトランジスタ７６、Ｎチャネル
トランジスタ７７、およびＮチャネルトランジスタ７８
を具備する。プリチャージ部５４は、Ｐチャネルトラン
ジスタ８１、Ｎチャネルトランジスタ８２、Ｎチャネル
トランジスタ８３、Ｎチャネルトランジスタ８４、抵抗
８５、抵抗８６、Ｐチャネルトランジスタ８７、Ｐチャ
ネルトランジスタ８８、Ｐチャネルトランジスタ９１、
Ｎチャネルトランジスタ９２、Ｎチャネルトランジスタ
９３、Ｎチャネルトランジスタ９４、抵抗９５、抵抗９
６、Ｐチャネルトランジスタ９７、Ｐチャネルトランジ
スタ９８、ＮＡＮＤゲート１００、ＮＯＲゲート１０
１、ＮＡＮＤゲート１０２、インバータ１０３、ＮＡＮ
Ｄゲート１０４、そしてインバータ１０５、および抵抗
１０６、を具備する。出力段５６は、Ｎチャネルトラン
ジスタ１１０、Ｐチャネルトランジスタ１１１、インバ
ータ１１２、およびＮチャネルトランジスタ１１３を具
備する。
力バッファ１８を示す。出力バッファ１８は、選択部５
２、プリチャージ部５４、そして出力段５６を備えてい
る。図２にはまた図１と同様に番号が付された、ボンデ
ィングパッド２０が示されている。選択部５２は、Ｎチ
ャネルトランジスタ６０、Ｐチャネルトランジスタ６
１、Ｐチャネルトランジスタ６２、Ｎチャネルトランジ
スタ６３、Ｐチャネルトランジスタ６４、Ｐチャネルト
ランジスタ６５、Ｎチャネルトランジスタ６６、Ｎチャ
ネルトランジスタ７０、Ｐチャネルトランジスタ７１、
Ｐチャネルトランジスタ７２、Ｎチャネルトランジスタ
７３、Ｐチャネルトランジスタ７４、Ｐチャネルトラン
ジスタ７５、Ｎチャネルトランジスタ７６、Ｎチャネル
トランジスタ７７、およびＮチャネルトランジスタ７８
を具備する。プリチャージ部５４は、Ｐチャネルトラン
ジスタ８１、Ｎチャネルトランジスタ８２、Ｎチャネル
トランジスタ８３、Ｎチャネルトランジスタ８４、抵抗
８５、抵抗８６、Ｐチャネルトランジスタ８７、Ｐチャ
ネルトランジスタ８８、Ｐチャネルトランジスタ９１、
Ｎチャネルトランジスタ９２、Ｎチャネルトランジスタ
９３、Ｎチャネルトランジスタ９４、抵抗９５、抵抗９
６、Ｐチャネルトランジスタ９７、Ｐチャネルトランジ
スタ９８、ＮＡＮＤゲート１００、ＮＯＲゲート１０
１、ＮＡＮＤゲート１０２、インバータ１０３、ＮＡＮ
Ｄゲート１０４、そしてインバータ１０５、および抵抗
１０６、を具備する。出力段５６は、Ｎチャネルトラン
ジスタ１１０、Ｐチャネルトランジスタ１１１、インバ
ータ１１２、およびＮチャネルトランジスタ１１３を具
備する。
【００１８】選択部５２において、トラジスタ６０はＤ
ＡＴＡに接続された第１の電流電極、ＷＥＳＴを受ける
ための制御電極、および“ＶSSOUT ”と名付けられた電
源供給電圧端子に接続された第２の電流電極を有する。
ＶSSOUT は負の電源電圧端子でありかつほぼ０ボルトで
ある。トランジスタ６１は“ＶDDINT ”と名付けられた
電源供給電圧端子に接続された第１の電流電極、ＤＡＴ
Ａに接続された制御電極、そして第２の電流電極を有す
る。ＶDDINT は正の電源供給電圧端子でありかつほぼ５
ボルトである。トランジスタ６２はＶDDINT に接続され
た第１の電流電極、“ＯＥＦ”と名付けられた信号を受
けるための制御電極、そしてトランジスタ６１の第２の
電流電極に接続された第２の電流電極を有する。トラン
ジスタ６３はトランジスタ６１の第２の電流電極に接続
された第１の電流電極、ＤＡＴＡを受けるための制御電
極、および第２の電流電極を有する。トランジスタ６４
はＶDDINT に接続された第１の電流電極、ＤＡＴＡを受
けるための制御電極、および第２の電流電極を有する。
トランジスタ６５はＶDDINT に接続された第１の電流電
極、“ＯＥＳ”と名付けられた信号を受けるための制御
電極、およびトランジスタ６４の第２の電流電極に接続
された第２の電流電極を有する。トランジスタ６６はト
ランジスタ６４の第２の電流電極に接続された第１の電
流電極、ＤＡＴＡを受けるための制御電極、および第２
の電流電極を有する。
ＡＴＡに接続された第１の電流電極、ＷＥＳＴを受ける
ための制御電極、および“ＶSSOUT ”と名付けられた電
源供給電圧端子に接続された第２の電流電極を有する。
ＶSSOUT は負の電源電圧端子でありかつほぼ０ボルトで
ある。トランジスタ６１は“ＶDDINT ”と名付けられた
電源供給電圧端子に接続された第１の電流電極、ＤＡＴ
Ａに接続された制御電極、そして第２の電流電極を有す
る。ＶDDINT は正の電源供給電圧端子でありかつほぼ５
ボルトである。トランジスタ６２はＶDDINT に接続され
た第１の電流電極、“ＯＥＦ”と名付けられた信号を受
けるための制御電極、そしてトランジスタ６１の第２の
電流電極に接続された第２の電流電極を有する。トラン
ジスタ６３はトランジスタ６１の第２の電流電極に接続
された第１の電流電極、ＤＡＴＡを受けるための制御電
極、および第２の電流電極を有する。トランジスタ６４
はＶDDINT に接続された第１の電流電極、ＤＡＴＡを受
けるための制御電極、および第２の電流電極を有する。
トランジスタ６５はＶDDINT に接続された第１の電流電
極、“ＯＥＳ”と名付けられた信号を受けるための制御
電極、およびトランジスタ６４の第２の電流電極に接続
された第２の電流電極を有する。トランジスタ６６はト
ランジスタ６４の第２の電流電極に接続された第１の電
流電極、ＤＡＴＡを受けるための制御電極、および第２
の電流電極を有する。
【００１９】トランジスタ７０は＊ＤＡＴＡに接続され
た第１の電流電極、ＷＥＳＴを受けるための制御電極、
そしてＶSSOUT に接続された第２の電流電極を有する。
トランジスタ７１はＶDDINT に接続された第１の電流電
極、＊ＤＡＴＡに接続された制御電極、そして第２の電
流電極を有する。トランジスタ７２はＶDDINT に接続さ
れた第１の電流電極、ＯＥＦを受けるための制御電極、
そしてトランジスタ７１の第２の電流電極に接続された
第２の電流電極を有する。トランジスタ７３はトランジ
スタ７１の第２の電流電極に接続された第１の電流電
極、＊ＤＡＴＡを受けるための制御電極、そして第２の
電流電極を有する。トランジスタ７４はＶDDINT に接続
された第１の電流電極、＊ＤＡＴＡを受けるための制御
電極、そして第２の電流電極を有する。トランジスタ７
５はＶDDINT に接続された第１の電流電極、ＯＥＳを受
けるための制御電極、そしてトランジスタ７４の第２の
電流電極に接続された第２の電流電極を有する。トラン
ジスタ７６はトランジスタ７４の第２の電流電極に接続
された第１の電流電極、＊ＤＡＴＡを受けるための制御
電極、そして第２の電流電極を有する。
た第１の電流電極、ＷＥＳＴを受けるための制御電極、
そしてＶSSOUT に接続された第２の電流電極を有する。
トランジスタ７１はＶDDINT に接続された第１の電流電
極、＊ＤＡＴＡに接続された制御電極、そして第２の電
流電極を有する。トランジスタ７２はＶDDINT に接続さ
れた第１の電流電極、ＯＥＦを受けるための制御電極、
そしてトランジスタ７１の第２の電流電極に接続された
第２の電流電極を有する。トランジスタ７３はトランジ
スタ７１の第２の電流電極に接続された第１の電流電
極、＊ＤＡＴＡを受けるための制御電極、そして第２の
電流電極を有する。トランジスタ７４はＶDDINT に接続
された第１の電流電極、＊ＤＡＴＡを受けるための制御
電極、そして第２の電流電極を有する。トランジスタ７
５はＶDDINT に接続された第１の電流電極、ＯＥＳを受
けるための制御電極、そしてトランジスタ７４の第２の
電流電極に接続された第２の電流電極を有する。トラン
ジスタ７６はトランジスタ７４の第２の電流電極に接続
された第１の電流電極、＊ＤＡＴＡを受けるための制御
電極、そして第２の電流電極を有する。
【００２０】トランジスタ７７はトランジスタ６６の第
２の電流電極におよびトランジスタ７６の第２の電流電
極に接続された第１の電流電極、ＯＥＳを受けるための
制御電極、そしてＶSSOUT に接続された第２の電流電極
を有する。トランジスタ７８はトランジスタ６３の第２
の電流電極にかつトランジスタ７３の第２の電流電極に
接続された第１の電流電極、ＯＥＦを受けるための制御
電極、そしてＶSSOUT に接続された第２の電流電極を有
する。
２の電流電極におよびトランジスタ７６の第２の電流電
極に接続された第１の電流電極、ＯＥＳを受けるための
制御電極、そしてＶSSOUT に接続された第２の電流電極
を有する。トランジスタ７８はトランジスタ６３の第２
の電流電極にかつトランジスタ７３の第２の電流電極に
接続された第１の電流電極、ＯＥＦを受けるための制御
電極、そしてＶSSOUT に接続された第２の電流電極を有
する。
【００２１】プリチャージ部５４においては、トランジ
スタ８１はＶDDINT に接続された第１の電流電極、トラ
ンジスタ６４の第２の電流電極に接続された制御電極、
そして“Ｎ４０５”と名付けられたノードに接続された
第２の電流電極を有する。トランジスタ８２はトランジ
スタ８１の第２の電流電極に接続された第１の電流電
極、トランジスタ６４の第２の電流電極に接続された制
御電極、そして第２の電流電極を有する。トランジスタ
８３はトランジスタ８２の第２の電流電極に接続された
第１の電流電極、トランジスタ６１の第２の電流電極に
接続された制御電極、そして第２の電流電極を有する。
トランジスタ８４はトランジスタ８３の第２の電流電極
に接続された第１の電流電極、＊ＰＣＨＧＵと名付けら
れた信号を受けるための制御電極、そして第２の電流電
極を有する。抵抗８５はトランジスタ８４の第２の電流
電極に接続された第１の端子、そしてＶSSOUT に接続さ
れた第２の端子を有する。抵抗８６はＶDDINT に接続さ
れた第１の端子、および第２の端子を有する。トランジ
スタ８７は抵抗８６の第２の端子に接続された第１の電
流電極、トランジスタ６１の第２の電流電極に接続され
た制御電極、そしてノードＮ４０５に接続された第２の
電流電極を有する。トランジスタ８８は抵抗８６の第２
の端子に接続された第１の電流電極、＊ＰＣＨＧＵを受
けるための制御電極、そしてノードＮ４０５に接続され
た第２の電流電極を有する。
スタ８１はＶDDINT に接続された第１の電流電極、トラ
ンジスタ６４の第２の電流電極に接続された制御電極、
そして“Ｎ４０５”と名付けられたノードに接続された
第２の電流電極を有する。トランジスタ８２はトランジ
スタ８１の第２の電流電極に接続された第１の電流電
極、トランジスタ６４の第２の電流電極に接続された制
御電極、そして第２の電流電極を有する。トランジスタ
８３はトランジスタ８２の第２の電流電極に接続された
第１の電流電極、トランジスタ６１の第２の電流電極に
接続された制御電極、そして第２の電流電極を有する。
トランジスタ８４はトランジスタ８３の第２の電流電極
に接続された第１の電流電極、＊ＰＣＨＧＵと名付けら
れた信号を受けるための制御電極、そして第２の電流電
極を有する。抵抗８５はトランジスタ８４の第２の電流
電極に接続された第１の端子、そしてＶSSOUT に接続さ
れた第２の端子を有する。抵抗８６はＶDDINT に接続さ
れた第１の端子、および第２の端子を有する。トランジ
スタ８７は抵抗８６の第２の端子に接続された第１の電
流電極、トランジスタ６１の第２の電流電極に接続され
た制御電極、そしてノードＮ４０５に接続された第２の
電流電極を有する。トランジスタ８８は抵抗８６の第２
の端子に接続された第１の電流電極、＊ＰＣＨＧＵを受
けるための制御電極、そしてノードＮ４０５に接続され
た第２の電流電極を有する。
【００２２】トランジスタ９１はＶDDINT に接続された
第１の電流電極、トランジスタ７４の第２の電流電極に
接続された制御電極、そして“Ｎ４０６”と名付けられ
たノードに接続された第２の電流電極を有する。トラン
ジスタ９２はトランジスタ９１の第２の電流電極に接続
された第１の電流電極、トランジスタ７４の第２の電流
電極に接続された制御電極、そして第２の電流電極を有
する。トランジスタ９３はトランジスタ９２の第２の電
流電極に接続された第１の電流電極、トランジスタ７１
の第２の電流電極に接続された制御電極、そして第２の
電流電極を有する。トランジスタ９４はトランジスタ９
３の第２の電流電極に接続された第１の電流電極、＊Ｐ
ＣＨＧＬと名付けられた信号を受けるための制御電極、
そして第２の電流電極を有する。抵抗９５はトランジス
タ９４の第２の電流電極に接続された第１の端子、そし
てＶSSOUT に接続された第２の端子を有する。抵抗９６
はＶDDINT に接続された第１の端子、そして第２の端子
を有する。トランジスタ９７は抵抗９６の第２の端子に
接続された第１の電流電極、トランジスタ７１の第２の
電流電極に接続された制御電極、そしてノードＮ４０６
に接続された第２の電流電極を有する。トランジスタ９
８は抵抗９６の第２の端子に接続された第１の電流電
極、＊ＰＣＨＧＬを受けるための制御電極、そしてノー
ドＮ４０６に接続された第２の電流電極を有する。
第１の電流電極、トランジスタ７４の第２の電流電極に
接続された制御電極、そして“Ｎ４０６”と名付けられ
たノードに接続された第２の電流電極を有する。トラン
ジスタ９２はトランジスタ９１の第２の電流電極に接続
された第１の電流電極、トランジスタ７４の第２の電流
電極に接続された制御電極、そして第２の電流電極を有
する。トランジスタ９３はトランジスタ９２の第２の電
流電極に接続された第１の電流電極、トランジスタ７１
の第２の電流電極に接続された制御電極、そして第２の
電流電極を有する。トランジスタ９４はトランジスタ９
３の第２の電流電極に接続された第１の電流電極、＊Ｐ
ＣＨＧＬと名付けられた信号を受けるための制御電極、
そして第２の電流電極を有する。抵抗９５はトランジス
タ９４の第２の電流電極に接続された第１の端子、そし
てＶSSOUT に接続された第２の端子を有する。抵抗９６
はＶDDINT に接続された第１の端子、そして第２の端子
を有する。トランジスタ９７は抵抗９６の第２の端子に
接続された第１の電流電極、トランジスタ７１の第２の
電流電極に接続された制御電極、そしてノードＮ４０６
に接続された第２の電流電極を有する。トランジスタ９
８は抵抗９６の第２の端子に接続された第１の電流電
極、＊ＰＣＨＧＬを受けるための制御電極、そしてノー
ドＮ４０６に接続された第２の電流電極を有する。
【００２３】ＮＡＮＤゲート１００は第１の入力端子、
ＯＥＦを受けるための第２の入力端子、そして＊ＰＣＨ
ＧＵを提供するための出力端子を有する。ＮＯＲゲート
１０１は第１の入力端子、＊ＰＣＨＧを受けるための第
２の入力端子、そしてＮＡＮＤゲート１００の第１の入
力端子に接続された出力端子を有する。ＮＡＮＤゲート
１０２はＯＥＦを受けるための第１の入力端子、第２の
入力端子、そして＊ＰＣＨＧＬを提供するための出力端
子を有する。インバータ１０３は入力端子、およびＮＡ
ＮＤゲート１０２の第２の入力端子に接続された出力端
子を有する。ＮＡＮＤゲート１０４は第１の入力端子、
第２の入力端子、およびＮＡＮＤゲート１０２の入力端
子に接続された出力端子を有する。インバータ１０５は
＊ＰＣＨＧを受けるための入力端子、そしてＮＡＮＤゲ
ート１０４の第２の入力端子に接続された出力端子を有
する。抵抗１０６は“ＤＰＡＤ”と名付けられたノード
におけるボンディングパッド２０に接続された第１の入
力端子、そしてＮＯＲゲート１０１の第１の入力端子お
よびＮＡＮＤゲート１０４の第１の入力端子に接続され
た第２の端子を有する。
ＯＥＦを受けるための第２の入力端子、そして＊ＰＣＨ
ＧＵを提供するための出力端子を有する。ＮＯＲゲート
１０１は第１の入力端子、＊ＰＣＨＧを受けるための第
２の入力端子、そしてＮＡＮＤゲート１００の第１の入
力端子に接続された出力端子を有する。ＮＡＮＤゲート
１０２はＯＥＦを受けるための第１の入力端子、第２の
入力端子、そして＊ＰＣＨＧＬを提供するための出力端
子を有する。インバータ１０３は入力端子、およびＮＡ
ＮＤゲート１０２の第２の入力端子に接続された出力端
子を有する。ＮＡＮＤゲート１０４は第１の入力端子、
第２の入力端子、およびＮＡＮＤゲート１０２の入力端
子に接続された出力端子を有する。インバータ１０５は
＊ＰＣＨＧを受けるための入力端子、そしてＮＡＮＤゲ
ート１０４の第２の入力端子に接続された出力端子を有
する。抵抗１０６は“ＤＰＡＤ”と名付けられたノード
におけるボンディングパッド２０に接続された第１の入
力端子、そしてＮＯＲゲート１０１の第１の入力端子お
よびＮＡＮＤゲート１０４の第１の入力端子に接続され
た第２の端子を有する。
【００２４】出力段５６において、トランジスタ１１０
は“ＶDDOUT ”と名付けられた電源供給電圧端子に接続
された第１の電流電極、ノードＮ４０５に接続された制
御電極、およびノードＤＰＡＤに接続された第２の電流
電極を有する。ＶDDOUT は正の電源供給電圧端子であり
かつおよそ５ボルトである。トランジスタ１１１はＶ
DDOUT に接続された第１の電流電極、制御電極、そして
ノードＤＰＡＤに接続された第２の電流電極を有する。
インバータ１１２はノードＮ４０５に接続された入力端
子、そしてトランジスタ１１１の制御電極に接続された
出力端子を有する。トランジスタ１１３はノードＤＰＡ
Ｄに接続された第１の電流電極、ノードＮ４０６に接続
された制御電極、そしてＶSSOUT に接続された第２の電
流電極を有する。
は“ＶDDOUT ”と名付けられた電源供給電圧端子に接続
された第１の電流電極、ノードＮ４０５に接続された制
御電極、およびノードＤＰＡＤに接続された第２の電流
電極を有する。ＶDDOUT は正の電源供給電圧端子であり
かつおよそ５ボルトである。トランジスタ１１１はＶ
DDOUT に接続された第１の電流電極、制御電極、そして
ノードＤＰＡＤに接続された第２の電流電極を有する。
インバータ１１２はノードＮ４０５に接続された入力端
子、そしてトランジスタ１１１の制御電極に接続された
出力端子を有する。トランジスタ１１３はノードＤＰＡ
Ｄに接続された第１の電流電極、ノードＮ４０６に接続
された制御電極、そしてＶSSOUT に接続された第２の電
流電極を有する。
【００２５】出力バッファ１８の動作を理解するため
に、まず最初に２つの正の電源電圧端子、ＶDDINT およ
びＶDDOUT 、が提供されていることに注意を要する。Ｖ
DDINT は内部回路に使用される電源電圧端子でありかつ
電源供給電圧端子が出力バッファに接続されることに伴
う過剰電流トランジェントから内部回路を保護するため
に出力バッファのためには使用されていない。これに対
し、ＶDDOUT は出力バッファに接続された電源供給電圧
端子である。
に、まず最初に２つの正の電源電圧端子、ＶDDINT およ
びＶDDOUT 、が提供されていることに注意を要する。Ｖ
DDINT は内部回路に使用される電源電圧端子でありかつ
電源供給電圧端子が出力バッファに接続されることに伴
う過剰電流トランジェントから内部回路を保護するため
に出力バッファのためには使用されていない。これに対
し、ＶDDOUT は出力バッファに接続された電源供給電圧
端子である。
【００２６】出力バッファ１８は３つの段、即ち選択部
５２、プリチャージ部５４、および出力段５６を有す
る。まず最初に、出力バッファ１８はＷＥＳＴが肯定の
場合にはディスエーブルされる。ＷＥＳＴが肯定されて
いる時、トランジスタ６１，６３，６４，６６，７１，
７３，７４，および７６の制御電極はＶSSOUT に接続さ
れかつＤＰＡＤは高インピーダンス状態におかれる。Ｏ
ＥＦは出力バッファ１８をプルアップトランジスタ６２
および７２を非導通にしかつプルダウントランジスタ７
８を導通にすることによりイネーブルする。ＯＥＳはト
ランジスタ６５および７５を非導通にしかつトランジス
タ７７を導通にすることにより出力バッファ１８をイネ
ーブルする。ＯＥＦは＊ＯＥがメモリ１０に対して肯定
された後に提供されるバッファされたアクティブハイ信
号である。ＯＥＳは＊ＯＥの後に提供されかつＯＥＦか
ら遅延されたバッファされたアクティブハイ信号であ
る。ＤＡＴＡおよび＊ＤＡＴＡが２つの信号の間に展開
される差分電圧により有効になった時、トランジスタ６
４および７４の第２の電流電極はそれぞれ信号ＤＡＴＡ
および＊ＤＡＴＡを反転する。プリチャージ部５４にお
ける回路はまたトランジスタ６１および７１の第２の電
流電極によりイネーブルされる。
５２、プリチャージ部５４、および出力段５６を有す
る。まず最初に、出力バッファ１８はＷＥＳＴが肯定の
場合にはディスエーブルされる。ＷＥＳＴが肯定されて
いる時、トランジスタ６１，６３，６４，６６，７１，
７３，７４，および７６の制御電極はＶSSOUT に接続さ
れかつＤＰＡＤは高インピーダンス状態におかれる。Ｏ
ＥＦは出力バッファ１８をプルアップトランジスタ６２
および７２を非導通にしかつプルダウントランジスタ７
８を導通にすることによりイネーブルする。ＯＥＳはト
ランジスタ６５および７５を非導通にしかつトランジス
タ７７を導通にすることにより出力バッファ１８をイネ
ーブルする。ＯＥＦは＊ＯＥがメモリ１０に対して肯定
された後に提供されるバッファされたアクティブハイ信
号である。ＯＥＳは＊ＯＥの後に提供されかつＯＥＦか
ら遅延されたバッファされたアクティブハイ信号であ
る。ＤＡＴＡおよび＊ＤＡＴＡが２つの信号の間に展開
される差分電圧により有効になった時、トランジスタ６
４および７４の第２の電流電極はそれぞれ信号ＤＡＴＡ
および＊ＤＡＴＡを反転する。プリチャージ部５４にお
ける回路はまたトランジスタ６１および７１の第２の電
流電極によりイネーブルされる。
【００２７】プリチャージ部５４は２つの機能を果た
す。第１にＤＡＴＡおよび＊ＤＡＴＡが有効になる前
に、＊ＰＣＨＧＵまたは＊ＰＣＨＧＬのいずれかが、も
しＤＰＡＤにおける検知された電圧が特定の範囲内にな
ければ、ＤＰＡＤにおける電圧が該特定の範囲内にある
ことを保証するために提供される。メモリ１０がアクセ
スされる時、アクセスサイクルの始めにおけるＤＰＡＤ
の電圧は先のサイクルの間にＤＰＡＤに与えられた電圧
によって決定される。先のサイクルの間に、メモリ１０
またはメモリ１０と同じデータバスを共有する他の装置
はＤＰＡＤの電圧を論理ハイまたは論理ローのいずれか
にドライブしているであろう。出力バッファ１８が先の
サイクルの間に提供されたものとは反対の論理状態のＤ
ＰＡＤの電圧を提供しなければならない場合に最悪の状
態が生ずる。
す。第１にＤＡＴＡおよび＊ＤＡＴＡが有効になる前
に、＊ＰＣＨＧＵまたは＊ＰＣＨＧＬのいずれかが、も
しＤＰＡＤにおける検知された電圧が特定の範囲内にな
ければ、ＤＰＡＤにおける電圧が該特定の範囲内にある
ことを保証するために提供される。メモリ１０がアクセ
スされる時、アクセスサイクルの始めにおけるＤＰＡＤ
の電圧は先のサイクルの間にＤＰＡＤに与えられた電圧
によって決定される。先のサイクルの間に、メモリ１０
またはメモリ１０と同じデータバスを共有する他の装置
はＤＰＡＤの電圧を論理ハイまたは論理ローのいずれか
にドライブしているであろう。出力バッファ１８が先の
サイクルの間に提供されたものとは反対の論理状態のＤ
ＰＡＤの電圧を提供しなければならない場合に最悪の状
態が生ずる。
【００２８】第２に、プリチャージ部５４は、出力段５
６へのプリドライバとして反転およびレベルブースト機
能を提供する。プリチャージ部５４は出力段５６のスイ
ッチングノイズがプリチャージ部５４に反映されること
を防止するために内部電源ＶDDINT を使用することに注
意を要する。プリチャージ部５４は、これもまたｄｉ／
ｄｔを改善する、プリチャージ部５４の高速スイッチン
グを防止するために電源電圧端子と直列になっている抵
抗８５，８６，９５，および９６を使用する。
６へのプリドライバとして反転およびレベルブースト機
能を提供する。プリチャージ部５４は出力段５６のスイ
ッチングノイズがプリチャージ部５４に反映されること
を防止するために内部電源ＶDDINT を使用することに注
意を要する。プリチャージ部５４は、これもまたｄｉ／
ｄｔを改善する、プリチャージ部５４の高速スイッチン
グを防止するために電源電圧端子と直列になっている抵
抗８５，８６，９５，および９６を使用する。
【００２９】＊ＰＣＨＧＵまたは＊ＰＣＨＧＬのいずれ
かがもしＤＰＡＤにおける検知された電圧がプリチャー
ジ期間の間に特定の範囲内になければ肯定される。該特
定の範囲はほぼ最大の論理ローの電圧から最小の論理ハ
イの電圧でありた、かつ好ましい実施例においてはほぼ
１ボルトから２ボルトである。プリチャージ期間は読み
取りサイクルのスタートの後に＊ＰＣＨＧが肯定された
時に生ずる。プリチャージ期間が終了した時、ＷＥＳＴ
および＊ＰＣＨＧが否定され、ＤＡＴＡおよび＊ＤＡＴ
Ａの間に差分電圧が展開され、かつデータ期間が始ま
る。ＤＰＡＤの電圧はプリチャージ期間中連続的に検知
されているから、もし＊ＰＣＨＧＵまたは＊ＰＣＨＧＬ
のいずれかの活動がＤＰＡＤの電圧を前記特定の範囲内
にすれば、それ以上のプリチャージは停止されるであろ
う。信号ＯＥＦはＮＡＮＤゲート１００および１０２の
双方の入力端子に論理ハイを提供することにより＊ＰＣ
ＨＧＵまたは＊ＰＣＨＧＬの発生をイネーブルし、これ
はＮＡＮＤゲート１００および１０２の出力を他のそれ
ぞれの入力端子の電圧によって決定することを許容す
る。
かがもしＤＰＡＤにおける検知された電圧がプリチャー
ジ期間の間に特定の範囲内になければ肯定される。該特
定の範囲はほぼ最大の論理ローの電圧から最小の論理ハ
イの電圧でありた、かつ好ましい実施例においてはほぼ
１ボルトから２ボルトである。プリチャージ期間は読み
取りサイクルのスタートの後に＊ＰＣＨＧが肯定された
時に生ずる。プリチャージ期間が終了した時、ＷＥＳＴ
および＊ＰＣＨＧが否定され、ＤＡＴＡおよび＊ＤＡＴ
Ａの間に差分電圧が展開され、かつデータ期間が始ま
る。ＤＰＡＤの電圧はプリチャージ期間中連続的に検知
されているから、もし＊ＰＣＨＧＵまたは＊ＰＣＨＧＬ
のいずれかの活動がＤＰＡＤの電圧を前記特定の範囲内
にすれば、それ以上のプリチャージは停止されるであろ
う。信号ＯＥＦはＮＡＮＤゲート１００および１０２の
双方の入力端子に論理ハイを提供することにより＊ＰＣ
ＨＧＵまたは＊ＰＣＨＧＬの発生をイネーブルし、これ
はＮＡＮＤゲート１００および１０２の出力を他のそれ
ぞれの入力端子の電圧によって決定することを許容す
る。
【００３０】プリチャージ期間中におけるＤＰＡＤの検
知された電圧がほぼ２ボルトのしきい値より大きければ
＊ＰＣＨＧＬが論理ローとして肯定される。トランジス
タ９８の制御電極における論理ローはトランジスタ９８
を導通にし、これはトランジスタ１１３の制御電極に論
理ハイを提供する。トランジスタ１１３が導通にされ、
ＤＰＡＤをＶSSOUT に抵抗的に結合する。ＤＰＡＤにお
ける電圧が低下する速度はボンディングパッド２０にお
ける容量の値に依存する。しかしながら、ＤＰＡＤの電
圧が十分に低くなると、ほぼ２ボルトより低下すると、
＊ＰＣＨＧＬが否定され、かつトランジスタ９８および
１１３が非導通になる。ＤＰＡＤの電圧が２ボルトに到
達するのとトランジスタ１１３が非導通になる間には遅
延が存在するから、ＤＰＡＤの電圧はプリチャージが停
止する前に２ボルトより低く低下する。
知された電圧がほぼ２ボルトのしきい値より大きければ
＊ＰＣＨＧＬが論理ローとして肯定される。トランジス
タ９８の制御電極における論理ローはトランジスタ９８
を導通にし、これはトランジスタ１１３の制御電極に論
理ハイを提供する。トランジスタ１１３が導通にされ、
ＤＰＡＤをＶSSOUT に抵抗的に結合する。ＤＰＡＤにお
ける電圧が低下する速度はボンディングパッド２０にお
ける容量の値に依存する。しかしながら、ＤＰＡＤの電
圧が十分に低くなると、ほぼ２ボルトより低下すると、
＊ＰＣＨＧＬが否定され、かつトランジスタ９８および
１１３が非導通になる。ＤＰＡＤの電圧が２ボルトに到
達するのとトランジスタ１１３が非導通になる間には遅
延が存在するから、ＤＰＡＤの電圧はプリチャージが停
止する前に２ボルトより低く低下する。
【００３１】プリチャージ期間の間のほぼ１ボルトのし
きい値より低いＤＰＡＤにおける検知された電圧は＊Ｐ
ＣＨＧＵを論理ローとして肯定させる。トランジスタ８
８の制御電極における論理ローはトランジスタ８８を導
通にし、これはトランジスタ１１０の制御電極に論理ハ
イを提供しかつトランジスタ１１１の制御電極に論理ロ
ーを提供する。トランジスタ１１０および１１１は導通
にされ、かつＤＰＡＤをＶDDOUT に抵抗的に結合する。
ＤＰＡＤの電圧が低下する速度はボンディングパッド２
０の容量の値に依存する。しかしながら、ＤＰＡＤの電
圧が十分高くなると、すなわちほぼ１ボルトより高くな
ると、＊ＰＣＨＧＵが否定され、かつトランジスタ８
８，１１０，および１１１が非導通になる。ＤＰＡＤの
電圧が１ボルトに到達するのとトランジスタ１１０およ
び１１１が非導通になる間には遅延があるから、ＤＰＡ
Ｄの電圧はプリチャージが停止する前に１ボルトより高
く上昇する。
きい値より低いＤＰＡＤにおける検知された電圧は＊Ｐ
ＣＨＧＵを論理ローとして肯定させる。トランジスタ８
８の制御電極における論理ローはトランジスタ８８を導
通にし、これはトランジスタ１１０の制御電極に論理ハ
イを提供しかつトランジスタ１１１の制御電極に論理ロ
ーを提供する。トランジスタ１１０および１１１は導通
にされ、かつＤＰＡＤをＶDDOUT に抵抗的に結合する。
ＤＰＡＤの電圧が低下する速度はボンディングパッド２
０の容量の値に依存する。しかしながら、ＤＰＡＤの電
圧が十分高くなると、すなわちほぼ１ボルトより高くな
ると、＊ＰＣＨＧＵが否定され、かつトランジスタ８
８，１１０，および１１１が非導通になる。ＤＰＡＤの
電圧が１ボルトに到達するのとトランジスタ１１０およ
び１１１が非導通になる間には遅延があるから、ＤＰＡ
Ｄの電圧はプリチャージが停止する前に１ボルトより高
く上昇する。
【００３２】従って、信号＊ＰＣＨＧＵおよび＊ＰＣＨ
ＧＬの内の１つのみが任意の与えられた時間に肯定され
得る。もし出力が特定の範囲内にあればいずれも肯定さ
れない。プルダウンドライバ、トランジスタ１１３、お
よびプルアップドライバ、トランジスタ１１０および１
１１、は従って便宜的に出力を特定の範囲内にもたらす
ために使用されるがプルアップおよびプルダウンドライ
バの双方を同時に導通的にはしない。高速スイッチング
の直前に出力を中間電圧にプリセットすることの利点が
出力に容量を付加することなくかつ基準電圧によって必
要とされる何らの定常状態電流ドレインもなく達成され
る。さらに、出力がセンスされるから、もし出力が常に
所望の電圧範囲にあれば出力に対しあるいは出力から何
らのプリチャージ電流も流れない。
ＧＬの内の１つのみが任意の与えられた時間に肯定され
得る。もし出力が特定の範囲内にあればいずれも肯定さ
れない。プルダウンドライバ、トランジスタ１１３、お
よびプルアップドライバ、トランジスタ１１０および１
１１、は従って便宜的に出力を特定の範囲内にもたらす
ために使用されるがプルアップおよびプルダウンドライ
バの双方を同時に導通的にはしない。高速スイッチング
の直前に出力を中間電圧にプリセットすることの利点が
出力に容量を付加することなくかつ基準電圧によって必
要とされる何らの定常状態電流ドレインもなく達成され
る。さらに、出力がセンスされるから、もし出力が常に
所望の電圧範囲にあれば出力に対しあるいは出力から何
らのプリチャージ電流も流れない。
【００３３】メモリの出力バッファは読み取りアクセス
の間にデータ出力信号が提供された時、内部電源電圧端
子および対応する外部電源電圧端子の間にＬｄｉ／ｄｔ
の電圧降下を生じさせる。もしＬｄｉ／ｄｔの電圧降下
が十分大きければ、回路の障害を生ずる結果になるであ
ろう。出力バッファ１８においては、プリチャージ期間
の終わりに、ＤＰＡＤの電圧が実質的に論理ロー電圧お
よび論理ハイ電圧の間にある。ＤＰＡＤの電圧をプリチ
ャージすることにより、出力バッファ１８は後続のデー
タ期間の間の電圧の変化およびｄｉ／ｄｔを低減する。
抵抗８６および９６の値はプリチャージ期間かつ従って
データ期間の間のＬｄｉ／ｄｔの降下の大きさに影響を
与え、かつ最悪の場合のｄｉ／ｄｔが最小化されるまで
調整されるべきである。速度とｄｉ／ｄｔの間のトレー
ドオフがあり、かつｄｉ／ｄｔはメモリの与えられた速
度に対して低減されるから、速度は最大の許容可能なｄ
ｉ／ｄｔに到達するまで改善できるであろう。
の間にデータ出力信号が提供された時、内部電源電圧端
子および対応する外部電源電圧端子の間にＬｄｉ／ｄｔ
の電圧降下を生じさせる。もしＬｄｉ／ｄｔの電圧降下
が十分大きければ、回路の障害を生ずる結果になるであ
ろう。出力バッファ１８においては、プリチャージ期間
の終わりに、ＤＰＡＤの電圧が実質的に論理ロー電圧お
よび論理ハイ電圧の間にある。ＤＰＡＤの電圧をプリチ
ャージすることにより、出力バッファ１８は後続のデー
タ期間の間の電圧の変化およびｄｉ／ｄｔを低減する。
抵抗８６および９６の値はプリチャージ期間かつ従って
データ期間の間のＬｄｉ／ｄｔの降下の大きさに影響を
与え、かつ最悪の場合のｄｉ／ｄｔが最小化されるまで
調整されるべきである。速度とｄｉ／ｄｔの間のトレー
ドオフがあり、かつｄｉ／ｄｔはメモリの与えられた速
度に対して低減されるから、速度は最大の許容可能なｄ
ｉ／ｄｔに到達するまで改善できるであろう。
【００３４】出力段５６はプリチャージ部５４からノー
ドＮ４０５およびＮ４０６に信号を受けかつこれに応じ
てＤＰＡＤに電圧を与える。ＤＡＴＡが有効である時
は、電圧レベルは増大するが、ノードＮ４０５はＤＡＴ
Ａと同じ論理状態にある。ＤＡＴＡの電圧が＊ＤＡＴＡ
に関して正である場合には、論理ハイの電圧がトランジ
スタ１１０の制御電極に与えられ、かつ論理ローの電圧
がトランジスタ１１１の制御電極に与えられ、トランジ
スタ１１０およびトランジスタ１１１の双方を導通にし
かつＤＰＡＤを実質的にＶDDOUT に結合する。ノード４
０６には論理ロー状態が与えられかつトランジスタ１１
３は非導通になる。あるいは、もしＤＡＴＡが＊ＤＡＴ
Ａに関し負であれば、ノードＮ４０５は論理ローであり
かつトランジスタ１１０および１１１は非導通である。
ノードＮ４０６はトランジスタ１１３を導通にし、かつ
ＤＰＡＤは実質的にＶSSOUT に結合される。
ドＮ４０５およびＮ４０６に信号を受けかつこれに応じ
てＤＰＡＤに電圧を与える。ＤＡＴＡが有効である時
は、電圧レベルは増大するが、ノードＮ４０５はＤＡＴ
Ａと同じ論理状態にある。ＤＡＴＡの電圧が＊ＤＡＴＡ
に関して正である場合には、論理ハイの電圧がトランジ
スタ１１０の制御電極に与えられ、かつ論理ローの電圧
がトランジスタ１１１の制御電極に与えられ、トランジ
スタ１１０およびトランジスタ１１１の双方を導通にし
かつＤＰＡＤを実質的にＶDDOUT に結合する。ノード４
０６には論理ロー状態が与えられかつトランジスタ１１
３は非導通になる。あるいは、もしＤＡＴＡが＊ＤＡＴ
Ａに関し負であれば、ノードＮ４０５は論理ローであり
かつトランジスタ１１０および１１１は非導通である。
ノードＮ４０６はトランジスタ１１３を導通にし、かつ
ＤＰＡＤは実質的にＶSSOUT に結合される。
【００３５】図４は図１および図２の出力バッファ１８
において使用されている制御信号のタイミング図を示
す。時刻ｔ１において、メモリに与えられるアドレスが
変化する。短時間の後、時刻ｔ２において、ＡＴＤが肯
定される。論理ゲート４１および４２の伝搬により、い
くらかの時間遅れて時刻ｔ３に、ＷＥＳＴが肯定されか
つそのすぐ後に時刻ｔ４において＊ＰＣＨＧが肯定され
る。＊ＰＣＨＧが肯定され、メモリのプリチャージ期間
を示す時、図３のプリチャージ回路５４がＤＰＡＤの電
圧をサンプルしかつ検知された電圧に応じてそこに電圧
を提供する。＊ＰＣＨＧが肯定された時、ＤＰＡＤの電
圧は論理ハイおよび論理ローの間のレベルに駆動され始
める。ここに示された例においては、ＤＰＡＤは論理ハ
イでありかつＤＡＴＡおよび＊ＤＡＴＡにより信号が与
えられるデータビットは論理ローである。論理ローを差
動的に提供する前に、ＤＡＴＡおよび＊ＤＡＴＡが共に
時刻ｔ５において論理ローで提供される。これに応じ
て、ノードＮ４０５およびＮ４０６もまた時刻ｔ６にお
いて論理ローに駆動される。しかしながら、＊ＰＣＨＧ
の肯定およびＤＰＡＤの論理ハイの検知された電圧のた
め、Ｎ４０６の電圧は上昇を始める。＊ＰＣＨＧは実質
的に否定され、プリチャージ期間の終わりおよびデータ
期間の始めを通知し、かつ最後に時刻ｔ７において、Ｄ
ＡＴＡおよび＊ＤＡＴＡは分かれ始め、かつノードＮ４
０５およびＮ４０６における電圧、そして次にＤＰＡＤ
における電圧、は選択されたメモリセルに記憶されたビ
ットの値を反映するよう駆動される。
において使用されている制御信号のタイミング図を示
す。時刻ｔ１において、メモリに与えられるアドレスが
変化する。短時間の後、時刻ｔ２において、ＡＴＤが肯
定される。論理ゲート４１および４２の伝搬により、い
くらかの時間遅れて時刻ｔ３に、ＷＥＳＴが肯定されか
つそのすぐ後に時刻ｔ４において＊ＰＣＨＧが肯定され
る。＊ＰＣＨＧが肯定され、メモリのプリチャージ期間
を示す時、図３のプリチャージ回路５４がＤＰＡＤの電
圧をサンプルしかつ検知された電圧に応じてそこに電圧
を提供する。＊ＰＣＨＧが肯定された時、ＤＰＡＤの電
圧は論理ハイおよび論理ローの間のレベルに駆動され始
める。ここに示された例においては、ＤＰＡＤは論理ハ
イでありかつＤＡＴＡおよび＊ＤＡＴＡにより信号が与
えられるデータビットは論理ローである。論理ローを差
動的に提供する前に、ＤＡＴＡおよび＊ＤＡＴＡが共に
時刻ｔ５において論理ローで提供される。これに応じ
て、ノードＮ４０５およびＮ４０６もまた時刻ｔ６にお
いて論理ローに駆動される。しかしながら、＊ＰＣＨＧ
の肯定およびＤＰＡＤの論理ハイの検知された電圧のた
め、Ｎ４０６の電圧は上昇を始める。＊ＰＣＨＧは実質
的に否定され、プリチャージ期間の終わりおよびデータ
期間の始めを通知し、かつ最後に時刻ｔ７において、Ｄ
ＡＴＡおよび＊ＤＡＴＡは分かれ始め、かつノードＮ４
０５およびＮ４０６における電圧、そして次にＤＰＡＤ
における電圧、は選択されたメモリセルに記憶されたビ
ットの値を反映するよう駆動される。
【００３６】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は種々の方法で変更し得ること
および上に特定的に示されかつ述べられたもの以外の多
くの実施例を取り得ることが明らかであろう。従って、
添付の請求の範囲は本発明の真の精神および範囲内にあ
るすべての変更および修正を含むことを意図している。
たが、当業者には本発明は種々の方法で変更し得ること
および上に特定的に示されかつ述べられたもの以外の多
くの実施例を取り得ることが明らかであろう。従って、
添付の請求の範囲は本発明の真の精神および範囲内にあ
るすべての変更および修正を含むことを意図している。
【図１】本発明の好ましい実施例に係わる集積回路メモ
リを示すブロック図である。
リを示すブロック図である。
【図２】図１の出力バッファへの制御信号を発生するた
めに使用されるアドレス遷移検出回路の部分的ブロック
図および部分的電気回路図である。
めに使用されるアドレス遷移検出回路の部分的ブロック
図および部分的電気回路図である。
【図３】図１のメモリに使用される出力バッファを示す
電気回路図である。
電気回路図である。
【図４】図２において使用される制御信号を示すタイミ
ング図である。
ング図である。
１０ 集積回路メモリ １２ 入力部 １４ メモリアレイ １５ ローデコーダ １６ センスアンプ部 １７ コラムデコーダ １８ 出力バッファ ２０ ボンディングパッド ２２ メモリセル ２４ ビットライン対 ２５ 真のビットライン ２６ 相補ビットライン ２８ ワードライン ３０ アドレス遷移検出回路 ３１ ボンディングパッド ３２ 入力バッファ ３３ 組合わせ回路 ３５，３７，４０ ＮＡＮＤゲート ３６，３８，３９，４２ インバータ ４１ ＮＯＲゲート
Claims (3)
- 【請求項１】 複数のワードラインおよび複数のビット
ライン対の交差部に配置された複数のメモリセルであっ
て、各メモリセルはイネーブルされたワードラインおよ
びイネーブルされたビットライン対によって選択され、
かつ選択された時一対の相補ビットライン信号を提供す
るもの、 前記ワードラインに結合され複数のローアドレス信号に
応じてワードラインをイネーブルするためのローデコー
ド手段、 前記複数のビットライン対に結合され複数のコラムアド
レス信号に応じてビットライン対をイネーブルするため
のコラムデコード手段、 前記複数のローアドレス信号および前記複数のコラムア
ドレス信号の内の少なくとも１つ、あるいは少なくとも
１つの制御信号のいずれかの論理状態の変化に応じて第
１および第２のプリチャージ信号を提供するためのアド
レス遷移検出手段であって、前記第２のプリチャージ信
号は前記第１のプリチャージ信号の後に提供されるも
の、そして前記コラムデコード手段におよび前記アドレ
ス遷移検出手段に結合され、前記第２のプリチャージ信
号および前記データ出力信号の検知された電圧に応じて
実質的に論理ハイの電圧および論理ローの電圧の間にあ
る電圧のデータ出力信号を提供し、かつ前記第１のプリ
チャージ信号の否定に応じて前記イネーブルされたビッ
トライン対の電圧に対応する前記論理ハイの電圧または
前記論理ローの電圧のいずれかの前記データ出力信号を
提供するための出力バッファ手段、 を具備することを特徴とする集積回路メモリ。 - 【請求項２】 メモリであって、該メモリの書き込みサ
イクルの間に複数のアドレス信号によって決定されるア
ドレスにおける所定数のデータビットを記憶し、かつ該
メモリの読み出しサイクルの間にイネーブルされた時前
記アドレスに応じて対応するビットライン対に前記所定
数のデータビットを提供するためのデータ記憶手段、 前記複数のアドレス信号を受け、かつ前記アドレス信号
の内の少なくとも１つの論理状態の変化に応じて第１お
よび第２のプリチャージ信号を提供するためのアドレス
遷移検出手段であって、前記第２のプリチャージ信号は
前記第１のプリチャージ信号の後に肯定されるもの、 第１の出力イネーブル信号に応答して前記イネーブルさ
れたビットライン対のそれぞれ第１および第２のビット
ラインに応じて第１および第２の信号を提供し、かつ第
２の出力イネーブル信号に応答して前記イネーブルされ
たビットライン対の前記第１および第２のビットライン
にそれぞれ応じて第３および第４の信号を提供するため
の選択回路であって、前記第２の出力イネーブル信号は
前記第１の出力イネーブル信号から遅延されているも
の、 前記選択回路に結合され、プリチャージ期間の間に前記
データ出力信号の検知された電圧に応答して、かつそれ
以外は前記第１および第２の信号に応答して、第５およ
び第６の信号を提供するためのプリチャージ回路、そし
て前記プリチャージ回路に結合され前記第５および第６
の信号に応答して前記データ出力信号を提供するための
出力ドライブ回路、 を具備することを特徴とするメモリ。 - 【請求項３】 メモリにおける出力バッファであって、 第１の出力イネーブル信号に応じてそれぞれ第１および
第２のデータ入力信号に応答し第１および第２の信号を
提供し、かつ第２の出力イネーブル信号に応じてそれぞ
れ前記第１および第２のデータ信号に応答し第３および
第４の信号を提供するための選択回路であって、前記第
２の出力イネーブル信号は前記第一の出力イネーブル信
号から遅延されているもの、 前記選択回路に結合され、プリチャージ期間中は前記デ
ータ出力信号の検知された電圧に応じて、かつそれ以外
は前記第１および第２の信号に応じて第５および第６の
信号を提供するためのプリチャージ回路、そして前記プ
リチャージ回路に結合され、前記第５および第６の信号
に応じて前記データ出力信号を提供するための出力ドラ
イブ回路、 を具備し、前記プリチャージ回路は、 前記データ出力信号に結合された第１の端子、および第
２の端子を有する抵抗、 前記プリチャージ信号を受けるための入力端子、および
出力端子を有する第１のインバータ、 前記第１のインバータの前記出力端子に結合された第１
の入力端子、前記抵抗の前記第２の電流電極に結合され
た第２の入力端子、そして出力端子を有する第１のＮＡ
ＮＤゲート、 前記第１のＮＡＮＤゲートの前記出力端子に結合された
入力端子、および出力端子を有する第２のインバータ、 前記第２のインバータの前記出力端子に結合された第１
の入力端子、前記制御信号に結合された第２の入力端
子、そして前記第３のプリチャージ信号を提供するため
の出力端子を有する第２のＮＡＮＤゲート、 前記プリチャージ信号を受けるための第１の入力端子、
前記抵抗の前記第２の端子に結合された第２の入力端
子、そして出力端子を有するＮＯＲゲート、そして前記
制御信号を受けるための第１の入力端子、前記ＮＯＲゲ
ートの前記出力端子に結合された第２の入力端子、そし
て前記第２のプリチャージ信号を提供するための出力端
子を有する第３のＮＡＮＤゲート、 を具備することを特徴とする出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US460,776 | 1990-01-04 | ||
| US07/460,776 US4991140A (en) | 1990-01-04 | 1990-01-04 | Integrated circuit memory with improved di/dt control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574161A true JPH0574161A (ja) | 1993-03-26 |
| JP2651957B2 JP2651957B2 (ja) | 1997-09-10 |
Family
ID=23830034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417658A Expired - Fee Related JP2651957B2 (ja) | 1990-01-04 | 1990-12-28 | 集積回路メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4991140A (ja) |
| JP (1) | JP2651957B2 (ja) |
| KR (1) | KR0167762B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101506699B1 (ko) * | 2013-05-28 | 2015-04-06 | 중소기업은행 | 프로그램 인히비트 오동작을 방지하기 위한 칼럼디코더 프리차지 회로를 포함하는 메모리 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5233565A (en) * | 1990-12-26 | 1993-08-03 | Motorola, Inc. | Low power BICMOS memory using address transition detection and a method therefor |
| US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
| JP2756873B2 (ja) * | 1991-06-04 | 1998-05-25 | 三菱電機株式会社 | 半導体集積回路装置および半導体メモリ装置 |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| KR950000496B1 (ko) * | 1992-01-30 | 1995-01-24 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이타 출력회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-01-04 US US07/460,776 patent/US4991140A/en not_active Expired - Fee Related
- 1990-12-27 KR KR1019900021915A patent/KR0167762B1/ko not_active Expired - Fee Related
- 1990-12-28 JP JP2417658A patent/JP2651957B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910014938A (ko) | 1991-08-31 |
| KR0167762B1 (ko) | 1999-02-01 |
| US4991140A (en) | 1991-02-05 |
| JP2651957B2 (ja) | 1997-09-10 |
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