JPH09306189A

JPH09306189A - 不揮発性半導体記憶装置

Info

Publication number: JPH09306189A
Application number: JP11648196A
Authority: JP
Inventors: Shinichi Kobayashi; 真一小林; Shinji Kawai; 伸治河井; Tadashi Omae; 正大前; Makoto Oi; 誠大井; Akinori Matsuo; 章則松尾; Masashi Wada; 正志和田; Kenji Kosakai; 健司小堺
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Mitsubishi Electric Corp
Current assignee: Hitachi Ltd; Mitsubishi Electric Corp; Hitachi Solutions Technology Ltd
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28
Also published as: US5847995A

Abstract

(57)【要約】【課題】生産歩留りを向上させ、チップコストの高騰
を防止することである。【解決手段】この発明のダイノア型フラッシュメモリ
は、ブロックＢＬＫ０〜ＢＬＫｍ、スペアブロックＳＢ
およびスペアワード線ブロックＳＷＢを含んでおり、こ
れらは、互いに電気的に分離されたＰ型ウェルＷＥ０〜
ＷＥｎ，ＷＥＳＢ，ＷＥＳＷに形成される。ブロックＢ
ＬＫ１に、ワード線〜ウェルショートが生じた場合に、
ブロックＢＬＫ０が選択された場合、ブロックＢＬＫ１
は非選択にされる。これにより、ブロックＢＬＫ１に
は、リークが生じず、ブロックＢＬＫ０に悪影響を与え
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、不良を救済することが可能な不揮
発性半導体記憶装置に関する。

【０００２】

【従来の技術】図１４は、従来の不揮発性半導体記憶装
置としてのＤＩＮＯＲ（divided bitline NOR）型フラ
ッシュメモリ（以下、「ダイノア型フラッシュメモリ」
という）の消去方法（動作）を説明するための図であ
る。図１５は、従来の不揮発性半導体記憶装置としての
ダイノア型フラッシュメモリの書込方法（動作）を説明
するための図である。図１４および図１５を参照して、
ダイノア型フラッシュメモリのメモリセルは、Ｐ型ウェ
ル１と、Ｐ型ウェル１の表面に形成されたドレインとし
てのＮ⁺層９と、Ｐ型ウェル１の表面に形成されたソー
スとしてＮ⁺層１１と、Ｐ型ウェル１上に、ゲート酸化
膜（図示せず）を介して形成されたフローティングゲー
ト１５と、フローティングゲート１５上に、絶縁膜（図
示せず）を介して形成されたコントロールゲート１７と
を備える。このような構成のメモリセルは一般にスタッ
クゲート型と呼ばれる。なお、メモリセルを「メモリセ
ルトランジスタ」と呼ぶこともある。

【０００３】選択トランジスタは、Ｐ型ウェル１と、Ｐ
型ウェル１上に形成されたＮ⁺層９，１３と、Ｐ型ウェ
ル１上に、ゲート酸化膜（図示せず）を介して形成され
るセレクトゲート１９とを備える。Ｐ型ウェル１は、Ｐ
型半導体基板１６の主表面側に形成されるＮ型ウェル１
４の表面に形成される。なお、ブロックＢＬＫ０および
ブロックＢＬＫ１の各々は、２つのメモリセルと、１つ
の選択トランジスタと、主ビット線ＭＢＬと、副ビット
線ＳＢＬとを備えている。ここで、図１４、図１５で
は、説明の便宜上、ブロックを２つにし、各ブロックＢ
ＬＫ０，ＢＬＫ１に含まれるメモリセルを２つにしてい
る。しかし、実際は、ブロックは、２つより多い複数設
けられており、各ブロックに含まれるメモリセルも２つ
より多い複数設けられている。

【０００４】メモリセルは、上述したように２層ゲート
構造をなしている。そして、１層目のフローティングゲ
ート１５下のゲート酸化膜は、１００Å程度の薄い膜と
なっている。フローティングゲート１５に電子を注入す
ることにより消去を行なう。また、フローティングゲー
ト１５から電子を引抜くことにより書込を行なう。ここ
で、フローティングゲート１５に電子が注入された状態
では、メモリセルトランジスタのしきい値が高く、メモ
リセルトランジスタは電流を流さない。一方、フローテ
ィングゲート１５から電子が引抜かれた状態ではメモリ
セルトランジスタのしきい値が低くメモリセルトランジ
スタは電流を流す。この電流の差をセンスアンプ（図示
せず）により１／０の情報として読取る。

【０００５】ビット線は、主ビット線ＭＢＬと副ビット
線ＳＢＬとに分割されている。すなわち、主ビット線Ｍ
ＢＬと副ビット線ＳＢＬとは、選択トランジスタによっ
て分離されている。また、選択トランジスタによって、
ブロックの分離が行なわれる。

【０００６】図１４を参照して、消去方法を説明する。
消去はブロックごとに行なわれ、ブロックＢＬＫ０は選
択ブロックとなっており、ブロックＢＬＫ１は非選択ブ
ロックとなっている。選択ブロックＢＬＫ０のすべての
メモリセルのコントロールゲート１７に、１２Ｖ程度の
高電圧を印加する。すなわち、選択ブロックＢＬＫ０の
すべてのメモリセルのコントロールゲート１７に接続さ
れるワード線（図示せず）に１２Ｖ程度の高電圧を印加
する。選択ブロックＢＬＫ０のすべてのメモリセルのソ
ースとしてのＮ⁺層１１に−１１Ｖ程度の負電圧を印加
する。Ｐ型ウェル１に−１１Ｖ程度の負電圧を印加す
る。このように電圧を印加することによって、選択ブロ
ックＢＬＫ０内のメモリセルにおいては、ワード線（コ
ントロールゲート１７）と、Ｐ型ウェル１との間に、２
０Ｖ以上の高電圧が印加される。このため、トンネル現
象により電子が、選択ブロックＢＬＫ０のメモリセルの
フローティングゲート１５に注入される。

【０００７】一方、非選択ブロックＢＬＫ１のすべての
メモリセルのコントロールゲート１７の電位は０Ｖとな
っている。すなわち、非選択ブロックＢＬＫ１のすべて
のメモリセルのコントロールゲート１７に接続されたワ
ード線（図示せず）の電位は０Ｖとなっている。また、
非選択ブロックＢＬＫ１のすべてのメモリセルのソース
としてのＮ⁺層１１の電位は０Ｖである。このため、非
選択ブロックＢＬＫ１では、トンネル現象は起きない。
なお、選択ブロックＢＬＫ０のセレクトゲート１９は、
−１１Ｖの電圧が印加され、非選択ブロックＢＬＫ１の
セレクトゲート１９、Ｎ型ウェル１４およびＰ型半導体
基板１６の電位は０Ｖである。また、主ビット線ＭＢＬ
は、フローティングとなっている。

【０００８】図１５を参照して、選択ブロックＢＬＫ０
において、主ビット線ＭＢＬに１２Ｖの電圧を印加し、
選択トランジスタのセレクトゲート１９に１２Ｖの電圧
を印加する。また、選択ブロックＢＬＫ０において、選
択されたワード線に−１１Ｖの電圧を印加する。すなわ
ち、選択されたワード線に接続されるコントロールゲー
ト１７に−１１Ｖの電圧を印加する。このように電圧を
印加することによって、選択ブロックＢＬＫ０におい
て、選択されたメモリセルのフローティングゲート１５
から電子がトンネルする。電子の引抜きを生じさせない
ためには、主ビット線ＭＢＬの電位を０Ｖにすればよ
い。このようにすることで、１／０の情報を記憶させる
ことができる。

【０００９】図１６は、従来の不揮発性半導体記憶装置
としてのダイノア型フラッシュメモリの全体構成を示す
概略ブロック図である。なお、図１４と同様の部分につ
いては同一の参照符号を付しその説明を適宜省略する。
図１６を参照して、従来のダイノア型フラッシュメモリ
は、書込／消去制御回路８７、ソースデコーダ８９，９
１、セレクトゲートデコーダ群１０３、データ入出力バ
ッファ９３、センスアンプ９５、データドライバ９７、
Ｙゲート９９、ブロックＢＬＫ０，ＢＬＫ１、カラムラ
ッチ回路群１０５、ウェル電位発生回路１０７、Ｙデコ
ーダ１２１、Ｘデコーダ群１０１、高電圧発生回路１０
９、負電圧発生回路１１１、スイッチング回路１１３，
１１５，１１７，１１９、アドレスバッファ２０および
ベリファイ電圧発生回路１３５を備える。

【００１０】Ｙゲート９９は、ＰＭＯＳトランジスタ１
２３，１２５、ＮＭＯＳトランジスタ１２７，１２９お
よびインバータ１３１，１３３を備える。ここで、ＰＭ
ＯＳトランジスタ１２３とＮＭＯＳトランジスタ１２７
とは、トランスファゲートを構成している。このような
構成のトランスファゲートは一般に相補型（ＣＭＯＳ
型）と呼ばれる。なお、ＰＭＯＳトランジスタ１２５と
ＮＭＯＳトランジスタ１２９についても同様である。

【００１１】ブロックＢＬＫ０，ＢＬＫ１は、同一のＰ
型ウェル１上に形成される。ブロックＢＬＫ０，ＢＬＫ
１は、メモリセルＭＣ、選択トランジスタＳＧ、ワード
線ＷＬ、副ビット線ＳＢＬおよび主ビット線ＭＢＬを備
える。ここで、メモリセルＭＣおよび選択トランジスタ
ＳＧは、それぞれ図１４で説明したスタックゲート型の
メモリセルおよび選択トランジスタと同様のものであ
る。

【００１２】ソースデコーダ８９は、ブロックＢＬＫ０
に対応して設けられている。ソースデコーダ９１は、ブ
ロックＢＬＫ１に対応して設けられている。セレクトゲ
ートデコーダ群１０３は、２つのセレクトゲートデコー
ダ（図示せず）を備えており、２つのセレクトゲートデ
コーダは、２つのブロックＢＬＫ０，ＢＬＫ１に対応す
るものである。Ｘデコーダ群１０１は、２つのＸデコー
ダ（図示せず）を備え、２つのＸデコーダは２つのブロ
ックＢＬＫ０，ＢＬＫ１に対応するものである。カラム
ラッチ回路群１０５は、２つのラッチ回路（図示せず）
を備えており、２つのラッチ回路は２つの主ビット線Ｍ
ＢＬに対応するものである。

【００１３】メモリセルＭＣのコントロールゲートは、
ワード線ＷＬに接続される。ブロックＢＬＫ０のメモリ
セルＭＣのソースはソースデコーダ８９に接続される。
ブロックＢＬＫ１のメモリセルＭＣのソースはソースデ
コーダ９１に接続される。メモリセルＭＣのドレインは
副ビット線ＳＢＬに接続される。選択トランジスタＳＧ
のセレクトゲートはセレクトゲートデコーダ群１０３と
接続される。選択トランジスタＳＧの一方ソース／ドレ
インは副ビット線ＳＢＬに接続され、他方ソース／ドレ
インは主ビット線ＭＢＬに接続される。カラムラッチ回
路群１０５は、メモリセルＭＣへの書込データを一時保
管するためのものである。このカラムラッチ回路群１０
５へのデータの入力は、カラム側に設けられたデータド
ライバ９７によって行なわれる。ウェル電位発生回路１
０７は、Ｐ型ウェル１の電位を制御する。センスアンプ
９５は、メモリセルＭＣからのデータの読出を行なう。
Ｙデコーダ１２１は、主ビット線ＭＢＬを選択する。ベ
リファイ電圧発生回路１３５は、メモリセルＭＣへのデ
ータの書込時に、所定のしきい値まで電子が引抜かれた
か否かをチェックするために、通常の読出電圧とは異な
る電圧（ベリファイ電圧）をワード線に供給する。

【００１４】高電圧発生回路１０９は、スイッチング手
段１１３がオンしているときには、セレクトゲートデコ
ーダ群１０３およびカラムラッチ回路群１０５に高電圧
を供給する。たとえば、高電圧発生回路１０９は、メモ
リセルＭＣへのデータの書込のときに、セレクトゲート
デコーダ群１０３に高電圧を供給する。また、高電圧発
生回路１０９は、スイッチング回路１１５がオンしたと
きにＸデコーダ群１０１に高電圧を供給する。高電圧発
生回路１０９は、たとえば、消去動作時にＸデコーダ群
１０１に高電圧を供給する。負電圧発生回路１１１は、
スイッチング回路１１７がオンしたときにウェル電位発
生回路１０７、ソースデコーダ８９，９１およびセレク
トゲートデコーダ群１０３に負電圧を供給する。負電圧
発生回路１１１は、たとえば、消去時に、ウェル電位発
生回路１０７、セレクトゲートデコーダ群１０３および
ソースデコーダ８９，９１に負電圧を供給する。また、
負電圧発生回路１１１は、スイッチング回路１１９がオ
ンしたときにＸデコーダ群１０１に負電圧を供給する。
負電圧発生回路１１１は、たとえば、メモリセルＭＣへ
のデータの書込時にＸデコーダ群１０１に負電圧を供給
する。

【００１５】書込／消去制御回路８７は、メモリセルＭ
Ｃへのデータの書込およびメモリセルＭＣのデータの消
去動作を制御する。Ｘデコーダ群１０１は、ワード線Ｗ
Ｌを選択する。ソースデコーダ８９は、ブロックＢＬＫ
０が選択され、ブロックＢＬＫ０のメモリセルＭＣのデ
ータを消去するときに、メモリセルトランジスタＭＣの
ソースに負電圧を供給する。ソースデコーダ９１もソー
スデコーダ８９と同様の動作をする。セレクトゲートデ
コーダ群１０３は、選択されたブロックの選択トランジ
スタＳＧのセレクトゲートに、消去時は負電圧を供給
し、書込時には高電圧を供給する。ここで、図１６で
は、説明の便宜上、ブロックを２つにし、各ブロックに
含まれるメモリセルを４つにしている。しかし、実際
は、ブロックは、２つより多い複数設けられており、各
ブロックに含まれるメモリセルも４つより多い複数であ
る。また、メモリセルの数に応じて、主ビット線、副ビ
ット線、ワード線の数も多くなる。

【００１６】図１７は、第１の不良（ワード線〜ワード
線ショート）が存在するブロックが選択状態になったと
きの、従来のダイノア型フラッシュメモリの構造を示す
図である。なお、図１４と同様の部分については同一の
参照符号を付しその説明は適宜省略する。また、図１７
は消去時の状態を示している。図１７を参照して、コン
トロールゲート１７は、ワード線に接続されるものであ
るため、以下の説明では、コントロールゲート１７をワ
ード線と呼ぶことにする。また、主ビット線ＭＢＬとＮ
⁺層１３とは、コンタクトホール２１に形成された導電
層によって接続されている。副ビット線ＳＢＬとＮ⁺層
９とは、コンタクトホール２１に形成された導電層を介
して接続される。矢印ａで示すように、隣り合うワード
線同士がショートしている場合を考える。このような不
良を第１の不良と呼ぶ。この第１の不良が生じた場合で
あっても、消去時においては、選択されたブロック内の
すべてのワード線１７が同時に選択されるので、すなわ
ち、選択されたブロック内のすべてのワード線１７に１
２Ｖの電圧が印加されるので、ワード線１７の電位は降
下せず、正常に消去することができる。しかし、読出時
において、ショートしたワード線１７の一方が選択さ
れ、そのワード線に読出電圧が与えられた場合には、シ
ョートしたワード線の他方は非選択で、０Ｖの電位とな
っているので、ショート箇所でリークが生じる。このた
め、選択されたワード線の電位が降下し、読出不良にな
る。書込時にも同様の現象が生じる。このような第１の
不良については、ショートした２つのワード線１７を、
２つのスペアワード線で置換することによって、救済可
能である。なお、消去時において、すべてのフローティ
ングゲート１５の下のＰ型ウェルにチャネル１２が形成
される。

【００１７】

【発明が解決しようとする課題】図１８は、第２の不良
（ビット線〜ワード線ショート）が存在するブロックが
選択状態になったときの、従来のダイノア型フラッシュ
メモリの構造を示す図である。なお、図１７と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。

【００１８】図１８を参照して、矢印ａに示すように、
ワード線１７と、副ビット線ＳＢＬとは、コンタクトホ
ール２１を介してショートしている。このような不良
を、第２の不良と呼ぶことにする。第２の不良が生じて
いる場合、消去時において、ショートしている不良ワー
ド線１７を非選択にして、スペアワード線（図示せず）
を用いても、不良ワード線１７の電位が０Ｖである。し
かも、バックゲート（Ｐ型ウェル１）の電位が−１１Ｖ
となっている。このため、メモリセルトランジスタは、
オンしており、チャネル１２が形成されている。したが
って、ソースとしてのＮ⁺層１１から、負電圧（−１１
Ｖ）がドレインとしてのＮ⁺層９に伝搬し、ワード線１
７と、副ビット線ＳＢＬとのショートによって、リーク
が生じる。すなわち、ソースとしてのＮ⁺層１１から、
ワード線１７へ、電子がリークする。ここで、ソースと
してのＮ⁺層１１に与える−１１Ｖは、チャージポンプ
（図１６の負電圧発生回路１１１）で発生させるため、
電流供給能力が小さい。このため、ソースとしてのＮ⁺
層１１の電位の絶対値が｜−１１Ｖ｜から降下してしま
い、第２の不良を含むブロック全体が消去不良になると
いう問題点がある。

【００１９】図１９は、第２の不良（ビット線〜ワード
線ショート）が存在するブロックが非選択状態になった
ときの、従来のダイノア型フラッシュメモリの構造を示
す図である。なお、図１８と同様の部分については同一
の参照符号を付しその説明は適宜省略する。図１９を参
照して、ブロックが非選択になったときは、セレクトゲ
ート１９、ソースとしてのＮ⁺層１１およびワード線１
７の電位は０Ｖである。このため、非選択のブロック
に、第２の不良（ビット線〜ワード線ショート）が存在
しても、リークは生じない。すなわち、第２の不良が存
在しても、第２の不良が存在するブロックが非選択にな
ればリークは生じず、他の正常なブロックには悪影響を
与えない。

【００２０】図２０は、第３の不良（ワード線〜ウェル
ショート）が存在するブロックが選択状態になったとき
の、従来のダイノア型フラッシュメモリの構造を示す図
である。なお、図１７と同様の部分については同一の参
照符号を付しその説明は適宜省略する。図２０を参照し
て、矢印ａに示すように、ワード線１７と、Ｐ型ウェル
１とがショートしている。この不良を、第３の不良と呼
ぶことにする。第３の不良を含むブロックの消去時にお
いて、ショートしている不良ワード線１７を非選択にし
て、スペアワード線（図示せず）を用いても、不良ワー
ド線１７は、０Ｖで、Ｐ型ウェル１が−１１Ｖである。
このため、ワード線１７と、Ｐ型ウェル１との間でリー
クが生じる。ここで、Ｐ型ウェル１に与える−１１Ｖの
電圧は、チャージポンプ（図１６の負電圧発生回路１１
１）により発生させるため、電流供給能力が小さい。こ
のため、Ｐ型ウェル１の電位の絶対値が｜−１１Ｖ｜か
ら降下してしまい、第３の不良を含むブロック全体が消
去不良になるという問題点がある。

【００２１】図２１は、第３の不良（ワード線〜ウェル
ショート）が存在するブロックが非選択状態になったと
きの、従来のダイノア型フラッシュメモリの構造を示す
図である。なお、図２０と同様の部分については同一の
参照符号を付しその説明は適宜省略する。図２１を参照
して、第３の不良が存在するブロックが非選択になった
場合でも、不良ワード線１７の電位が０Ｖで、Ｐ型ウェ
ル１の電位が−１１Ｖである。このため、ワード線１７
とＰ型ウェル１との間でリークが生じる。すなわち、第
３の不良が存在すれば、第３の不良が存在するブロック
が非選択状態になってもリークはなくならず、他の正常
なブロックも不良になる。なぜならば、すべてのブロッ
クは同一のＰ型ウェルに形成されているからである。し
たがって、第３の不良が存在すれば、チップ全体が不良
になるという問題点がある。

【００２２】図２２は、従来のダイノア型フラッシュメ
モリの主要部を示す概略ブロック図である。図２２を参
照して、従来のダイノア型フラッシュメモリの主要部
は、ブロックＢＬＫ０〜ＢＬＫｎ、スペアワード線ブロ
ックＳＷＢ、ウェル電位発生回路７、ＳＧ／ＳＬデコー
ダ２，３およびＸデコーダ５，６を含む。そして、ブロ
ックＢＬＫ０〜ＢＬＫｎおよびスペアワード線ブロック
ＳＷＢは、同一のＰ型ウェル１上に形成される。各ブロ
ックＢＬＫ０〜ＢＬＫｎは、図１６のブロックＢＬＫ０
と同様のものである。スペアワード線ブロックＳＷＢ
も、図１６のブロックＢＬＫ０と同様のものである。た
だし、スペアワード線ブロックＳＷＢでは、ブロックＢ
ＬＫ０よりも、ワード線（図示せず）が少なくなってお
り、それに応じて、メモリセルの数も少なくなってい
る。なお、スペアワード線ブロックＳＷＢのワード線
を、「スペアワード線」と呼ぶことにする。

【００２３】Ｘデコーダ５，６は、図１６のＸデコーダ
群１０１に含まれるＸデコーダ（図示せず）と同様のも
のである。ただし、Ｘデコーダ６は、スペアワード線ブ
ロックＳＷＢを対象としている。ＳＧ／ＳＬデコーダ
２，３は、セレクトゲートデコーダ（図示せず）および
ソースデコーダ（図示せず）を含む。そして、ＳＧ／Ｓ
Ｌデコーダ２，３に含まれるソースデコーダは、図１６
のソースデコーダ８９と同様のものであり、セレクトゲ
ートデコーダは、図１６のセレクトゲートデコーダ群１
０３に含まれるセレクトゲートデコーダ（図示せず）と
同様のものである。ただし、ＳＧ／ＳＬデコーダ２は、
スペアワード線ブロックＳＷＢを対象としている。ウェ
ル電位発生回路７は、図１６のウェル電位発生回路１０
７と同様のものである。

【００２４】図２３は、従来のダイノア型フラッシュメ
モリにおいて、不良救済方法およびその限界を説明する
ための図である。図２２および図２３を参照して、図２
２に示す従来のダイノア型フラッシュメモリでは、第１
の不良（ワード線〜ワード線ショート）およびビット不
良が生じた場合には、スペアワード線ブロックＳＷＢを
用いることで救済可能である。すなわち、第１の不良お
よびビット不良が生じた場合には、スペアワード線によ
って不良ワード線を置換することで救済可能である。な
お、ビット不良とは、メモリセル１つの不良をいう。し
かし、スペアワード線ブロックＳＷＢ（スペアワード
線）では、第２の不良（ビット線〜ワード線ショート）
および第３の不良（ワード線〜ウェルショート）が生じ
た場合には、救済不可能である。すなわち、上述したよ
うに、第２の不良が生じた場合には、ブロック不良とな
り、第３の不良が生じた場合には１カ所のショートにも
かかわらずチップ不良になってしまう。従来のダイノア
型フラッシュメモリでは、このようなブロック不良やチ
ップ不良を救済することができないので、生産歩留りが
低下し、チップコストの高騰を招くという問題点があ
る。

【００２５】この発明は、以上のような問題点を解決す
るためになされたもので、ブロック不良およびチップ不
良が生じた場合でも救済可能な不揮発性半導体記憶装置
を提供することを目的とする。すなわち、生産歩留りを
向上させ、チップコストの高騰を防止できる不揮発性半
導体記憶装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明の請求項１の不揮
発性半導体記憶装置は、複数のブロックと、ブロック選
択手段とを備える。複数のブロックの各々は、複数のス
タックゲート型のメモリセルを含む。ブロック選択手段
は、ブロック選択アドレスに従って、ブロックを選択す
る。複数のブロックは、互いに電気的に分離して形成さ
れた複数の第１導電型のウェルに形成される。また、こ
の不揮発性半導体記憶装置は、ウェル選択手段と、ソー
ス選択手段とをさらに備える。ウェル選択手段は、ブロ
ック選択手段によって選択されたブロックが形成される
ウェルに動作モードに応じて電圧を供給する。ソース選
択手段は、ブロック選択手段によって選択されたブロッ
クに含まれるメモリセルのソースに、動作モードに応じ
て、電圧を供給する。

【００２７】本発明の請求項２の不揮発性半導体記憶装
置は、請求項１に記載のものであって、第１のスペアブ
ロックと、第１のスペアブロック選択手段をさらに備え
る。第１のスペアブロックは、ブロックと、実質同じ構
成である。第１のスペアブロック選択手段は、不良ブロ
ックを選択するブロック選択アドレスが入力された場
合、第１のスペアブロックを選択する。そして、第１の
スペアブロック選択手段は、第１のスペアブロックが選
択されるときは、複数のブロックが非選択になるように
ブロック選択手段を制御する。第１のスペアブロック
は、複数のブロックが形成される複数のウェルからさら
に分離されたウェルに形成され、そのウェルは第１導電
型である。ウェル選択手段は、第１のスペアブロックが
選択された場合は、第１のスペアブロックが形成される
ウェルに、動作モードに応じて、電圧を供給する。ソー
ス選択手段は、第１のスペアブロックが選択された場合
は、第１のスペアブロックに含まれるスタックゲート型
のメモリセルのソースに動作モードに応じて電圧を供給
する。

【００２８】本発明の請求項３の不揮発性半導体記憶装
置は、請求項１に記載のものであって、ブロックは、複
数のワード線をさらに含む。複数のワード線の各々は、
対応するメモリセルと接続されている。また、この不揮
発性半導体記憶装置は、第２のスペアブロックと、第２
のスペアブロック選択手段とをさらに備えている。第２
のスペアブロックは、１つのブロックに含まれる複数の
ワード線より少ないスペアワード線と、ワード線に接続
されるメモリセルと同じ態様で、スペアワード線に接続
される複数のスタックゲート型のメモリセルとを含んで
いる。第２のスペアブロック選択手段は、不良ワード線
を選択するブロック選択アドレスおよびワード線選択ア
ドレスが入力された場合、第２のスペアブロックを選択
する。そして、第２のスペアブロック選択手段は、第２
のスペアブロックが選択されるときは、複数のブロック
が非選択になるように、ブロック選択手段を制御する。
第２のスペアブロックは、複数のブロックが形成される
複数のウェルからさらに分離されたウェルに形成され、
そのウェルは第１導電型である。ウェル選択手段は、第
２のスペアブロックが選択された場合は、第２のスペア
ブロックが形成されるウェルに、動作モードに応じて、
電圧を供給する。ソース選択手段は、第２のスペアブロ
ックが選択される場合は、第２のスペアブロックに含ま
れるメモリセルのソースに、動作モードに応じて、電圧
を供給する。

【００２９】本発明の請求項４の不揮発性半導体記憶装
置は、請求項２に記載のものであって、ブロックは、複
数のワード線をさらに含んでいる。複数のワード線の各
々は、対応するメモリセルと接続されている。また、こ
の不揮発性半導体記憶装置は、第２のスペアブロック
と、第２のスペアブロック選択手段とをさらに備えてい
る。第２のスペアブロックは、１つのブロックに含まれ
る複数のワード線より少ないスペアワード線と、ワード
線に接続されるメモリセルと同じ態様でスペアワード線
に接続される複数のスタックゲート型メモリセルとを含
む。第２のスペアブロック選択手段は、不良ワード線を
選択するブロック選択アドレスおよびワード線選択アド
レスが入力された場合、第２のスペアブロックを選択す
る。そして、第２のスペアブロック選択手段は、第２の
スペアブロックが選択されるときは、複数のブロックが
非選択になるように、ブロック選択手段を制御する。第
２のスペアブロックは、複数のブロックが形成される複
数のウェルおよび第１のスペアブロックが形成されるウ
ェルからさらに分離されたウェルに形成され、そのウェ
ルは第１導電型である。ウェル選択手段は、第２のスペ
アブロックが選択された場合は、第２のスペアブロック
が形成されるウェルに動作モードに応じて電圧を供給す
る。ソース選択手段は、第２のスペアブロックが選択さ
れた場合は、第２のスペアブロックに含まれるメモリセ
ルのソースに動作モードに応じて電圧を供給する。不良
ブロックを選択するブロック選択アドレスおよび第１の
スペアブロック内の不良ワード線を選択するワード線選
択アドレスが入力された場合、第２のスペアブロック選
択手段は、第１のスペアブロックを非選択にするように
第１のスペアブロック選択手段を制御するとともに、第
２のスペアブロックを選択する。

【００３０】本発明の請求項５の不揮発性半導体記憶装
置は、請求項１、２、３または４のいずれか１項に記載
のものであって、第１導電型のウェルは、そのウェルと
同じ導電型の半導体基板の主表面側に形成される第２導
電型のウェルの上層に形成される。

【００３１】本発明の請求項６の不揮発性半導体記憶装
置は、請求項１、２、３または４のいずれか１項に記載
のものであって、ＮＯＲ型である。

【００３２】

【発明の実施の形態】以下、本発明による不揮発性半導
体記憶装置としてのダイノア型フラッシュメモリについ
て図面を参照しながら説明する。

【００３３】（実施の形態１）実施の形態１によるダイ
ノア型フラッシュメモリは、第２の不良（ビット線〜ワ
ード線ショート）が生じた場合に救済可能なものであ
る。実施の形態１によるダイノア型フラッシュメモリの
全体構成は、図１６のものと同様である。

【００３４】図１は、実施の形態１によるダイノア型フ
ラッシュメモリの主要部を示す概略ブロック図である。
図１を参照して、実施の形態１によるダイノア型フラッ
シュメモリは、ブロックＢＬＫ０〜ＢＬＫｎ、スペアブ
ロックＳＢ、スペアワード線ブロックＳＷＢ、ＳＧ／Ｓ
Ｌデコーダ２，３，４、Ｘデコーダ５，６，８およびウ
ェル電位発生回路７を含んでいる。ブロックＢＬＫ０〜
ＢＬＫｎ、スペアブロックＳＢおよびスペアワード線ブ
ロックＳＷＢは、同一のＰ型ウェル１上に形成される。

【００３５】各ブロックＢＬＫ０〜ＢＬＫｎは、図１６
のブロックＢＬＫ０と同様のものである。そして、各ブ
ロックＢＬＫ０〜ＢＬＫｎは、すべて同じ構成になって
おり、各ブロックＢＬＫ０〜ＢＬＫｎのワード線（図示
せず）やメモリセル（図示せず）の数もおなじである。
スペアブロックＳＢは、図１６のブロックＢＬＫ０と同
様のものである。そして、スペアブロックＳＢは、ブロ
ックＢＬＫ０（図１）と同じ構成になっており、スペア
ブロックＳＢのワード線（図示せず）やメモリセル（図
示せず）の数も同じである。スペアワード線ブロックＳ
ＷＢは、図１６のブロックＢＬＫ０と同様のものであ
る。そして、スペアワード線ブロックＳＷＢでは、ワー
ド線（図示せず）が、ブロックＢＬＫ０（図１）より少
なく、それに応じて、メモリセルの数も少ない。ここ
で、スペアワード線ブロックＳＷＢのワード線を「スペ
アワード線」と呼ぶことにする。また、ブロックＢＬＫ
０〜ＢＬＫｎ，スペアブロックＳＢおよびスペアワード
線ブロックＳＷＢに含まれるメモリセルは、スタックゲ
ート型であり、図１４に示したスタックゲート型のメモ
リセルと同様の構成である。

【００３６】各ブロック同士は、図１６に示すような選
択トランジスタＳＧによって分離され、ブロックＢＬＫ
ｎとスペアブロックＳＢとは、図１６に示すような選択
トランジスタＳＧによって分離され、スペアブロックＳ
Ｂとスペアワード線ブロックＳＷＢとは、図１６に示す
ような選択トランジスタＳＧによって分離されている。
すなわち、主ビット線ＭＢＬ（図示せず）と、各ブロッ
クの副ビット線ＳＢＬ（図示せず）とは、図１６に示す
ような選択トランジスタＳＧによって分離されている。
主ビット線ＭＢＬ（図示せず）と、スペアブロックＳＢ
の副ビット線ＳＢＬ（図示せず）とは、図１６に示すよ
うな選択トランジスタＳＧによって分離されている。主
ビット線ＭＢＬ（図示せず）と、スペアワード線ブロッ
クＳＷＲの副ビット線ＳＢＬ（図示せず）とは、図１６
に示すような選択トランジスタＳＧによって分離されて
いる。

【００３７】ウェル電位発生回路７は、図１６のウェル
電位発生回路１０７と同様のものである。各Ｘデコーダ
５，６，８は、図１６のＸデコーダ群１０１に含まれる
Ｘデコーダと同様のものである。ここで、Ｘデコーダ５
は、各ブロックＢＬＫ０〜ＢＬＫｎに対応して設けられ
る。Ｘデコーダ５は、対応するブロックのワード線を選
択する。Ｘデコーダ８は、スペアブロックＳＢに対応し
て設けられ、スペアブロックＳＢのワード線を選択す
る。Ｘデコーダ６は、スペアワード線ブロックＳＷＢに
対応して設けられ、スペアワード線を選択する。

【００３８】各ＳＧ／ＳＬデコーダ２，３，４は、セレ
クトゲートデコーダ（図示せず）およびソースデコーダ
（図示せず）を含む。このソースデコーダは、図１６に
示したソースデコーダ８９と同様のものである。また、
このセレクトゲートデコーダは、図１６に示したセレク
トゲートデコーダ群１０３に含まれるセレクトゲートデ
コーダと同様のものである。ＳＧ／ＳＬデコーダ３は、
各ブロックＢＬＫ０〜ＢＬＫｎに対応して設けられる。
ＳＧ／ＳＬデコーダ３は、対応するブロックのメモリセ
ルトランジスタ（図示せず）のソースおよび選択トラン
ジスタＳＧ（図示せず）のゲートに、動作モード（消去
動作、書込動作、読出動作）に応じて、電圧を供給す
る。ここで動作モードは、消去動作、書込動作、読出動
作を考えている。ＳＧ／ＳＬデコーダ４は、スペアブロ
ックＳＢに対応して設けられる。ＳＧ／ＳＬデコーダ４
は、スペアブロックＳＢのメモリセル（図示せず）のソ
ースおよび選択トランジスタＳＧ（図示せず）のゲート
に、動作モードに応じて電圧を供給する。ＳＧ／ＳＬデ
コーダ２は、スペアワード線ブロックＳＷＢに対応して
設けられる。ＳＧ／ＳＬデコーダ２は、スペアワード線
ブロックＳＷＢのメモリセルトランジスタ（図示せず）
のソースおよび選択トランジスタＳＧ（図示せず）のゲ
ートに、動作モードに応じて、電圧を供給する。

【００３９】図２は、実施の形態１によるダイノア型フ
ラッシュメモリにおいて、不良の救済方法を説明するた
めの図である。図１および図２を参照して、第１の不良
（ワード線〜ワード線ショート）が生じた場合には、ブ
ロックＢＬＫ０〜ＢＬＫｎ内の不良ワード線を、スペア
ワード線ブロックＳＷＢ内のスペアワード線によって置
換する。これにより、第１の不良に対しては救済可能で
ある。ビット不良が生じた場合には、ブロックＢＬＫ０
〜ＢＬＫｎ内の不良メモリセルが接続されるワード線
を、スペアワード線ブロックＳＷＢ内のスペアワード線
によって置換する。これによって、ビット不良に対して
は、救済可能である。

【００４０】第２の不良（ビット線〜ワード線ショー
ト）が生じた場合には、ブロックＢＬＫ０〜ＢＬＫｎの
うち第２の不良が生じているブロックを、非選択にし、
スペアブロックＳＢを選択する。すなわち、第２の不良
が生じているブロックを、スペアブロックＳＢによって
置換するのである。これにより、第２の不良に対しては
救済可能である。なぜならば、図１９の説明で述べたよ
うに、第２の不良は、不良ワード線が存在する不良ブロ
ックを非選択にすれば、他の正常なブロックへの影響は
ないからである。なお、実施の形態１によるダイノア型
フラッシュメモリでは、第３の不良（ワード線〜ウェル
ショート）が生じた場合、救済は不可能で、そのとき
は、チップ不良となる。

【００４１】図３は、第２の不良（ビット線〜ワード線
ショート）が存在するブロック（以下「不良ブロック」
と呼ぶ）ＢＬＫｎを、スペアブロックＳＢによって置換
した場合において、不良ブロックＢＬＫｎおよびスペア
ブロックＳＢの状態を説明するための図である。なお、
図１４と同様の部分については同一の参照符号を付しそ
の説明は適宜省略する。また、コントロールゲート１７
は、ワード線（図示せず）と接続されているため、コン
トロールゲート１７を、ワード線１７と呼ぶことにす
る。ここで、主ビット線ＭＢＬと、Ｎ⁺層１３とは、コ
ンタクトホール２１に形成される導電層を介して接続さ
れる。副ビット線ＳＢＬとＮ⁺層９とは、コンタクトホ
ール２１に形成される導電層を介して接続される。図３
を参照して、矢印ａに示すように、ブロックＢＬＫｎ
に、第２の不良（ビット線〜ワード線ショート）が生じ
ている。消去時、不良ブロックＢＬＫｎを選択するアド
レスが入力された場合は、不良ブロックＢＬＫｎを非選
択にし、スペアブロックＳＢを選択する。この場合にお
いて、不良ブロックＢＬＫｎの、ワード線１７、ソース
としてのＮ⁺層１１およびセレクトゲート１９の電位
は、０Ｖとなっている。このような状態を非選択状態と
いう。そして、スペアブロックＳＢのワード線には１２
Ｖの電圧を印加し、ソースとしてのＮ⁺層１１およびセ
レクトゲート１９には−１１Ｖの電圧を印加する。この
ような状態を、消去時の選択状態という。以上のように
して、不良ブロックＢＬＫｎを、スペアブロックＳＢで
置換するのである。不良ブロックＢＬＫｎは、常に非選
択状態なので、他のブロックへの悪影響はない。なお、
Ｐ型ウェル１には、−１１Ｖの電圧が印加され、Ｎ型ウ
ェル１４には、０Ｖの電圧が印加され、Ｐ型半導体基板
１６には、０Ｖの電圧が印加されている。また、スペア
ブロックＳＢにおいては、メモリセルトランジスタがオ
ンしており、チャネル１２が形成されている。

【００４２】図４は、実施の形態１によるダイノア型フ
ラッシュメモリにおいて、不良を救済するための、不良
ブロックおよび不良ワード線の置換方法を説明するため
の図である。なお、図１と同様の部分については同一の
参照符号を付しその説明は適宜省略する。図４を参照し
て、実施の形態１によるダイノア型フラッシュメモリ
は、図１に示した主要部に加え、アドレスバッファ２
０、ブロックアドレスプリデコーダ２１、ワードアドレ
スプリデコーダ２３、スペアワード線選択回路２５、ス
ペアブロック選択回路２７、ブロックデコーダ２９およ
びＯＲ回路３１を備えている。アドレスバッファ２０
は、外部からアドレス信号を受取る。そして、アドレス
バッファ２０は、ワードアドレスプリデコーダ２３へ、
ブロックＢＬＫ０〜ＢＬＫｎ内のワード線（図示せず）
を選択するためのアドレス（以下、「ワードアドレス」
という）を与える。また、アドレスバッファ２０は、ブ
ロックアドレスプリデコーダ２１へ、ブロックＢＬＫ０
〜ＢＬＫｎを選択するアドレス（以下、「ブロックアド
レス」という）を与える。ワードアドレスプリデコーダ
２３は、スペアワード線選択回路２５およびＸデコーダ
５，６，８に、ワードアドレスをプリデコードしたワー
ドアドレスプリデコード信号PreDecＸ０〜PreDecＸｍを
与える。なお、各ブロックＢＬＫ０〜ＢＬＫｎのワード
線の本数はｍ本である。また、スペアブロックＳＢ内の
ワード線の本数もｍ本である。ここで、スペアワード線
ブロックＳＷＢ内のスペアワード線の本数は、ｍ本より
少ない。ブロックアドレスプリデコーダ２１は、ブロッ
クアドレスをプリデコードしブロックアドレスプリデコ
ード信号PreDecＢ０〜PreDecＢｎを、スペアワード線選
択回路２５、スペアブロック選択回路２７およびブロッ
クデコーダ２９に与える。

【００４３】スペアブロック選択回路２７に、不良ブロ
ックを選択する「Ｈ」レベルのブロックアドレスプリデ
コード信号が入力された場合、スペアブロック選択回路
２７は、「Ｈ」レベルのノーマルブロック非活性信号Ｎ
Ｂ１を、ＯＲ回路３１に与えるとともに、「Ｈ」レベル
のスペアブロック選択信号ＳＢＡをＸデコーダ８および
ＳＧ／ＳＬデコーダ４に与える。そして、ブロックデコ
ーダ２９は、ＯＲ回路３１から出力される「Ｈ」レベル
の信号を受け、非活性化される。これによって、すべて
のブロックＢＬＫ０〜ＢＬＫｎが非選択になり、すべて
のブロックＢＬＫ０〜ＢＬＫｎは非選択状態のままであ
る。すなわち、すべてのブロックＢＬＫ０〜ＢＬＫｎ
の、ワード線１７、ソースとしてのＮ⁺層１１およびセ
レクトゲート１９の電位は０Ｖになっている（図３参
照）。また、Ｘデコーダ８およびＳＧ／ＳＬデコーダ４
は、スペアブロック選択信号ＳＢＡを受けて、スペアブ
ロックＳＢを選択状態にする。すなわち、消去時では、
ＳＧ／ＳＬデコーダ４は、スペアブロックＳＢのセレク
トゲート１９およびソースとしてのＮ⁺層１１に−１１
Ｖの電圧を与える（図３参照）。また、消去時、Ｘデコ
ーダ８は、スペアブロックＳＢ内のすべてのワード線に
１２Ｖの電圧を与える（図３参照）。

【００４４】スペアワード線選択回路２５に、第１の不
良が生じているブロックを選択する「Ｈ」レベルのブロ
ックアドレスプリデコード信号および第１の不良が生じ
ているワード線を選択する「Ｈ」レベルのワードアドレ
スプリデコード信号が入力された場合、スペアワード線
選択回路２５は、「Ｈ」レベルのノーマルブロック非活
性信号ＮＢ１を、ＯＲ回路３１に与えるとともに、
「Ｈ」レベルのスペアワード線選択信号ＳＷＡを、ＳＧ
／ＳＬデコーダ２およびＸデコーダ６に与える。そし
て、ブロックデコーダ２９は、ＯＲ回路３１から出力さ
れる「Ｈ」レベルの信号を受け、非活性化される。これ
によって、すべてのブロックＢＬＫ０〜ＢＬＫｎが非選
択になり、すべてのブロックＢＬＫ０〜ＢＬＫｎは、非
選択状態のままである。すなわち、ブロックＢＬＫ０〜
ＢＬＫｎのすべてのワード線１７、すべてのソースとし
てのＮ⁺層１１およびすべてのセレクトゲート１９の電
位が０Ｖとなっている。また、ＳＧ／ＳＬデコーダ２お
よびＸデコーダ６は、スペアワード線選択信号ＳＷＡを
受けて、スペアワード線ブロックＳＷＢを選択状態にす
る。すなわち、動作モードに応じて、ＳＧ／ＳＬデコー
ダ２は、スペアブロックＳＢのセレクトゲート１９およ
びソースとしてのＮ⁺層１１に電圧を与え、Ｘデコーダ
６は、ワード線１７に電圧を与える（図３参照）。たと
えば、書込時においては、ＳＧ／ＳＬデコーダ２は、ス
ペアブロックＳＢのセレクトゲート１９に１２Ｖの電圧
を与え、ソースとしてのＮ⁺層１１をフローティングと
し、Ｘデコーダ６は、ワードアドレスプリデコード信号
に従って、ワード線１７に−１１Ｖの電圧を与える（図
３参照）。

【００４５】スペアワード線選択回路２５に、第１の不
良が生じているブロックを選択する「Ｈ」レベルのブロ
ックアドレスプリデコード信号および第１の不良が生じ
ているワード線を選択する「Ｈ」レベルのワードアドレ
スプリデコード信号が入力されず、かつ、スペアブロッ
ク選択回路２７に、不良ブロックを選択する「Ｈ」レベ
ルのブロックアドレスプリデコード信号が入力されない
場合は、ノーマルブロック非活性信号ＮＢ１，ＮＢ２
は、「Ｌ」レベルである。このため、ブロックデコーダ
２９は、ブロックＢＬＫ０〜ＢＬＫｎのうち、ブロック
アドレスプリデコード信号に従ったブロックを選択す
る。ブロックデコーダ２９によって選択されたブロック
に対応するＳＧ／ＳＬデコーダ３は、動作モードに応じ
て、選択されたブロックのセレクトゲート１９およびソ
ースとしてのＮ⁺層１１に、電圧を供給する（図３参
照）。選択されたブロックに対応するＸデコーダ５は、
消去時では、選択されたブロックのすべてのワード線１
７に１２Ｖの電圧を印加し、他の動作モードのときに
は、その動作モードに応じて、ワードアドレスプリデコ
ード信号に従ってワード線に電圧を与える。このように
して、選択されたブロックは、選択状態となる。

【００４６】図５は、図４のスペアワード線選択回路２
５の詳細を示す回路図である。図５を参照して、スペア
ワード線選択回路は、抵抗素子３７、ヒューズ３５，Ｗ
０〜Ｗｍ、Ｂ０〜Ｂｎ、ＰＭＯＳトランジスタ３９，４
１，４９，５１、ＮＭＯＳトランジスタ４３，４５，５
３，５５、ＮＯＲ回路４７およびインバータ５７，５９
からなる。抵抗素子３７は、電源電位Ｖｃｃを有するノ
ードとノードＮ３との間に接続される。ヒューズ３５
は、ノードＮ３と接地電位Ｖｓｓを有するノードとの間
に設けられる。ＰＭＯＳトランジスタ３９は、電源電位
Ｖｃｃを有するノードとノードＮ１との間に設けられ、
そのゲートは、ノードＮ３に接続される。ＰＭＯＳトラ
ンジスタ４１およびＮＭＯＳトランジスタ４３，４５
は、電源電位Ｖｃｃを有するノードと接地電位Ｖｓｓを
有するノードとの間に直列に接続される。ＰＭＯＳトラ
ンジスタ４１およびＮＭＯＳトランジスタ４３のゲート
には、対応するワードアドレスプリデコード信号PreDec
Ｘ０〜PreDecＸｍが入力される。ＮＭＯＳトランジスタ
４５のゲートは、ノードＮ３と接続される。ノードＮ１
と、ＰＭＯＳトランジスタ４１のドレインとの間には、
対応するヒューズＷ０〜Ｗｍが設けられる。

【００４７】ＰＭＯＳトランジスタ４９は電源電位Ｖｃ
ｃを有するノードとノードＮ２との間に設けられ、その
ゲートは、ノードＮ３に接続される。ＰＭＯＳトランジ
スタ５１およびＮＭＯＳトランジスタ５３，５５は、電
源電位Ｖｃｃを有するノードと接地電位Ｖｓｓを有する
ノードとの間に直列に接続される。ＰＭＯＳトランジス
タ５１およびＮＭＯＳトランジスタ５３のゲートには、
対応するブロックアドレスプリデコード信号PreDecＢ０
〜PreDecＢｎが入力される。ＮＭＯＳトランジスタ５５
のゲートは、ノードＮ３と接続される。ノードＮ２とＰ
ＭＯＳトランジスタ５１のドレインとの間には、対応す
るヒューズＢ０〜Ｂｎが設けられる。ＮＯＲ回路４７の
一方入力ノードは、ノードＮ１と接続され、他方入力ノ
ードは、ノードＮ２と接続される。ＮＯＲ回路４７の出
力ノードには、インバータ５７の入力ノードが接続され
る。インバータ５７の出力ノードには、インバータ５９
の入力ノードが接続される。ＮＯＲ回路４７からは、ス
ペアワード線選択信号ＳＷＡが出力される。インバータ
５９の出力ノードからは、ノーマルブロック非活性信号
ＮＢ１が出力される。なお、ヒューズＷ０〜Ｗｍ，Ｂ０
〜Ｂｎは、ポリシリコン等で形成される。

【００４８】第１の不良が生じているワード線（以下、
「不良ワード線」と呼ぶ）をスペアワード線（スペアワ
ード線ブロックＳＷＢ）で置換する場合は、ヒューズ３
５をブロー（切断）しておく。そして、不良ワード線が
存在するワードアドレスに相当するワードアドレスプリ
デコード信号が入力されるＰＭＯＳトランジスタ４１お
よびＮＭＯＳトランジスタ４３に対応するヒューズのみ
を残し、他のヒューズはすべてブローする。たとえば、
ワードアドレスプリデコード信号PreDecＸ０に相当する
ワードアドレスに存在する不良ワード線を置換する場
合、ヒューズＷ０を残し、他のヒューズＷ１〜Ｗｍはす
べてブローする。そして、さらに、不良ワード線が存在
するブロックアドレスに相当するブロックアドレスプリ
デコード信号が入力されるＰＭＯＳトランジスタ５１お
よびＮＭＯＳトランジスタ５３に対応するヒューズのみ
を残し、他のヒューズはすべてブローする。たとえば、
ブロックアドレスプリデコード信号PreDecＢ０に相当す
るブロックアドレスに存在する不良ワード線を置換する
場合、ヒューズＢ０のみを残し、他のヒューズＢ１〜Ｂ
ｎはすべてブローする。

【００４９】以上のように、ヒューズ３５，Ｗ０〜Ｗ
ｍ，Ｂ０〜Ｂｎを設定することにより、不良ワード線を
選択する「Ｈ」レベルのワードアドレスプリデコード信
号が入力された場合、そのワードアドレスプリデコード
信号が入力されるＰＭＯＳトランジスタ４１はオフにな
り、そのワードアドレスプリデコード信号が入力される
ＮＭＯＳトランジスタ４３はオンになる。このため、ノ
ードＮ１は「Ｌ」レベルとなる。なお、ヒューズ３５が
ブローされているため、ＮＭＯＳトランジスタ４５はす
べてオンとなっている。ここで、不良ワード線が存在す
るワードアドレスに相当するワードアドレスプリデコー
ド信号以外の「Ｈ」レベルのワードアドレスプリデコー
ド信号が入力された場合には、そのワードアドレスプリ
デコード信号が入力されるＰＭＯＳトランジスタ４１お
よびＮＭＯＳトランジスタ４３に対応するヒューズはす
べてブローされているため、ノードＮ１の電位レベルに
は影響を与えない。

【００５０】一方、スペアワード線選択回路に、不良ワ
ード線が存在するブロックを選択する「Ｈ」レベルのブ
ロックアドレスプリデコード信号が入力された場合、そ
のブロックアドレスプリデコード信号が入力されるＰＭ
ＯＳトランジスタ５１はオフになり、そのブロックアド
レスプリデコード信号が入力されるＮＭＯＳトランジス
タ５３はオンになる。このため、不良ワード線が存在す
るブロックを選択する「Ｈ」レベルのブロックアドレス
プリデコード信号が入力された場合には、ノードＮ２は
「Ｌ」レベルになる。なお、ヒューズ３５がブローされ
ているため、ＰＭＯＳトランジスタ４９はオフし、ＮＭ
ＯＳトランジスタ５５はオンしている。ここで、不良ワ
ード線が存在するブロックアドレスに相当するブロック
アドレスプリデコード信号以外の「Ｈ」レベルのブロッ
クアドレスプリデコード信号が入力された場合、そのブ
ロックアドレスプリデコード信号が入力されるＰＭＯＳ
トランジスタ５１およびＮＭＯＳトランジスタ５３に対
応するヒューズはすべてブローされているため、ノード
Ｎ２の電位レベルには影響を与えない。

【００５１】以上のように、不良ワード線を選択する
「Ｈ」レベルのワードアドレスプリデコード信号および
不良ワード線が存在するブロックを選択する「Ｈ」レベ
ルのブロックアドレスプリデコード信号が、スペアワー
ド線選択回路に入力された場合には、ノードＮ１および
ノードＮ２の電位が「Ｌ」レベルになる。このため、Ｎ
ＯＲ回路４７から出力されるスペアワード線選択信号Ｓ
ＷＡは「Ｈ」レベルとなる。そして、インバータ５９か
ら出力されるノーマルブロック非活性信号ＮＢ１は、
「Ｈ」レベルとなる。これによって、ブロックデコーダ
５９は非活性化され、ブロックＢＬＫ０〜ＢＬＫｎのす
べてが非選択になる。また、スペアワード線ブロックＳ
ＷＢが選択される。

【００５２】図６は、図４のスペアブロック選択回路２
７の詳細を示す回路図である。図６を参照して、スペア
ブロック選択回路は、抵抗素子６１、ヒューズ６３，Ｃ
０〜Ｃｎ、ＰＭＯＳトランジスタ６５，６７、ＮＭＯＳ
トランジスタ６９，７１およびインバータ７３，７５，
７７からなる。抵抗素子６１は、電源電位Ｖｃｃを有す
るノードとノードＮ５との間に設けられる。ヒューズ６
３は、ノードＮ５と接地電位Ｖｓｓを有するノードとの
間に設けられる。ＰＭＯＳトランジスタ６５は、電源電
位Ｖｃｃを有するノードとノードＮ４との間に設けら
れ、そのゲートは、ノードＮ５に接続される。ＰＭＯＳ
トランジスタ６７およびＮＭＯＳトランジスタ６９，７
１は、電源電位Ｖｃｃを有するノードと接地電位Ｖｓｓ
を有するノードとの間に直列に接続される。ＰＭＯＳト
ランジスタ６７のゲートおよびＮＭＯＳトランジスタ６
９のゲートには、対応するブロックアドレスプリデコー
ド信号PreDecＢ０〜PreDecＢｎが入力される。ＮＭＯＳ
トランジスタ７１のゲートはノードＮ５と接続される。
ノードＮ４とＰＭＯＳトランジスタ６７のドレインとの
間には、対応するヒューズＣ０〜Ｃｎが設けられる。イ
ンバータ７３の入力ノードは、ノードＮ４と接続され
る。インバータ７３は、スペアブロック選択信号ＳＢＡ
を出力する。インバータ７５の入力ノードは、インバー
タ７３の出力ノードに接続される。インバータ７７の入
力ノードは、インバータ７５の出力ノードに接続され
る。インバータ７７は、ノーマルブロック非活性信号Ｎ
Ｂ２を出力する。なお、ヒューズＣ０〜Ｃｎは、ポリシ
リコン等で形成される。

【００５３】不良ブロックを、スペアブロックＳＢで置
換する場合は、ヒューズ６３をブローしておく。そし
て、不良ブロックが存在するブロックアドレスに相当す
るブロックアドレスプリデコード信号が入力されるＰＭ
ＯＳトランジスタ６７およびＮＭＯＳトランジスタ６９
に対応するヒューズのみを残し、他のヒューズはすべて
ブローする。たとえば、ブロックアドレスプリデコード
信号PreDecＢ０に相当するブロックアドレスに存在する
ブロックを置換する場合、ヒューズＣ０を残し、他のヒ
ューズＣ１〜Ｃｎはすべてブローする。このように、ヒ
ューズ６３，Ｃ０〜Ｃｎを設定することによって、不良
ブロックを選択する「Ｈ」レベルのブロックアドレスプ
リデコード信号が入力された場合、そのブロックアドレ
スプリデコード信号が入力されるＰＭＯＳトランジスタ
６７は、オフになり、そのブロックアドレスプリデコー
ド信号が入力されるＮＭＯＳトランジスタ６９はオンに
なる。このため、不良ブロックを選択する「Ｈ」レベル
のブロックアドレスプリデコード信号が入力されるＰＭ
ＯＳトランジスタ６７のドレインとノードＮ４は「Ｌ」
レベルになる。なお、ヒューズ６３がブローされている
ため、ＰＭＯＳトランジスタ６５はオフしており、ＮＭ
ＯＳトランジスタ７１はオンしている。

【００５４】ここで、不良ブロックが存在するブロック
アドレスに相当するブロックアドレスプリデコード信号
以外の「Ｈ」レベルのブロックアドレスプリデコード信
号が入力された場合、そのブロックアドレスプリデコー
ド信号が入力されるＰＭＯＳトランジスタ６７に対応す
るヒューズはブローされているため、ノードＮ４の電位
レベルには影響を与えない。以上のように、不良ブロッ
クを選択する「Ｈ」レベルのブロックアドレスプリデコ
ード信号がスペアブロック選択回路に入力された場合に
は、ノードＮ４が「Ｌ」レベルとなるため、スペアブロ
ック選択信号ＳＢＡおよびノーマルブロック非活性信号
ＮＢ２が「Ｈ」レベルとなる。「Ｈ」レベルのノーマル
ブロック非活性信号によって、ブロックデコーダ２９
（図４）は非活性化され、ブロックＢＬＫ０〜ＢＬＫｍ
はすべて非選択となる。「Ｈ」レベルのスペアブロック
選択信号ＳＷＡによって、スペアブロックＳＢが選択状
態となる。

【００５５】上述のように、実施の形態１によるダイノ
ア型フラッシュメモリでは、第２の不良（ビット線〜ワ
ード線ショート）が生じているブロックを選択するブロ
ックアドレスが入力された場合は、そのブロックを含め
てすべてのブロックＢＬＫ０〜ＢＬＫｎを非選択にする
とともに、スペアブロックＳＢを選択する。このため、
第２の不良が生じているブロックが存在する場合でも、
救済可能である。さらに、スペアワード線ブロックＳＷ
Ｂにより、ビット不良および第１の不良が生じている場
合でも、救済可能である。その結果、実施の形態１によ
るダイノア型フラッシュメモリでは、生産歩留りを向上
させることができ、チップコストの高騰を防止できる。
なお、ビット不良に対しては、第１の不良が存在する場
合と同様にして、救済可能である。

【００５６】（実施の形態２）実施の形態２によるダイ
ノア型フラッシュメモリは、ビット不良、第１の不良、
第２の不良および第３の不良が生じた場合に救済可能な
ものである。また、実施の形態２によるダイノア型フラ
ッシュメモリの全体構成は、図１６に示したものと同様
である。実施の形態２によるダイノア型フラッシュメモ
リのメモリセルに対する消去動作は、図１４に示したメ
モリセルに対する消去動作と同様である。実施の形態２
によるダイノア型フラッシュメモリのメモリセルに対す
る書込動作は、図１５に示したメモリセルに対する書込
動作と同様である。

【００５７】図７は、実施の形態２によるダイノア型フ
ラッシュメモリの主要部を示す概略ブロック図である。
なお、図１と同様の部分については同一の参照符号を付
しその説明を適宜省略する。ブロックＢＬＫ０〜ＢＬＫ
ｎは、対応するＰ型ウェルＷＥ０〜ＷＥｎ上に形成され
る。そして、各Ｐ型ウェルＷＥ０〜ＷＥｎは、互いに電
気的に分離して形成されている。スペアブロックＳＢ
は、対応するＰ型ウェルＷＥＳＢに形成される。Ｐ型ウ
ェルＷＥＳＢは、Ｐ型ウェルＷＥ０〜ＷＥｎからさらに
電気的に分離して形成されている。スペアワード線ブロ
ックＳＷＢは、対応するＰ型ウェルＷＥＳＷに形成され
る。Ｐ型ウェルＷＥＳＷは、Ｐ型ウェルＷＥ０〜ＷＥ
ｎ，ＷＥＳＢからさらに電気的に分離して形成される。

【００５８】また、各ブロックＢＬＫ０〜ＢＬＫｍに対
応してＳＧ／ＳＬ／Ｗデコーダ７９が設けられる。スペ
アブロックＳＢに対応してＳＧ／ＳＬ／Ｗデコーダ８１
が設けられる。スペアワード線ブロックＳＷＢに対応し
てＳＧ／ＳＬ／Ｗデコーダ８３が設けられる。各ＳＧ／
ＳＬ／Ｗデコーダ７９，８１，８３は、セレクトゲート
デコーダ（図示せず）、ソースデコーダ（図示せず）お
よびウェルデコーダ（図示せず）を含んでいる。ＳＧ／
ＳＬ／Ｗデコーダ７９，８１，８３に含まれるセレクト
ゲートデコーダおよびソースデコーダは、図１に示した
ＳＧ／ＳＬデコーダ３，４，２に含まれるセレクトゲー
トデコーダおよびソースデコーダと同様のものである。
ＳＧ／ＳＬ／Ｗデコーダ７９に含まれるウェルデコーダ
は、動作モード（消去動作、書込動作、読出動作）に応
じて、対応するブロックが形成されるＰ型ウェルに電圧
を供給するものである。このウェルデコーダは、たとえ
ば消去時に、対応するブロックが選択された場合、その
ブロックが形成されるＰ型ウェルに−１１Ｖの電圧を与
える。ＳＧ／ＳＬ／Ｗデコーダ８１のウェルデコーダ
は、動作モードに応じて、Ｐ型ウェルＷＥＳＢに電圧を
与える。たとえば、このウェルデコーダは消去時、スペ
アブロックＳＢが選択された場合に、Ｐ型ウェルＷＥＳ
Ｂに−１１Ｖの電圧を与える。ＳＧ／ＳＬ／Ｗデコーダ
８３のウェルデコーダは、動作モードに応じて、Ｐ型ウ
ェルＷＥＳＷに電圧を与える。たとえば、書込時、スペ
アワード線ブロックＳＷＢが選択された場合、Ｐ型ウェ
ルＷＥＳＷには、電圧を与えず、Ｐ型ウェルの電圧を０
Ｖのままとする。

【００５９】図８は、実施の形態２によるダイノア型フ
ラッシュメモリにおいて、不良の救済方法を説明するた
めの図である。図８を参照して、第１の不良、ビット不
良および第２の不良が生じた場合の救済方法は、実施の
形態１によるダイノア型フラッシュメモリにおいて、第
１の不良、ビット不良および第２の不良が生じた場合の
救済方法（図２参照）と同様である。図７および図８を
参照して、第３の不良（ワード線〜ウェルショート）が
生じた場合には、第３の不良が生じているブロックを含
め、すべてのブロックＢＬＫ０〜ＢＬＫｎをすべて非選
択にし、スペアブロックＳＢを選択にする。すなわち、
第３の不良が生じているブロックをスペアブロックＳＢ
で置換するのである。

【００６０】図９は、第３の不良が存在するブロック
（以下、「不良ブロック」という）ＢＬＫｎを、スペア
ブロックＳＢによって救済する場合において、不良ブロ
ックＢＬＫｎおよびスペアブロックＳＢの状態を説明す
るための図である。なお、図３と同様の部分については
同一の参照符号を付しその説明を適宜省略する。

【００６１】図９を参照して、ブロックＢＬＫｎのメモ
リセルおよび選択トランジスタは、Ｐ型ウェルＷＥｎに
形成され、スペアブロックＳＢのメモリセルおよび選択
トランジスタは、Ｐ型ウェルＷＥＳＢに形成され、Ｐ型
ウェルＷＥｎとＰ型ウェルＷＥＳＢとは、電気的に分離
されている。ここで、メモリセルは、コントロールゲー
ト１７およびフローティングゲート１５を含み、Ｎ⁺層
１１をソースとし、Ｎ ⁺層９をドレインとしている。ま
た、選択トランジスタは、セレクトゲート１９およびＮ
⁺層９，１３を含んでいる。さらに、Ｐ型ウェルＷＥ
ｎ，ＷＥＳＢは、Ｐ型半導体基板１６の主表面側に形成
されるＮ型ウェル１４の上層に形成される。なお、ブロ
ックＢＬＫｎ以外のブロックや、スペアワード線ブロッ
クＳＷＢについても同様である。

【００６２】矢印ａに示すように、第３の不良（ワード
線〜ウェルショート）がブロックＢＬＫｎに生じてい
る。この不良ブロックＢＬＫｎを選択するブロックアド
レスが入力された場合、不良ブロックＢＬＫｎを含め
て、すべてのブロックＢＬＫ０〜ＢＬＫｎを非選択にす
る。すなわち、すべてのブロックＢＬＫ０〜ＢＬＫｎ
の、ワード線１７、ソースとしてのＮ⁺層１１、Ｐ型ウ
ェルＷＥ０〜ＷＥｎおよびセレクトゲート１９の電位は
０Ｖになっている。そして、消去時は、スペアブロック
ＳＢのセレクトゲート１９、Ｎ⁺層１１およびＰ型ウェ
ルＷＥＳＢには−１１Ｖの電圧が印加され、ワード線１
７には、１２Ｖの電圧が印加される。このように、不良
ブロックを選択するブロックアドレスが入力された場合
不良ブロックＢＬＫｎのワード線１７に与える電圧、ソ
ースとしてのＮ⁺層１１に与える電圧およびＰ型ウェル
ＷＥｎに与える電圧を、すべて、０Ｖにしている。そし
て、さらに、Ｐ型ウェルＷＥｎと、Ｐ型ウェルＷＥＳＢ
とは、電気的に分離されている。このため、第３の不良
に基づくリークはなく、スペアブロックＳＢのセレクト
ゲート１９、ソースとしてのＮ⁺層１１およびＰ型ウェ
ルＷＥＳＢに与える電圧（−１１Ｖ）を供給している負
電圧発生回路１１１（図１６参照）の電圧供給能力は低
下せず、確実に−１１Ｖの電圧を発生できる。

【００６３】図１０は、実施の形態２によるダイノア型
フラッシュメモリにおいて、不良を救済するための、不
良ブロックおよび不良ワード線の置換方法を説明するた
めの図である。なお、図７および図４と同様の部分につ
いては同一の参照符号を付しその説明を適宜省略する。
図１０を参照して、実施の形態２によるダイノア型フラ
ッシュメモリは、図７に示した主要部に加え、アドレス
バッファ２０、ブロックアドレスプリデコーダ２１、ワ
ードアドレスプリデコーダ２３、スペアワード線選択回
路２５、スペアブロック選択回路２７、ブロックデコー
ダ２９およびＯＲ回路３１を備えている。

【００６４】スペアブロック選択回路２７に、第３の不
良が生じているブロックを選択する「Ｈ」レベルのブロ
ックアドレスプリデコード信号が入力された場合、
「Ｈ」レベルのノーマルブロック非活性信号ＮＢ２を、
ＯＲ回路３１に与えるとともに、スペアブロック選択信
号ＳＢＡを、Ｘデコーダ８およびＳＧ／ＳＬ／Ｗデコー
ダ８１に与える。そして、ブロックデコーダ２９は、Ｏ
Ｒ回路３１から「Ｈ」レベルの信号を受け、非活性化さ
れる。これによって、すべてのブロックが非選択にな
る。すなわち、Ｐ型ウェルＷＥ０〜ＷＥｎ、ブロックＢ
ＬＫ０〜ＢＬＫｎのワード線１７、ソースとしてのＮ⁺
層１１およびセレクトゲート１９の電位は０Ｖのままで
ある。また、Ｘデコーダ８およびＳＧ／ＳＬ／Ｗデコー
ダ８１は、スペアブロック選択信号ＳＢＡを受けて、ス
ペアブロックＳＢを選択状態にする。たとえば、消去
時、スペアブロックＳＢのワード線１７に、Ｘデコーダ
８は、１２Ｖの電圧を与え、スペアブロックＳＢのソー
スとしてのＮ⁺層１１、セレクトゲート１９およびＰ型
ウェルＷＥＳＢに、ＳＧ／ＳＬ／Ｗデコーダ８１が−１
１Ｖの電圧を与える。なお、第２の不良が生じた場合に
おいて、不良ブロックの置換方法は、上述した第３の不
良が生じた場合の置換方法と同様である。

【００６５】スペアワード線選択回路２５に、第１の不
良が生じているブロックを選択する「Ｈ」レベルのブロ
ックアドレスプリデコード信号および第１の不良が生じ
ているワード線を選択する「Ｈ」レベルのワードアドレ
スプリデコード信号が入力された場合、スペアワード線
選択回路２５は、「Ｈ」レベルのノーマルブロック非活
性信号ＮＢ２をＯＲ回路３１に与えるとともに、スペア
ワード線選択信号ＳＷＡを、Ｘデコーダ６およびＳＧ／
ＳＬ／Ｗデコーダ８３に与える。そして、ブロックデコ
ーダ２９はＯＲ回路３１からの「Ｈ」レベルの信号を受
け、非活性化される。これによって、すべてのブロック
ＢＬＫ０〜ＢＬＫｎが非選択になる。すなわち、ブロッ
クＢＬＫ０〜ＢＬＫｎのワード線１７、ソースとしての
Ｎ⁺層１１およびセレクトゲート１９およびＰ型ウェル
ＷＥ０〜ＷＥｎの電位は０Ｖのままである。また、Ｘデ
コーダ６およびＳＧ／ＳＬ／Ｗデコーダ８３は、スペア
ワード線選択信号ＳＷＡを受けて、スペアワード線ブロ
ックＳＷＢを選択状態にする。すなわち、Ｘデコーダ６
は、動作モード（消去動作、書込動作、読出動作）に応
じて、スペアワード線ブロックＳＷＢのスペアワード線
に電圧を与える。また、ＳＧ／ＳＬ／Ｗデコーダ８３
は、スペアワード線ブロックＳＷＢのソースとしてのＮ
⁺層、セレクトゲート１９およびＰ型ウェルＷＥＳＷ
に、動作モードに応じて、電圧を与える。たとえば、Ｘ
デコーダ６は、ワードアドレスプリデコード信号に従っ
て、書込時にスペアワード線に−１１Ｖの電圧を与え、
ＳＧ／ＳＬ／Ｗデコーダ８３は、書込時に、スペアワー
ド線ブロックＳＷＢのセレクトゲート１９に１２Ｖの電
圧を与える。なお、ビット不良が生じた場合にも、第１
の不良が生じた場合と同様の置換を行なう。

【００６６】スペアワード線選択信号ＳＷＡおよびスペ
アブロック選択信号ＳＢＡが「Ｌ」レベルのときには、
すなわち、不良ブロック（第２の不良が存在するブロッ
クを含む）を選択するブロックアドレスや不良ワード線
が存在するワードアドレスが入力されないときは、ブロ
ックデコーダ２９は、ブロックアドレスプリデコード信
号に従って、ブロックを選択する。そして、選択された
ブロックに対応するＸデコーダ５は、ワードアドレスプ
リデコード信号に従って、選択されたブロックのワード
線１７に、動作モードに応じて、電圧を印加する。選択
されたブロックに対応するＳＧ／ＳＬ／Ｗデコーダ７９
は、選択されたブロックのセレクトゲート１９、Ｎ⁺層
１１および選択されたブロックが形成されるＰ型ウェル
ＷＥ０〜ＷＥｎに、動作モードに応じて、電圧を与え
る。たとえば、ブロックＢＬＫ１に、第３の不良が存在
し、ブロックＢＬＫ０が選択された場合を考える。この
場合には、ブロックＢＬＫ１〜ＢＬＫｎは非選択になっ
ており、ブロックＢＬＫ１のワード線１７、ソースとし
てのＮ⁺層１１、セレクトゲート１９およびＰ型ウェル
ＷＥ１には０Ｖの電圧が与えられている。さらに、選択
されたブロックＢＬＫ０が形成されるＰ型ウェルＷＥ０
と、第３の不良が存在するブロックＢＬＫ１が形成され
るＰ型ウェルＷＥ１とは電気的に分離されている。この
ため、ブロックＢＬＫ１の第３の不良を原因としたリー
クは生じず、ブロックＢＬＫ０に悪影響を与えない。

【００６７】ここで、スペアワード線選択回路２５は、
図５のスペアワード線選択回路と同様のものであり、ヒ
ューズの設定の仕方も同様である。スペアブロック選択
回路２７は、図６のスペアブロック選択回路と同様のも
のであり、ヒューズの設定の仕方も同様である。

【００６８】以上のように、実施の形態２によるダイノ
ア型フラッシュメモリでは、ブロックＢＬＫ０〜ＢＬＫ
ｎが形成されるＰ型ウェルＷＥ０〜ＷＥｎは、互いに電
気的に分離され、また、スペアブロックＳＢが形成され
るＰ型ウェルＷＥＳＢは、Ｐ型ウェルＷＥ０〜ＷＥｎと
さらに電気的に分離して形成され、また、スペアワード
線ブロックＳＷＢが形成されるＰ型ウェルＷＥＳＷは、
Ｐ型ウェルＷＥ０〜ＷＥｎ，ＷＥＳＢからさらに電気的
に分離して形成される。そして、第３の不良が生じてい
るブロックを選択するブロックアドレスが入力された場
合は、すべてのブロックＢＬＫ０〜ＢＬＫｎを非選択に
するとともに、スペアブロックＳＢを選択する。このた
め、第３の不良が生じているブロックが存在する場合で
も、チップ不良を防止できる。さらに、ビット不良、第
１の不良および第２の不良に対しても、実施の形態１に
よるダイノア型フラッシュメモリと同様に救済できる。

【００６９】したがって、実施の形態２によるダイノア
型フラッシュメモリでは、実施の形態１によるダイノア
型フラッシュメモリよりさらに生産歩留りを向上させる
ことができ、チップコストの高騰を防止できる。

【００７０】（実施の形態３）図１および図７に示すス
ペアブロックＳＢでは、メモリセルトランジスタ（図示
せず）の数が多いため、そのスペアブロックＳＢ内で、
ワード線に第１の不良が発生したり、ビット不良が発生
したりする可能性もある。そこで、実施の形態３による
ダイノア型フラッシュメモリでは、スペアブロックＳＢ
に生じるビット不良および第１の不良に対する救済を可
能とする。実施の形態３によるダイノア型フラッシュメ
モリの全体構成および主要部は、図１６および図７に示
したダイノア型フラッシュメモリの全体構成および主要
部と同様である。

【００７１】図１１は、実施の形態３によるダイノア型
フラッシュメモリにおいて、スペアブロックに存在する
不良を救済するための、不良ワード線の置換方法を説明
するための図である。なお、図１０と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。図
１１を参照して、図１０と異なるのは、スペアワード線
選択回路２５からのノーマルブロック非活性信号ＮＢ１
が、スペアブロック選択回路２７に入力されていること
である。スペアワード線選択回路２５は、図５のスペア
ワード線選択回路と同様のものである。

【００７２】図１２は、図１１のスペアブロック選択回
路２７の詳細を示す回路図である。なお、図６と同様の
部分については同一の参照符号を付しその説明を適宜省
略する。図１２を参照して、実施の形態３によるダイノ
ア型フラッシュメモリに用いるスペアブロック選択回路
は、図６のインバータ７３の代わりに、ＮＯＲ回路８５
を設けたものである。そして、ＮＯＲ回路８５の一方入
力ノードは、ノードＮ４と接続され、他方入力ノードに
は、スペアワード線選択回路２５からのノーマルブロッ
ク非活性信号ＮＢ１が与えられる。

【００７３】図１１、図１２および図５を参照して、ス
ペアブロックＳＢ内で、ビット不良または第１の不良が
生じているワード線（以下、「不良ワード線」という）
を、スペアワード線ブロックＳＷＢ内のスペアワード線
で置換する方法を説明する。不良ワード線を、スペアワ
ード線で置換する場合は、スペアワード線選択回路２５
およびスペアブロック選択回路２７のヒューズＷ０〜Ｗ
ｎ，Ｂ０〜Ｂｎ，Ｃ０〜Ｃｎを以下のように設定する。
スペアワード線選択回路２５のヒューズＢ０〜Ｂｎを、
スペアブロック選択回路２７のヒューズＣ０〜Ｃｎと同
じに設定する。すなわち、ヒューズＢ０〜Ｂｎ，Ｃ０〜
Ｃｎのうち、不良ブロックが存在するブロックアドレス
に相当するブロックアドレスプリデコード信号に対応す
るヒューズのみを残し、他のヒューズはすべてブローす
る。たとえば、不良ブロックが存在するブロックアドレ
スに存在するブロックアドレスプリデコード信号が、ブ
ロックアドレスプリデコード信号PreDecＢ０の場合は、
スペアブロック選択回路２７のヒューズＣ０およびスペ
アワード線選択回路２５のヒューズＢ０のみを残し、他
のヒューズＣ１〜Ｃｎ，Ｂ１〜Ｂｎはすべてブローす
る。ここで、不良ブロックは、第２または第３の不良が
生じているブロックのことである。

【００７４】また、スペアワード線選択回路２５のヒュ
ーズＷ０〜Ｗｎは、不良ワード線が存在するスペアブロ
ックＳＢ内のワードアドレスに相当するワードアドレス
プリデコード信号に対応するヒューズのみを残し、他の
ヒューズはすべてブローする。たとえば、不良ワード線
が存在するスペアブロック内のワードアドレスに相当す
るワードアドレスプリデコード信号が、ワードアドレス
プリデコード信号PreDecＸ０である場合は、ヒューズＷ
０のみを残し、他のヒューズＷ１〜Ｗｎはすべてブロー
する。

【００７５】以上のようにヒューズＷ０〜Ｗｎ，Ｂ０〜
Ｂｎ，Ｃ０〜Ｃｎを設定することにより、スペアワード
線選択回路２５およびスペアブロック選択回路２７が以
下のように動作して、スペアブロックＳＢ内の不良ワー
ド線を、スペアワード線で置換する。不良ブロックを選
択するブロックアドレスおよびスペアブロックＳＢ内の
不良ワード線を選択するワードアドレスが入力されたと
する。このとき、スペアブロック選択回路２７には、不
良ブロックが存在するブロックアドレスに相当するブロ
ックアドレスプリデコード信号（「Ｈ」レベル）が入力
されるため、スペアブロック選択回路２７のノードＮ４
が「Ｌ」レベルになって、スペアブロックＳＢを選択し
ようとする。しかし、ＮＯＲ回路８５には、「Ｈ」レベ
ルのノーマルブロック非活性信号ＮＢ１が入力されてい
るため（理由は後述する）、スペアブロック選択信号Ｓ
ＢＡは「Ｌ」レベルとなり、スペアブロックＳＢは選択
されない。

【００７６】スペアワード線選択回路２５には、不良ブ
ロックが存在するブロックアドレスに存在するブロック
アドレスプリデコード信号（「Ｈ」レベル）および不良
ワード線が存在するスペアブロックＳＢ内のワードアド
レスに相当するワードアドレスプリデコード信号
（「Ｈ」レベル）が入力されるため、スペアワード線選
択回路２５のノードＮ１およびノードＮ２の電位は、
「Ｌ」レベルになり、スペアワード線選択信号ＳＷＡお
よびノーマルブロック非活性信号ＮＢ１が「Ｈ」レベル
になる。このため、ブロックデコーダ２９が非活性化さ
れ、すべてのブロックＢＬＫ０〜ＢＬＫｎが非選択にな
る。そして、さらに、スペアワード線ブロックＳＷＢが
選択され、スペアブロックＳＢ内の不良ワード線が、ス
ペアワード線ブロックＳＷＢ内のスペアワード線によっ
て置換される。

【００７７】図１３は、実施の形態３によるダイノア型
フラッシュメモリにおいて、不良を救済する場合に、ど
のような置換を行なうのかを説明するための図である。
図１３を参照して、スペアブロック選択回路２７のヒュ
ーズＣ０〜Ｃｎの設定のみ行なえば、不良ブロックが、
スペアブロックＳＢに置換される。すなわち、スペアブ
ロック選択回路２７に、不良ブロックが存在するブロッ
クアドレスＸに相当するブロックアドレスプリデコード
信号（「Ｈ」レベル）が入力された場合、ブロックアド
レスＸに存在する不良ブロックが、スペアブロックＳＢ
によって置換される。このような置換方法は、実施の形
態２によるダイノア型フラッシュメモリの置換方法と同
様であり、第２の不良または第３の不良が生じた場合の
救済方法として用いられる。

【００７８】図１３を参照して、スペアワード線選択回
路２５のヒューズＷ０〜Ｗｎ，Ｂ０〜Ｂｎの設定のみを
行なえば、不良が存在するワード線（不良ワード線）
が、スペアワード線によって置換される。すなわち、ス
ペアワード線選択回路２５に、不良ワード線が存在する
ブロックアドレスＸに相当するブロックアドレスプリデ
コード信号（「Ｈ」レベル）および不良ワード線が存在
するワードアドレスＹに相当するワードアドレスプリデ
コード信号（「Ｈ」レベル）が入力された場合、ブロッ
クアドレスＸに存在するブロック内の、ワードアドレス
Ｙに存在するワード線が、スペアワード線ブロックＳＷ
Ｂ内のスペアワード線によって置換される。このような
置換方法は、実施の形態２によるダイノア型フラッシュ
メモリの置換方法と同様であり、ビット不良または第１
の不良が生じた場合の救済方法として用いられる。図１
３を参照して、スペアブロック選択回路２７のヒューズ
Ｗ０〜Ｗｎ，Ｂ０〜Ｂｎの設定と、スペアブロック選択
回路２５のヒューズＣ０〜Ｃｎの設定とを同時に行なえ
ば、スペアブロックＳＢ内の不良ワード線が、スペアワ
ード線ブロックＳＷＢ内のスペアワード線に置換され
る。ただし、スペアワード線選択回路２５のヒューズＢ
０〜Ｂｎを、スペアブロック選択回路２７のヒューズＣ
０〜Ｃｎと同じに設定しておく必要がある。すなわち、
スペアブロック選択回路２７に、不良ブロックが存在す
るブロックアドレスＸに相当するブロックアドレスプリ
デコード信号（「Ｈ」レベル）が入力され、スペアワー
ド線選択回路２５に、不良ブロックが存在するブロック
アドレスＸに相当するブロックアドレスプリデコード信
号（「Ｈ」レベル）および不良ワード線が存在するスペ
アブロックＳＢ内のワードアドレスＹに相当するワード
アドレスプリデコード信号（「Ｈ」レベル）が入力され
た場合、スペアブロックＳＢ内のワードアドレスＹに存
在するワード線が、スペアワード線ブロックＳＷＢ内の
スペアワード線によって置換される。

【００７９】以上のように、実施の形態３によるダイノ
ア型フラッシュメモリでは、ビット不良、第１の不良、
第２の不良および第３の不良が、ブロックＢＬＫ０〜Ｂ
ＬＫｎに生じた場合に救済可能であるとともに、スペア
ブロックＳＢ内にビット不良または第１の不良が生じた
場合にも救済可能である。その結果、実施の形態３によ
るダイノア型フラッシュメモリでは、実施の形態２によ
るダイノア型フラッシュめもよりも、さらに、生産歩留
りを向上させることができ、チップコストの高騰を防止
できる。

【００８０】

【発明の効果】この発明に係る不揮発性半導体記憶装置
では、ウェル分割されており、かつ、選択されたブロッ
クだけを選択状態にする。すなわち、非選択のブロック
は非選択状態にする。このため、ワード線〜ウェルショ
ートが生じても、リークは生じず、チップ不良となるの
を防止できる。その結果、この発明に係る不揮発性半導
体記憶装置では、生産歩留りを向上させることができ、
チップコストの高騰を防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるダイノア型フラ
ッシュメモリの主要部を示す概略ブロック図である。

【図２】本発明の実施の形態１によるダイノア型フラ
ッシュメモリにおいて、不良の救済方法を説明するため
の図である。

【図３】第２の不良（ビット線〜ワード線ショート）
が存在するブロック（不良ブロック）を、スペアブロッ
クによって救済した場合において、不良ブロックおよび
スペアブロックの状態を説明するための図である。

【図４】本発明の実施の形態１によるダイノア型フラ
ッシュメモリにおいて、不良を救済するための、不良ブ
ロックおよび不良ワード線の置換方法を説明するための
図である。

【図５】図４のスペアワード線選択回路の詳細を示す
回路図である。

【図６】図４のスペアブロック選択回路の詳細を示す
回路図である。

【図７】本発明の実施の形態２によるダイノア型フラ
ッシュメモリの主要部を示す概略ブロック図である。

【図８】本発明の実施の形態２によるダイノア型フラ
ッシュメモリにおいて、不良の救済方法を説明するため
の図である。

【図９】第３の不良（ワード線〜ウェルショート）が
存在するブロック（不良ブロック）を、スペアブロック
によって救済する場合において、不良ブロックおよびス
ペアブロックの状態を説明するための図である。

【図１０】本発明の実施の形態２によるダイノア型フ
ラッシュメモリにおいて、不良を救済するための、不良
ブロックおよび不良ワード線の置換方法を説明するため
の図である。

【図１１】本発明の実施の形態３によるダイノア型フ
ラッシュメモリにおいて、不良を救済するための、不良
ブロックおよび不良ワード線の置換方法を説明するため
の図である。

【図１２】図１１のスペアブロック選択回路の詳細を
示す回路図である。

【図１３】本発明の実施の形態３によるダイノア型フ
ラッシュメモリにおいて、不良を救済する場合に、どの
ような置換を行なうのかを説明するための図である。

【図１４】従来のダイノア型フラッシュメモリにおい
て、消去動作を説明するための図である。

【図１５】従来のダイノア型フラッシュメモリにおい
て、書込動作を説明するための図である。

【図１６】従来のダイノア型フラッシュメモリの全体
構成を示す概略ブロック図である。

【図１７】第１の不良（ワード線〜ワード線ショー
ト）が存在するブロックが選択状態になったときの従来
のダイノア型フラッシュメモリの構造を示す図である。

【図１８】第２の不良（ビット線〜ワード線ショー
ト）が存在するブロックが選択状態になったときの、従
来のダイノア型フラッシュメモリの構造を示す図であ
る。

【図１９】第２の不良（ビット線〜ワード線ショー
ト）が存在するブロックが非選択状態になったときの、
従来のダイノア型フラッシュメモリの構造を示す図であ
る。

【図２０】第３の不良（ワード線〜ウェルショート）
が存在するブロックが選択状態になったときの、従来の
ダイノア型フラッシュメモリの構造を示す図である。

【図２１】第３の不良（ワード線〜ウェルショート）
が存在するブロックが非選択状態になったときの、従来
のダイノア型フラッシュメモリの構造を示す図である。

【図２２】従来のダイノア型フラッシュメモリの主要
部を示す概略ブロック図である。

【図２３】従来のダイノア型フラッシュメモリにおい
て、不良の救済方法を説明するための図である。

【符号の説明】

１Ｐ型ウェル、２〜４ＳＧ／ＳＬデコーダ、５，
６，８Ｘデコーダ、７，１０７ウェル電位発生回
路、９〜１３Ｎ⁺層、１２チャネル、１４Ｎ型ウ
ェル、１５フローティングゲート、１６Ｐ型半導体
基板、１７コントロールゲート（ワード線）、１９
セレクトゲート、２１コンタクトホール、２０アド
レスバッファ、２１ブロックアドレスプリデコーダ、
２３ワードアドレスプリデコーダ、２５スペアワー
ド線選択回路、２７スペアブロック選択回路、２９
ブロックデコーダ、３１ＯＲ回路、３５，６５ヒュ
ーズ、３７，６１抵抗素子、３９，４１，４９，５
１，６５，６７，１２３，１２５ＰＭＯＳトランジス
タ、４３，４５，５３，５５，６９，７１，１２７，１
２９ＮＭＯＳトランジスタ、４７，８５ＮＯＲ回
路、５７，５９，７３〜７７，１３１，１３３インバ
ータ、７９〜８３ＳＧ／ＳＬ／Ｗデコーダ、８７書込
／消去制御回路、８９，９１ソースデコーダ、９３
データ入出力バッファ、９５センスアンプ、９７デ
ータドライバ、９９Ｙゲート、１０１Ｘデコーダ
群、１０３セレクタデコーダ群、１０５カラムラッ
チ回路群、１０９高電圧発生回路、１１１負電圧発
生回路、１１３〜１１９スイッチング回路、１２１
Ｙデコーダ、１３５ベリファイ電圧発生回路、ＢＬＫ
０〜ＢＬＫｎブロック、ＳＢスペアブロック、ＳＷ
Ｂスペアワード線ブロック、ＮＢ１，ＮＢ２ノーマ
ルブロック非活性信号、ＳＷＡスペアワード線選択信
号、ＳＢＡスペアブロック選択信号、Ｎ１〜Ｎ５ノ
ード、Ｗ０〜Ｗｍ，Ｂ０〜Ｂｎ，Ｃ０〜Ｃｎヒュー
ズ、PreDecＸ０〜PreDecＸｎワードアドレスプリデコ
ード信号、PreDecＢ０〜PreDecＢｎブロックアドレス
プリデコード信号、ＷＥ０〜ＷＥｎＰ型ウェル、ＭＢ
Ｌ主ビット線、ＳＢＬ副ビット線、ＷＬワード線、
ＭＣスタックゲート型のメモリセル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林真一東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者河井伸治東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者大前正東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者大井誠東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者松尾章則東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者和田正志東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者小堺健司東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】不揮発性半導体記憶装置であって、各々が、複数のスタックゲート型のメモリセルを含む複
数のブロックと、ブロック選択アドレスに従って、前記ブロックを選択す
るブロック選択手段とを備え、前記複数のブロックは、互いに電気的に分離して形成さ
れた複数の第１導電型のウェルに形成され、前記不揮発性半導体記憶装置は、前記ブロック選択手段によって選択された前記ブロック
が形成される前記ウェルに、動作モードに応じて電圧を
供給するウェル選択手段と、前記ブロック選択手段によって選択された前記ブロック
に含まれる前記メモリセルのソースに動作モードに応じ
て、電圧を供給するソース選択手段とをさらに備える、
不揮発性半導体記憶装置。
【請求項２】前記不揮発性半導体記憶装置は、前記ブロックと実質同じ構成の第１のスペアブロック
と、不良ブロックを選択するブロック選択アドレスが入力さ
れた場合、前記第１のスペアブロックを選択し、前記第
１のスペアブロックが選択されるときは、前記複数のブ
ロックが非選択になるように前記ブロック選択手段を制
御する第１のスペアブロック選択手段とをさらに備え、前記第１のスペアブロックは、前記複数のウェルからさ
らに分離されたウェルに形成され、そのウェルは前記第
１導電型であり、前記ウェル選択手段は、前記第１のスペアブロックが選
択された場合は、前記第１のスペアブロックが形成され
る前記ウェルに、動作モードに応じて電圧を供給し、前記ソース選択手段は、前記第１のスペアブロックが選
択される場合は、前記第１のスペアブロックに含まれる
スタックゲート型のメモリセルのソースに動作モードに
応じて電圧を供給する、請求項１に記載の不揮発性半導
体記憶装置。
【請求項３】前記ブロックは、各々が、対応する前記
メモリセルと接続された複数のワード線をさらに含み、前記不揮発性半導体記憶装置は、１つの前記ブロックに含まれる前記複数のワード線より
少ないスペアワード線と、前記ワード線に接続される前
記メモリセルと同じ態様で、前記スペアワード線に接続
される複数のスタックゲート型のメモリセルとを含む第
２のスペアブロックと、不良ワード線を選択するブロック選択アドレスおよびワ
ード線選択アドレスが入力された場合、前記第２のスペ
アブロックを選択し、前記第２のスペアブロックが選択
されるときは、前記複数のブロックが非選択になるよう
に、前記ブロック選択手段を制御する第２のスペアブロ
ック選択手段とをさらに備え、前記第２のスペアブロックは、前記複数のブロックが形
成される前記複数のウェルからさらに分離されたウェル
に形成され、そのウェルは前記第１導電型であり、前記ウェル選択手段は、前記第２のスペアブロックが選
択された場合は、前記第２のスペアブロックが形成され
る前記ウェルに動作モードに応じて電圧を供給し、前記ソース選択手段は、前記第２のスペアブロックが選
択される場合は、前記第２のスペアブロックに含まれる
前記メモリセルのソースに動作モードに応じて、電圧を
供給する、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】前記ブロックは、各々が、対応する前記メモリセルと接続された複数のワ
ード線をさらに含み、前記不揮発性半導体記憶装置は、１つの前記ブロックに含まれる前記複数のワード線より
少ないスペアワード線と、前記ワード線に接続される前
記メモリセルと同じ態様で、前記スペアワード線に接続
される複数のスタックゲート型のメモリセルとを含む第
２のスペアブロックと、不良ワード線を選択するブロック選択アドレスおよびワ
ード線選択アドレスが入力された場合、前記第２のスペ
アブロックを選択し、前記第２のスペアブロックが選択
されるときは、前記複数のブロックが非選択になるよう
に、前記ブロック選択手段を制御する第２のスペアブロ
ック選択手段とをさらに備え、前記第２のスペアブロックは、前記複数のブロックが形
成される前記複数のウェルおよび前記第１のスペアブロ
ックが形成される前記ウェルからさらに分離されたウェ
ルに形成され、そのウェルは前記第１導電型であり、前記ウェル選択手段は、前記第２のスペアブロックが選
択された場合は、前記第２のスペアブロックが形成され
る前記ウェルに動作モードに応じて電圧を供給し、前記ソース選択手段は、前記第２のスペアブロックが選
択された場合は、前記第２のスペアブロックに含まれる
前記メモリセルのソースに動作モードに応じて電圧を供
給し、不良ブロックを選択する前記ブロック選択アドレスおよ
び、前記第１のスペアブロック内の不良ワード線を選択
する前記ワード線選択アドレスが入力された場合、前記
第２のスペアブロック選択手段は、前記第１のスペアブ
ロックを非選択にするように前記第１のスペアブロック
選択手段を制御するとともに、前記第２のスペアブロッ
クを選択する、請求項２に記載の不揮発性半導体記憶装
置。
【請求項５】前記第１導電型の前記ウェルは、そのウ
ェルと同じ導電型の半導体基板の主表面側に形成される
第２導電型のウェルの上層に形成される、請求項１、
２、３または４のいずれか１項に記載の不揮発性半導体
記憶装置。
【請求項６】前記不揮発性半導体記憶装置は、ＮＯＲ
型である、請求項１、２、３または４のいずれか１項に
記載の不揮発性半導体記憶装置。