JPH03290960A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03290960A JPH03290960A JP2243866A JP24386690A JPH03290960A JP H03290960 A JPH03290960 A JP H03290960A JP 2243866 A JP2243866 A JP 2243866A JP 24386690 A JP24386690 A JP 24386690A JP H03290960 A JPH03290960 A JP H03290960A
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- JP
- Japan
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- conductivity type
- type well
- memory cell
- well
- cell array
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電気的書替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関する。
（ＥＥＰＲＯＭ）に関する。
（従来の技術）
ＥＥＦＲＯＭの一つとして、高集積化が可能なＮＡＮＤ
セル型ＥＥＰＲＯＭが知られている。
セル型ＥＥＰＲＯＭが知られている。
これは、複数のメモリセルをそれらのソース、ドレイン
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常電荷蓄積層と制御ゲートが積層されたＦ Ｅ ＴＭＯ
Ｓ構造を有する。メモリセルアレイは、例えばｎ型シリ
コン基板に形成されたｐ型つェル内に集積形成される。
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常電荷蓄積層と制御ゲートが積層されたＦ Ｅ ＴＭＯ
Ｓ構造を有する。メモリセルアレイは、例えばｎ型シリ
コン基板に形成されたｐ型つェル内に集積形成される。
ＮＡＮＤセルのドレイン側は選択ゲートを介してビット
線に接続され、ソース側はやはり選択ゲートを介してソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。
線に接続され、ソース側はやはり選択ゲートを介してソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。データ書込みの動作は、ビット線から最も離れた位
置のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには高電圧ＶｐＩ）（−２０Ｖ程度）を印加
し、それよりビット線側にあるメモリセルの制御ゲート
および選択ゲートには中間電位（−１０Ｖ程度）を印加
し、ビット線にはデータに応じてＯＶまたは中間電位を
与える。ビット線にＯＶが与えられた時、その電位は選
択メモリセルのドレインまで伝達されて、ドレインから
浮遊ゲートに電子注入が生じる。これによりその選択さ
れたメモリセルのしきい値は正方向にシフトする。ビッ
ト線に中間電位が与えられたときは電子注入が起こらず
、しきい値変化がない。
る。データ書込みの動作は、ビット線から最も離れた位
置のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには高電圧ＶｐＩ）（−２０Ｖ程度）を印加
し、それよりビット線側にあるメモリセルの制御ゲート
および選択ゲートには中間電位（−１０Ｖ程度）を印加
し、ビット線にはデータに応じてＯＶまたは中間電位を
与える。ビット線にＯＶが与えられた時、その電位は選
択メモリセルのドレインまで伝達されて、ドレインから
浮遊ゲートに電子注入が生じる。これによりその選択さ
れたメモリセルのしきい値は正方向にシフトする。ビッ
ト線に中間電位が与えられたときは電子注入が起こらず
、しきい値変化がない。
データ消去は、ＮＡＮＤセル内のすべてのメモリセルに
対して同時に行われる。すなわち全ての制御ゲート、選
択ゲートをＯＶとし、ビット線およびソース線を浮遊状
態として、ｐ型ウェルおよびｎ型基板に高電圧２０Ｖを
印加する。これにより、全てのメモリセルで浮遊ゲート
の電子がｐ型ウェルに放出され、しきい値は負方向にシ
フトする。
対して同時に行われる。すなわち全ての制御ゲート、選
択ゲートをＯＶとし、ビット線およびソース線を浮遊状
態として、ｐ型ウェルおよびｎ型基板に高電圧２０Ｖを
印加する。これにより、全てのメモリセルで浮遊ゲート
の電子がｐ型ウェルに放出され、しきい値は負方向にシ
フトする。
データ読出し動作は、選択されたメモリセルの制御ゲー
トをＯｖとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Ｖｃｃ（−５Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。
トをＯｖとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Ｖｃｃ（−５Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。
以上の動作説明から明らかなように、従来のＮＡＮＤセ
ル型ＥＥＰＲＯＭでは、データ消去は、メモリセルアレ
イが形成されたｐ型ウェルに２０Ｖ程度の高電圧を印加
して行われる。これにより同じｐ型ウェルに形成されて
いるメモリセルは全て消去される。このことは、メモリ
セルアレイの一部分を選択的に消去してデータ書き替え
を行うことができないことを意味する。
ル型ＥＥＰＲＯＭでは、データ消去は、メモリセルアレ
イが形成されたｐ型ウェルに２０Ｖ程度の高電圧を印加
して行われる。これにより同じｐ型ウェルに形成されて
いるメモリセルは全て消去される。このことは、メモリ
セルアレイの一部分を選択的に消去してデータ書き替え
を行うことができないことを意味する。
大容量ＥＥＰＲＯＭの将来の有望な応用分野として、磁
気記録媒体の置き換えがある。たとえば、フロッピーデ
ィスクやハードディスク等の置き換えである。これら磁
気ディスクでは、消去／書き込みの単位として、５１２
にバイトから１にバイトの範囲が設定されている。ＥＥ
ＰＲＯＭにおいても、従って１にバイト程度の消去単位
を持つことが望まれる。
気記録媒体の置き換えがある。たとえば、フロッピーデ
ィスクやハードディスク等の置き換えである。これら磁
気ディスクでは、消去／書き込みの単位として、５１２
にバイトから１にバイトの範囲が設定されている。ＥＥ
ＰＲＯＭにおいても、従って１にバイト程度の消去単位
を持つことが望まれる。
（発明が解決しようとする課題）
以上のように従来のＥＥＦＲＯＭでは、一つのウェル内
に形成された複数のセルを複数の単位ブロックに分けて
データ消去することができないという問題があった。
に形成された複数のセルを複数の単位ブロックに分けて
データ消去することができないという問題があった。
本発明はこの様な点に鑑みなされたもので、適当なメモ
リセルアレイ・ブロック単位毎のデータ消去を可能とし
た不揮発性半導体記憶装置を提供することを目的とする
。
リセルアレイ・ブロック単位毎のデータ消去を可能とし
た不揮発性半導体記憶装置を提供することを目的とする
。
［発明の構成コ
（課題を解決するための手段）
本発明は、第１導電型半導体基板に第２導電型ウェルが
形成され、前記第２導電型ウェル内に電荷蓄積層と制御
ゲートが積層された電気的書替え可能なＭＯＳ）ランジ
スタ構造のメモリセルを有するメモリセルアレイが形成
された不揮発性半導体記憶装置において、メモリセルア
レイが複数ブロックに分割され、各ブロック毎に前記第
２導電型ウェルの電位を設定するウェル電位設定用電極
が配設されていることを特徴とする。
形成され、前記第２導電型ウェル内に電荷蓄積層と制御
ゲートが積層された電気的書替え可能なＭＯＳ）ランジ
スタ構造のメモリセルを有するメモリセルアレイが形成
された不揮発性半導体記憶装置において、メモリセルア
レイが複数ブロックに分割され、各ブロック毎に前記第
２導電型ウェルの電位を設定するウェル電位設定用電極
が配設されていることを特徴とする。
本発明において特に好ましくは、第２導電型ウェル内に
形成されたメモリセルアレイを基準電位配線となる第１
導電型拡散層によって取囲まれた複数ブロックに分割し
、各ブロック毎に前記第２導電型ウェルの電位を設定す
るウェル電位設定用電極を配設する構成とする。
形成されたメモリセルアレイを基準電位配線となる第１
導電型拡散層によって取囲まれた複数ブロックに分割し
、各ブロック毎に前記第２導電型ウェルの電位を設定す
るウェル電位設定用電極を配設する構成とする。
（作 用）
本発明によれば、ＥＥＦＲＯＭの消去単位を適当な大き
さに設定することによって、フロッピーディスクやハー
ドディスクの置き換えが可能になり、ＥＥＦＲＯＭの応
用分野が拡大される。特に第２導電型ウェルをマスク上
で複数に分割することをせず、メモリセルアレイの基準
電位線となる第１導電型拡散層によって取囲まれた複数
ブロックに分割することにより、チップサイズを大きく
することなく消去単位を小さくすることができる。
さに設定することによって、フロッピーディスクやハー
ドディスクの置き換えが可能になり、ＥＥＦＲＯＭの応
用分野が拡大される。特に第２導電型ウェルをマスク上
で複数に分割することをせず、メモリセルアレイの基準
電位線となる第１導電型拡散層によって取囲まれた複数
ブロックに分割することにより、チップサイズを大きく
することなく消去単位を小さくすることができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のＮＡＮＤセル型
ＥＥＦＲＯＭのメモリセルアレイ部の平面図であり、第
２図はそのＡ−Ａ’断面図、第３図は同じ（Ｂ−Ｂ’断
面図である。ｎ型シリコン基板にｐ型ウェル２が形成さ
れ、このｐ型ウェル２内に複数のＮＡＮＤセルからなる
メモリセルアレイが形成されている。一つのＮＡＮＤセ
ルに着目して説明するとこの実施例では、８個のメモリ
セルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを
構成している。メモリセルはそれぞれ、ｐ型ウェル２上
にゲート絶縁膜を介して積層形成された浮遊ゲート４
（４＋ 、 ４２ 、・・・、４８）と制御ゲート５（
５，，５□、・・・、５８）により構成されて、それら
のソース、ドレインであるｎ型拡散層６は隣接するもの
同士共用する形で、メモリセルが直列接続されている。
２図はそのＡ−Ａ’断面図、第３図は同じ（Ｂ−Ｂ’断
面図である。ｎ型シリコン基板にｐ型ウェル２が形成さ
れ、このｐ型ウェル２内に複数のＮＡＮＤセルからなる
メモリセルアレイが形成されている。一つのＮＡＮＤセ
ルに着目して説明するとこの実施例では、８個のメモリ
セルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを
構成している。メモリセルはそれぞれ、ｐ型ウェル２上
にゲート絶縁膜を介して積層形成された浮遊ゲート４
（４＋ 、 ４２ 、・・・、４８）と制御ゲート５（
５，，５□、・・・、５８）により構成されて、それら
のソース、ドレインであるｎ型拡散層６は隣接するもの
同士共用する形で、メモリセルが直列接続されている。
ＮＡＮＤセルのドレイン側。
ソース側には夫々、選択ゲート５１．５２が設けられて
いる。ＮＡＮＤセルのドレイン側拡散層６には、ＣＶＤ
酸化膜８上に配設されたビット線９がコンタクトしてい
る。行方向に並ΔＮＡＮＤセルの制御ゲート４は共通に
制御ゲート線ＣＧ、。
いる。ＮＡＮＤセルのドレイン側拡散層６には、ＣＶＤ
酸化膜８上に配設されたビット線９がコンタクトしてい
る。行方向に並ΔＮＡＮＤセルの制御ゲート４は共通に
制御ゲート線ＣＧ、。
ＣＧ２．・・・、ＣＣＳとして配設されている。選択ゲ
ート５□、５２もそれぞれ行方向に連続的に選択ゲート
制御線ＳＤＩ、ＳＳＩとして配設されている。一方、列
方向には、二つのＮＡＮＤセルがビット線コンタクト部
で折り返す形で配設されていて、列方向に走るビット線
９に共通接続されている。そしてＮＡＮＤセルのソース
拡散層７は、ビット線コンタクト部で上下に折り返され
たメモリセルアレイ領域Ａ、、Ａ２を取り囲んで形成さ
れ、これらの領域Ａ、、Ａ２で一つの消去単位ブロック
を構成している。この実施例ではこの消去単位ブロック
毎に、ビット線９が形成された基板上にＣＶＤ酸化膜１
０を介してウェル電位設定用電極配線１１がビット線９
と交差するように配設されている。このウェル電位設定
用電極配線１１は、ビット線９のコンタクト位置に隣接
するフィールド領域の位置でｐ型ウェル２に形成された
ｐ＋型型数散層１２コンタクトさせている。他の消去ブ
ロックについても同様に構成される。
ート５□、５２もそれぞれ行方向に連続的に選択ゲート
制御線ＳＤＩ、ＳＳＩとして配設されている。一方、列
方向には、二つのＮＡＮＤセルがビット線コンタクト部
で折り返す形で配設されていて、列方向に走るビット線
９に共通接続されている。そしてＮＡＮＤセルのソース
拡散層７は、ビット線コンタクト部で上下に折り返され
たメモリセルアレイ領域Ａ、、Ａ２を取り囲んで形成さ
れ、これらの領域Ａ、、Ａ２で一つの消去単位ブロック
を構成している。この実施例ではこの消去単位ブロック
毎に、ビット線９が形成された基板上にＣＶＤ酸化膜１
０を介してウェル電位設定用電極配線１１がビット線９
と交差するように配設されている。このウェル電位設定
用電極配線１１は、ビット線９のコンタクト位置に隣接
するフィールド領域の位置でｐ型ウェル２に形成された
ｐ＋型型数散層１２コンタクトさせている。他の消去ブ
ロックについても同様に構成される。
この様に構成されたＥＥＦＲＯＭの書き込み。
消去および読出しの動作を次に説明する。例えば、制御
ゲート線ＣＧ ｓに沿うメモリセルにデータ書込みを行
う場合、この制御ゲート線ＣＧ８に高電圧Ｖｐｐ−２０
Ｖを印加し、これよりビット線側の制御ゲート線ＣＧ、
〜ＣＧ７および選択ゲート線ＳＩ５＋には中間電位（−
１０Ｖ程度）を印加し、ビット線にはデータに応じてＯ
ｖまたは中間電位を与える。Ｏｖが与えられたビット線
に沿う選択メモリセルでは、ドレインから浮遊ゲートに
電子注入が生じ、メモリセルのしきい値は正方向にシフ
トする。中間電位が与えられたビット線に沿うメモリセ
ルでは電子注入が起こらず、変化がない。
ゲート線ＣＧ ｓに沿うメモリセルにデータ書込みを行
う場合、この制御ゲート線ＣＧ８に高電圧Ｖｐｐ−２０
Ｖを印加し、これよりビット線側の制御ゲート線ＣＧ、
〜ＣＧ７および選択ゲート線ＳＩ５＋には中間電位（−
１０Ｖ程度）を印加し、ビット線にはデータに応じてＯ
ｖまたは中間電位を与える。Ｏｖが与えられたビット線
に沿う選択メモリセルでは、ドレインから浮遊ゲートに
電子注入が生じ、メモリセルのしきい値は正方向にシフ
トする。中間電位が与えられたビット線に沿うメモリセ
ルでは電子注入が起こらず、変化がない。
同様の書き込み動作がビット線から離れたメモリセルか
ら順に行われる。
ら順に行われる。
データ消去は、消去単位ブロック毎に行われる。
例えば第１図のメモリセルアレイ領域Ａ１．Ａ２からな
る単位ブロック内の消去は、この中のすべての制御ゲー
ト線９選択ゲート線をＯｖ１ビット線を浮遊状態として
、ｎ型基板１．ソース拡散層７およびウェル電位設定用
電極配線１１に高電圧ｖｐｐを与える。他の消去単位ブ
ロックについては、制御ゲート線１選択ゲート線および
ウェル電位固定用電極配線をＯＶに保つ。これにより、
選択された単位ブロック内の全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
る単位ブロック内の消去は、この中のすべての制御ゲー
ト線９選択ゲート線をＯｖ１ビット線を浮遊状態として
、ｎ型基板１．ソース拡散層７およびウェル電位設定用
電極配線１１に高電圧ｖｐｐを与える。他の消去単位ブ
ロックについては、制御ゲート線１選択ゲート線および
ウェル電位固定用電極配線をＯＶに保つ。これにより、
選択された単位ブロック内の全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
この消去動作の際、選択されたブロックと他のブロック
のｐ型ウェル領域は、選択された単位ブロックを取囲む
ソース拡散層７から伸びる空乏層によって実質的に分離
される。その様子を第５図に示す。第５図において、ブ
ロックＡが消去のために選択されたセルアレイ・ブロッ
クであり、Ｂは非選択のセルアレイ・ブロックである。
のｐ型ウェル領域は、選択された単位ブロックを取囲む
ソース拡散層７から伸びる空乏層によって実質的に分離
される。その様子を第５図に示す。第５図において、ブ
ロックＡが消去のために選択されたセルアレイ・ブロッ
クであり、Ｂは非選択のセルアレイ・ブロックである。
選択されたブロックＡのｐ型ウェル領域２Ａには２０Ｖ
が印加され、非選択ブロックＢのｐ型ウェル領域２Ｂは
ＯＶとされる。またソース拡散層７および基板１には２
０Ｖが印加される。したがって斜線で示すように空乏層
１２が伸び、一つのｐ型ウェル２内で選択されたｐ型ウ
ェル領域２Ａは他のｐ型ウェル領域２８から電気的に分
離されて、選択されてブロック内でのみデータ消去が行
われることになる。
が印加され、非選択ブロックＢのｐ型ウェル領域２Ｂは
ＯＶとされる。またソース拡散層７および基板１には２
０Ｖが印加される。したがって斜線で示すように空乏層
１２が伸び、一つのｐ型ウェル２内で選択されたｐ型ウ
ェル領域２Ａは他のｐ型ウェル領域２８から電気的に分
離されて、選択されてブロック内でのみデータ消去が行
われることになる。
なおこのデータ消去動作の際、各部の電位印加のタイミ
ングは第４図のようにすることが好ましい。すなわちｎ
型基板１とソース拡散層７に高電圧ＶｐＩ）を印加し、
これに時間τの遅延を持たせて選択ブロックのウェル電
位設定用電極配線に高電圧ｖｐｐを与える。消去動作終
了時には逆に、ウェル電位設定用電極配線に与えた高電
圧ｖｐｐを先に０■に復帰させ、これに時間τだけ遅ら
せて他の高電圧Ｖｌ）ｐをＯＶに復帰させる。この様に
各部の高電圧ｖｐｐ印加に一定の遅延を持たせることに
よって、全てのｐ型ウェルに同時に高電圧Ｖｌ）ｐが印
加されるという事態が防止され、確実に選択されたブロ
ックのデータ消去が行われる。 データ読出し動作は、
ＮＡＮＤセル内で選択された制御ゲート線をＯＶとし、
それ以外のメモリセルの制御ゲートおよび選択ゲートを
電源電位Ｖｃｅ（−５Ｖ）として、選択メモリセルで電
流が流れるか否かを検出することにより行われる。
ングは第４図のようにすることが好ましい。すなわちｎ
型基板１とソース拡散層７に高電圧ＶｐＩ）を印加し、
これに時間τの遅延を持たせて選択ブロックのウェル電
位設定用電極配線に高電圧ｖｐｐを与える。消去動作終
了時には逆に、ウェル電位設定用電極配線に与えた高電
圧ｖｐｐを先に０■に復帰させ、これに時間τだけ遅ら
せて他の高電圧Ｖｌ）ｐをＯＶに復帰させる。この様に
各部の高電圧ｖｐｐ印加に一定の遅延を持たせることに
よって、全てのｐ型ウェルに同時に高電圧Ｖｌ）ｐが印
加されるという事態が防止され、確実に選択されたブロ
ックのデータ消去が行われる。 データ読出し動作は、
ＮＡＮＤセル内で選択された制御ゲート線をＯＶとし、
それ以外のメモリセルの制御ゲートおよび選択ゲートを
電源電位Ｖｃｅ（−５Ｖ）として、選択メモリセルで電
流が流れるか否かを検出することにより行われる。
以上のようにしてこの実施例によれば、ｐ型つェル内の
メモリセルアレイを複数の消去単位ブロックに分けて、
そのブロック毎のデータ消去ができる。したがって、大
容量化したＥＥＰＲＯＭによるフロッピーディスクやハ
ードディスクの置換が容易になる。ｐ型ウェルそのもの
をマスク上で単位ブロックごとに分割すると、深いｐ型
ウェルの形成には大きい横方向拡散を伴うため、大きい
面積を消費することになるが、この実施例ではｐ型ウェ
ルそのものは分割しないから、面精の増大は問題になら
ない。
メモリセルアレイを複数の消去単位ブロックに分けて、
そのブロック毎のデータ消去ができる。したがって、大
容量化したＥＥＰＲＯＭによるフロッピーディスクやハ
ードディスクの置換が容易になる。ｐ型ウェルそのもの
をマスク上で単位ブロックごとに分割すると、深いｐ型
ウェルの形成には大きい横方向拡散を伴うため、大きい
面積を消費することになるが、この実施例ではｐ型ウェ
ルそのものは分割しないから、面精の増大は問題になら
ない。
第６図は、別の実施例のＮＡＮＤセル型ＥＥＰＲＯＭの
第２図に対応する断面図である。
第２図に対応する断面図である。
この実施例では、消去単位ブロックを囲むｎ型ソース拡
散層７の下のｐ型ウェル２と基板１の界面にｎ型埋込み
拡散層１３を形成している。この様な埋込み拡散層１３
を設ければ、ソース拡散層７の下のｐ型ウェルの幅は実
質的に小さくなり、ｐ型ウェル２が深い場合にも消去時
の空乏層によるｐ型ウェル領域の分離が確実に行われる
。
散層７の下のｐ型ウェル２と基板１の界面にｎ型埋込み
拡散層１３を形成している。この様な埋込み拡散層１３
を設ければ、ソース拡散層７の下のｐ型ウェルの幅は実
質的に小さくなり、ｐ型ウェル２が深い場合にも消去時
の空乏層によるｐ型ウェル領域の分離が確実に行われる
。
第７図はさらに別の実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの第２図に対応する断面図である。
Ｍの第２図に対応する断面図である。
この実施例では、ｐ型ウェル２のソース拡散層７の下の
領域１４を浅く形成している。これはたとえば、ｐ型ウ
ェル２を形成する際のイオン注入時に、ソース拡散層形
成領域にマスクを形成してイオン注入されないようにし
ておく。そうすると、ｐ型中エル形成時の熱工程でソー
ス拡散層７の下にｐ型イオンが拡散してｐ型ウェル２は
形成されるものの浅いｐ型ウェル層となる。
領域１４を浅く形成している。これはたとえば、ｐ型ウ
ェル２を形成する際のイオン注入時に、ソース拡散層形
成領域にマスクを形成してイオン注入されないようにし
ておく。そうすると、ｐ型中エル形成時の熱工程でソー
ス拡散層７の下にｐ型イオンが拡散してｐ型ウェル２は
形成されるものの浅いｐ型ウェル層となる。
この実施例によっても、同様に単位消去ブロックのｐ型
ウェル領域は空乏層によって、他の単位消去ブロックの
ｐ型ウェル領域からの分離が確実に行われる。
ウェル領域は空乏層によって、他の単位消去ブロックの
ｐ型ウェル領域からの分離が確実に行われる。
また、ソース拡散層領域のｐ型つェル深さを実質的に浅
くすることは、ソース拡散層をメモリセルの他のソース
、ドレイン領域より深く形成することによっても可能で
ある。さらに以上の組み合わせによっても、単位消去ブ
ロックのｐ型ウェル領域を他の領域から空乏層によって
分離する事ができる。
くすることは、ソース拡散層をメモリセルの他のソース
、ドレイン領域より深く形成することによっても可能で
ある。さらに以上の組み合わせによっても、単位消去ブ
ロックのｐ型ウェル領域を他の領域から空乏層によって
分離する事ができる。
第８図はさらに別の実施例のＮＡＮＤセル型ＥＥＦＲＯ
Ｍの第２図に対応する断面図である。
Ｍの第２図に対応する断面図である。
この実施例においては、これまでの実施例と異なり、消
去単位ブロックを決めるソース拡散層７をｐ型ウェル２
より深くｎ型基板１に達する深さに形成している。これ
は実質的に消去単位ブロック毎にｐ型ウェルを形成した
と等価になっている。
去単位ブロックを決めるソース拡散層７をｐ型ウェル２
より深くｎ型基板１に達する深さに形成している。これ
は実質的に消去単位ブロック毎にｐ型ウェルを形成した
と等価になっている。
この実施例の場合、読出し動作は、ソース拡散層７とｎ
型基板１が接続されているため、ｎ型基板１が接地なら
ば従来と同様である。ただし通常、ｎ型基板を用いたＣ
ＭＯＳＬＳＩの場合、ｎ型基板にはＶｃｃを与える。こ
の場合には、ビット線を″Ｌルベルのフローティングに
しておいて、例えばメモリセルＭ２を読出す場合を例に
とると、制御ゲートＣＧ１２をＯＶ、他の制御ゲートＣ
Ｇ １１゜ＣＧ１３〜ＣＧ１８を５Ｖ、選択ゲート線１
ｔｓＤ１゜ＳＳＩともに５ｖとし、ｐ型ウェル２をｏＶ
に設定する。メモリセルＭ２が“０”プログラムされて
いれば、そのしきい値は負であるため、Ｖｃｃであるソ
ース拡散層から従来とは逆にビット線に電流が流れる。
型基板１が接続されているため、ｎ型基板１が接地なら
ば従来と同様である。ただし通常、ｎ型基板を用いたＣ
ＭＯＳＬＳＩの場合、ｎ型基板にはＶｃｃを与える。こ
の場合には、ビット線を″Ｌルベルのフローティングに
しておいて、例えばメモリセルＭ２を読出す場合を例に
とると、制御ゲートＣＧ１２をＯＶ、他の制御ゲートＣ
Ｇ １１゜ＣＧ１３〜ＣＧ１８を５Ｖ、選択ゲート線１
ｔｓＤ１゜ＳＳＩともに５ｖとし、ｐ型ウェル２をｏＶ
に設定する。メモリセルＭ２が“０”プログラムされて
いれば、そのしきい値は負であるため、Ｖｃｃであるソ
ース拡散層から従来とは逆にビット線に電流が流れる。
メモリセルＭ２が″１１プログラムされていれば、その
しきい値は正で、ビット線には電流が流れない。この様
に従来とは電流を流す方向を逆にして読出すことができ
る。
しきい値は正で、ビット線には電流が流れない。この様
に従来とは電流を流す方向を逆にして読出すことができ
る。
この実施例の場合、ソース拡散層７を深くする分その幅
が大きくなるが、ｐ型ウェルをマスク上で分断する場合
に比べると面積増大は小さい。またソース拡散層７はメ
モリセルブロックの周りのみであるので、この点でも面
積増大は問題にならない。そしてこの実施例によれば、
これまでの実施例と異なり、消去単位ブロックはｐｎ接
合分離される。
が大きくなるが、ｐ型ウェルをマスク上で分断する場合
に比べると面積増大は小さい。またソース拡散層７はメ
モリセルブロックの周りのみであるので、この点でも面
積増大は問題にならない。そしてこの実施例によれば、
これまでの実施例と異なり、消去単位ブロックはｐｎ接
合分離される。
第９図は、第８図の変形例であり、ソース拡散層７でｐ
型ウェル２を分断し易くするために、ソース拡散層７の
下でｐ型ウェル２をあらがじめ浅くしたものである。
型ウェル２を分断し易くするために、ソース拡散層７の
下でｐ型ウェル２をあらがじめ浅くしたものである。
第９図の様な構造を得るための製造工程例を第１０図（
ａ）〜Ｃｄ）に示す。ｎ型シリコン基板１にｐ型ウェル
を形成するためのイオン注入工程において、ソース拡散
層形成領域にマスク２１を形成しておく（第１０図（ａ
））。その後の熱工程でｐ型ウェル２はマスク２１の下
にもできるが、その部分の厚さは薄くなる（第１０図（
ｂ））。そしてマスク２２を用いてソース拡散層形成の
イオン注入を行う（第１０図（Ｃ））。このとき、消去
単位ブロックを取り囲むソース拡散層７となる領域のｐ
型層が十分に薄ければ、メモリセルのソース。
ａ）〜Ｃｄ）に示す。ｎ型シリコン基板１にｐ型ウェル
を形成するためのイオン注入工程において、ソース拡散
層形成領域にマスク２１を形成しておく（第１０図（ａ
））。その後の熱工程でｐ型ウェル２はマスク２１の下
にもできるが、その部分の厚さは薄くなる（第１０図（
ｂ））。そしてマスク２２を用いてソース拡散層形成の
イオン注入を行う（第１０図（Ｃ））。このとき、消去
単位ブロックを取り囲むソース拡散層７となる領域のｐ
型層が十分に薄ければ、メモリセルのソース。
ドレイン拡散層と同時にこれを形成しても基板に達する
ようにすることができる。もちろんソース拡散層７を、
素子の他のソース、ドレイン拡散層とは別に深く形成し
てもよい。
ようにすることができる。もちろんソース拡散層７を、
素子の他のソース、ドレイン拡散層とは別に深く形成し
てもよい。
第１１図（ａ）〜（Ｃ）はさらに別の製造工程例である
。ソース拡散層領域はあらかじめ素子分離領域と同じ絶
縁膜３１を形成しておく（第１１図（ａ））。そして積
層構造のゲートを形成しく第１１図（ｂ） ） 、その
後選択的にソース拡散層領域の絶縁膜３１をエツチング
除去して、ここに深いソース拡散層７を形成する（第１
１図（Ｃ））。これによっても第９図の実施例の構造が
得られる。
。ソース拡散層領域はあらかじめ素子分離領域と同じ絶
縁膜３１を形成しておく（第１１図（ａ））。そして積
層構造のゲートを形成しく第１１図（ｂ） ） 、その
後選択的にソース拡散層領域の絶縁膜３１をエツチング
除去して、ここに深いソース拡散層７を形成する（第１
１図（Ｃ））。これによっても第９図の実施例の構造が
得られる。
以上の実施例ではＮＡＮＤセル型ＥＥＰＲＯＭを説明し
たが、本発明はこれに限られるものではなく、同様のメ
モリセル構造を有し、ｐ型ウェルとメモリセルの電荷蓄
積層の間でトンネル電流を利用してデータ書き替えを行
う形式の他のＥＥＦＲＯＭにも適用することができる。
たが、本発明はこれに限られるものではなく、同様のメ
モリセル構造を有し、ｐ型ウェルとメモリセルの電荷蓄
積層の間でトンネル電流を利用してデータ書き替えを行
う形式の他のＥＥＦＲＯＭにも適用することができる。
［発明の効果］
以上述べたように本発明によれば、データ消去単位を分
割して磁気ディスクの置き換えを可能としたＥＥＦＲＯ
Ｍを提供することができる。
割して磁気ディスクの置き換えを可能としたＥＥＦＲＯ
Ｍを提供することができる。
第１図は本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図、第２図はそのＡ−
Ａ’断面図、 第３図はおなしくＢ−Ｂ’断面図、 第４図はデータ消去時の動作波形を示す図、第５図は消
去単位ブロックの電気的分離の様子を示す図、 第６図は他の実施例のＥＥＦＲＯＭの第２図に対応する
断面図、 第７図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第８図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第９図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第１０図（ａ）〜（ｄ）は第９図の構造の製造工程例を
示す図、 第１１図（ａ）〜（Ｃ）は他の製造工程例を示す図であ
る。 １・・・ｎ型シリコン基板、２・・・ｐ型ウェル、３・
・・浮遊ゲート、４・・・制御ゲート、６・・・ソース
、ドレイン拡散層、７・・・ソース拡散層、８゜１０・
・・ＣＶＤ酸化膜、９・・・ビット線、１１・・・ウェ
ル電位設定用電極配線、１２・・・ｐ＋型コンタクト部
、１３・・・ｎ型埋込み拡散層、１４・・・浅い拡散層
部分、Ｍ、〜Ｍ８・・・メモリセル。
Ｍのメモリセルアレイを示す平面図、第２図はそのＡ−
Ａ’断面図、 第３図はおなしくＢ−Ｂ’断面図、 第４図はデータ消去時の動作波形を示す図、第５図は消
去単位ブロックの電気的分離の様子を示す図、 第６図は他の実施例のＥＥＦＲＯＭの第２図に対応する
断面図、 第７図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第８図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第９図はさらに他の実施例のＥＥＦＲＯＭの第２図に対
応する断面図、 第１０図（ａ）〜（ｄ）は第９図の構造の製造工程例を
示す図、 第１１図（ａ）〜（Ｃ）は他の製造工程例を示す図であ
る。 １・・・ｎ型シリコン基板、２・・・ｐ型ウェル、３・
・・浮遊ゲート、４・・・制御ゲート、６・・・ソース
、ドレイン拡散層、７・・・ソース拡散層、８゜１０・
・・ＣＶＤ酸化膜、９・・・ビット線、１１・・・ウェ
ル電位設定用電極配線、１２・・・ｐ＋型コンタクト部
、１３・・・ｎ型埋込み拡散層、１４・・・浅い拡散層
部分、Ｍ、〜Ｍ８・・・メモリセル。
Claims (8)
- （１）第１導電型半導体基板に第２導電型ウェルが形成
され、前記第２導電型ウェル内に電荷蓄積層と制御ゲー
トが積層された電気的書替え可能なＭＯＳトランジスタ
構造のメモリセルを有するメモリセルアレイが形成され
た不揮発性半導体記憶装置において、 前記メモリセルアレイが複数ブロックに分割され、 前記複数ブロックのそれぞれに前記第２導電型ウェルの
電位を設定するウェル電位設定用電極が配設されている
、 ことを特徴とする不揮発性半導体記憶装置。 - （２）第１導電型半導体基板に第２導電型ウェルが形成
され、前記第２導電型ウェル内に、電荷蓄積層と制御ゲ
ートが積層されたＭＯＳトランジスタ構造のメモリセル
を有するメモリセルアレイが形成された不揮発性半導体
記憶装置において、一つの第２導電型ウェル内に形成さ
れたメモリセルアレイが基準電位配線となる第１導電型
拡散層によって取囲まれて複数ブロックに分割され、前
記複数ブロックのそれぞれに前記第２導電型ウェルの電
位を設定するウェル電位設定用電極が配設されている、 ことを特徴とする不揮発性半導体記憶装置。 - （３）前記メモリセルは、電荷蓄積層と第２導電型ウェ
ル間のトンネル電流による電荷の授受によって電気的書
替えが行われるものであることを特徴とする請求項１ま
たは２記載の不揮発性半導体記憶装置。 - （４）前記メモリセルは、電荷蓄積層と第２導電型ウェ
ル間のトンネル電流による電荷の授受によって電気的書
替えを可能としてものであって、複数個ずつ隣接するも
の同士でソース、ドレインを共用する形で直列接続され
てＮＡＮＤセルが構成されている請求項１または２記載
の不揮発性半導体記憶装置。 - （５）前記基準電位線となる第１導電型拡散層は、前記
第２導電型ウェルを突き抜けて前記第１導電型半導体基
板に接続されていることを特徴とする請求項２記載の不
揮発性半導体記憶装置。 - （６）第１導電型半導体基板に第２導電型ウェルが形成
され、前記第２導電型ウェル内に、浮遊ゲートと制御ゲ
ートが積層されたＦＥＴＭＯＳ構造のメモリセルが、そ
のソース、ドレインを隣接するもの同士で共用する形で
直列接続されてＮＡＮＤセルを構成してマトリクス配列
されたメモリセルアレイを有し、各ＮＡＮＤセルの一端
部のドレインは選択ゲートを介して列方向に走るビット
線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向
に並ぶＮＡＮＤセルについて連続的に配設されてワード
線を構成する不揮発性半導体記憶装置において、 一つの第２導電型ウェル内に形成されたメモリセルアレ
イが基準電位配線となる第１導電型ソース拡散層によっ
て取囲まれて複数ブロックに分割され、 前記複数ブロックのそれぞれに前記第２導電型ウェルの
電位を設定するウェル電位設定用電極配線が前記ワード
線と同じ方向に配設され、かつビット線コンタクト位置
に隣接する位置で第２導電型ウェルにコンタクトしてい
る、 ことを特徴とする不揮発性半導体記憶装置。 - （７）前記複数ブロックは、列方向に分割されているこ
とを特徴とする請求項６記載の不揮発性半導体記憶装置
。 - （８）前記基準電位線となる第１導電型ソース拡散層は
、前記第２導電型ウェルを突き抜けて前記第１導電型半
導体基板に接続されていることを特徴とする請求項６記
載の不揮発性半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-84639 | 1990-03-30 | ||
| JP8463990 | 1990-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290960A true JPH03290960A (ja) | 1991-12-20 |
Family
ID=13836263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243866A Pending JPH03290960A (ja) | 1990-03-30 | 1990-09-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290960A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798547A (en) * | 1995-11-29 | 1998-08-25 | Nec Corporation | Non-volatile semiconductor memory device having NAND structure cells |
| US5847995A (en) * | 1996-05-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a plurality of blocks provided on a plurality of electrically isolated wells |
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| US6198125B1 (en) | 1996-01-22 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2009289949A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1990
- 1990-09-17 JP JP2243866A patent/JPH03290960A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798547A (en) * | 1995-11-29 | 1998-08-25 | Nec Corporation | Non-volatile semiconductor memory device having NAND structure cells |
| US6198125B1 (en) | 1996-01-22 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US6448135B1 (en) | 1996-01-22 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US6734492B2 (en) | 1996-01-22 | 2004-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile vertical channel semiconductor device |
| US5847995A (en) * | 1996-05-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a plurality of blocks provided on a plurality of electrically isolated wells |
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2009289949A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
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