JPH09307011A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09307011A JPH09307011A JP12349096A JP12349096A JPH09307011A JP H09307011 A JPH09307011 A JP H09307011A JP 12349096 A JP12349096 A JP 12349096A JP 12349096 A JP12349096 A JP 12349096A JP H09307011 A JPH09307011 A JP H09307011A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 Ｐチャンネル型、Ｎチャンネル型ともに専用
工程を殆ど要することなく効率的にバイポーラ型ＩＣに
一体化させる。 【解決手段】 Ｐ型基板１１の上にＮ型エピタキシャル
層１２を形成し島領域を形成する。Ｐ＋コレクタ埋め込
み層１３、コレクタ導出領域１８、エミッタ領域２０を
形成して縦型のＰＮＰトランジスタ１６を形成し、コレ
クタ埋め込み層１７と同時にＩＧＢＴ１５の第２のコレ
クタ埋め込み層２２を形成し、コレクタ導出領域１８と
同時に第２のコレクタ導出領域２３を形成する。Ｐ型拡
散領域２５とソース領域２６およびゲート電極２７を形
成してＩＧＢＴ１５とする。
工程を殆ど要することなく効率的にバイポーラ型ＩＣに
一体化させる。 【解決手段】 Ｐ型基板１１の上にＮ型エピタキシャル
層１２を形成し島領域を形成する。Ｐ＋コレクタ埋め込
み層１３、コレクタ導出領域１８、エミッタ領域２０を
形成して縦型のＰＮＰトランジスタ１６を形成し、コレ
クタ埋め込み層１７と同時にＩＧＢＴ１５の第２のコレ
クタ埋め込み層２２を形成し、コレクタ導出領域１８と
同時に第２のコレクタ導出領域２３を形成する。Ｐ型拡
散領域２５とソース領域２６およびゲート電極２７を形
成してＩＧＢＴ１５とする。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型バイ
ポーラトランジスタ（以下ＩＧＢＴと称す）を効率よく
集積化した半導体集積回路に関する。
ポーラトランジスタ（以下ＩＧＢＴと称す）を効率よく
集積化した半導体集積回路に関する。
【０００２】
【従来の技術】ＩＧＢＴは、パワーＭＯＳＦＥＴ等と並
んで高出力・高耐圧型のスイッチング素子であり、ＮＰ
Ｎ型トランジスタの電流能力が高い利点とパワーＭＯＳ
ＦＥＴの電圧駆動が可能である利点との両方を併せ持つ
素子である。図３にＩＧＢＴの構造を示す。同図におい
て、１はＰ＋型の半導体基板、２はＮ型のエピタキシャ
ル層、３はエピタキシャル層表面に形成したＰ型の拡散
領域、４はＰ型拡散領域３の表面に形成したＮ＋型のソ
ース領域、５はゲート酸化膜の上に形成したポリシリコ
ンゲート電極である。ゲート電極５下部のＰ型拡散層３
の表面をチャンネルとして、ゲート電極に印加する電圧
によりソース・コレクタ（Ｐ＋型半導体基板１）間の電
流を制御するようになっている。この素子はＰ型拡散層
３をエミッタ、Ｎ型のエピタキシャル層２をベース、Ｐ
＋型半導体基板１をコレクタとするＰＮＰトランジスタ
がＯＮ動作して伝導度変調を行うので、パワーＭＯＳＦ
ＥＴより小さいＯＮ抵抗を得ることができる。上記はＮ
チャンネル型の素子であるがＰ型とＮ型を反転すればＰ
チャンネル型の素子となる。
んで高出力・高耐圧型のスイッチング素子であり、ＮＰ
Ｎ型トランジスタの電流能力が高い利点とパワーＭＯＳ
ＦＥＴの電圧駆動が可能である利点との両方を併せ持つ
素子である。図３にＩＧＢＴの構造を示す。同図におい
て、１はＰ＋型の半導体基板、２はＮ型のエピタキシャ
ル層、３はエピタキシャル層表面に形成したＰ型の拡散
領域、４はＰ型拡散領域３の表面に形成したＮ＋型のソ
ース領域、５はゲート酸化膜の上に形成したポリシリコ
ンゲート電極である。ゲート電極５下部のＰ型拡散層３
の表面をチャンネルとして、ゲート電極に印加する電圧
によりソース・コレクタ（Ｐ＋型半導体基板１）間の電
流を制御するようになっている。この素子はＰ型拡散層
３をエミッタ、Ｎ型のエピタキシャル層２をベース、Ｐ
＋型半導体基板１をコレクタとするＰＮＰトランジスタ
がＯＮ動作して伝導度変調を行うので、パワーＭＯＳＦ
ＥＴより小さいＯＮ抵抗を得ることができる。上記はＮ
チャンネル型の素子であるがＰ型とＮ型を反転すればＰ
チャンネル型の素子となる。
【０００３】
【発明が解決しようとする課題】ところで、ディスクリ
ート型の素子は電子機器のコスト高を招くので、集積化
したいというのが当然の要求である。しかしながら、複
数種類の素子を集積化することは困難であり、工程を複
雑にする欠点があった。
ート型の素子は電子機器のコスト高を招くので、集積化
したいというのが当然の要求である。しかしながら、複
数種類の素子を集積化することは困難であり、工程を複
雑にする欠点があった。
【０００４】
【課題を解決するための手段】本発明は上述した欠点に
鑑みなされたもので、縦型ＰＮＰトランジスタのＰ＋コ
レクタ埋め込み層、ＩＩＬのＰベース領域等と工程を共
用にして、Ｐチャンネル型、Ｎチャンネル型ともに、バ
イポーラ型集積回路内に効率的に組み込むことができる
絶縁ゲート型バイポーラトランジスタを提供するもので
ある。
鑑みなされたもので、縦型ＰＮＰトランジスタのＰ＋コ
レクタ埋め込み層、ＩＩＬのＰベース領域等と工程を共
用にして、Ｐチャンネル型、Ｎチャンネル型ともに、バ
イポーラ型集積回路内に効率的に組み込むことができる
絶縁ゲート型バイポーラトランジスタを提供するもので
ある。
【０００５】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照しながら詳細に説明する。図１はＰチャンネル型
のＩＧＢＴを集積回路化したものである。同図におい
て、１１はＰ型の単結晶シリコン半導体基板、１２は基
板１１上に気層成長法により形成したＮ型のエピタキシ
ャル層、１３は基板１１とエピタキシャル層１２との間
に埋め込み形成したＮ＋型の埋め込み層、１４はエピタ
キシャル層１２を接合分離して複数の島領域を形成する
Ｐ＋型の分離領域、１５はＩＧＢＴ素子、１６は縦型Ｐ
ＮＰトランジスタ、１７はＮ＋埋め込み層１３に重畳し
て埋め込み形成したＰ＋型の第１のコレクタ埋め込み
層、１８はエピタキシャル層１２表面から第１のコレク
タ埋め込み層１７に達するＰ＋型の第１のコレクタ導出
領域、１９は縦型ＰＮＰトランジスタ１６のベースとな
る領域、２０はベースとなる領域１９の表面に形成した
Ｐ型のエミッタ領域、２１はＮ＋型のベースコンタクト
領域である。エミッタ領域２０はＮＰＮトランジスタの
ベース拡散により、ベースコンタクト領域２１はＮＰＮ
トランジスタのエミッタ拡散により各々形成している。
また、Ｐ＋分離領域１４は上拡散層１４ａとした拡散層
１４ｂとを連結させることにより形成しており、上拡散
層１４ａと第１のコレクタ導出領域１８とを同じ工程
で、下拡散層１４ｂと第１のコレクタ埋め込み層１７と
を同じ工程で形成している。
を参照しながら詳細に説明する。図１はＰチャンネル型
のＩＧＢＴを集積回路化したものである。同図におい
て、１１はＰ型の単結晶シリコン半導体基板、１２は基
板１１上に気層成長法により形成したＮ型のエピタキシ
ャル層、１３は基板１１とエピタキシャル層１２との間
に埋め込み形成したＮ＋型の埋め込み層、１４はエピタ
キシャル層１２を接合分離して複数の島領域を形成する
Ｐ＋型の分離領域、１５はＩＧＢＴ素子、１６は縦型Ｐ
ＮＰトランジスタ、１７はＮ＋埋め込み層１３に重畳し
て埋め込み形成したＰ＋型の第１のコレクタ埋め込み
層、１８はエピタキシャル層１２表面から第１のコレク
タ埋め込み層１７に達するＰ＋型の第１のコレクタ導出
領域、１９は縦型ＰＮＰトランジスタ１６のベースとな
る領域、２０はベースとなる領域１９の表面に形成した
Ｐ型のエミッタ領域、２１はＮ＋型のベースコンタクト
領域である。エミッタ領域２０はＮＰＮトランジスタの
ベース拡散により、ベースコンタクト領域２１はＮＰＮ
トランジスタのエミッタ拡散により各々形成している。
また、Ｐ＋分離領域１４は上拡散層１４ａとした拡散層
１４ｂとを連結させることにより形成しており、上拡散
層１４ａと第１のコレクタ導出領域１８とを同じ工程
で、下拡散層１４ｂと第１のコレクタ埋め込み層１７と
を同じ工程で形成している。
【０００６】２２はＮ＋埋め込み層１３に重畳して埋め
込み形成したＰ＋型の第２のコレクタ埋め込み層、２３
はエピタキシャル層１２表面から第２のコレクタ埋め込
み層２２に達するＰ＋型の第２のコレクタ導出領域、２
４はＩＧＢＴの共通のベースとなる領域、２５はベース
となる領域２４の表面に形成したＰ型の拡散領域、２６
はＰ型拡散領域２５の表面に形成したＮ＋型のソース領
域、２７はソース領域２６近傍の上部にゲート酸化膜を
介して形成したポリシリコンゲート電極、２８はＰ型拡
散領域の表面に形成したＰ＋コンタクト領域、２９はエ
ピタキシャル層表面に形成したＮ＋コンタクト領域であ
る。
込み形成したＰ＋型の第２のコレクタ埋め込み層、２３
はエピタキシャル層１２表面から第２のコレクタ埋め込
み層２２に達するＰ＋型の第２のコレクタ導出領域、２
４はＩＧＢＴの共通のベースとなる領域、２５はベース
となる領域２４の表面に形成したＰ型の拡散領域、２６
はＰ型拡散領域２５の表面に形成したＮ＋型のソース領
域、２７はソース領域２６近傍の上部にゲート酸化膜を
介して形成したポリシリコンゲート電極、２８はＰ型拡
散領域の表面に形成したＰ＋コンタクト領域、２９はエ
ピタキシャル層表面に形成したＮ＋コンタクト領域であ
る。
【０００７】ＩＢＧＴ１５は、ベースとなる領域２４と
ソース領域２６との間のＰ型拡散層２５の表面をチャン
ネル部とするＭＯＳＦＥＴと、Ｐ型拡散領域２５をエミ
ッタ、ベースとなる領域２４をベース、第２のコレクタ
埋め込み層２２をコレクタとするＰＮＰトランジスタと
を組み合わせた素子であり、前記ＰＮＰトランジスタの
電流伝達率βを１．０以下にしたものである。そしてゲ
ート電極２７に印加した電圧により前記チャンネル部の
チャンネルを制御して、ソース・コレクタ間の電流を制
御するものである。コンタクト領域２９には電源電位Ｖ
ＣＣを印加してＩＧＢＴ１５のコレクタ基板１１とを分
離している。
ソース領域２６との間のＰ型拡散層２５の表面をチャン
ネル部とするＭＯＳＦＥＴと、Ｐ型拡散領域２５をエミ
ッタ、ベースとなる領域２４をベース、第２のコレクタ
埋め込み層２２をコレクタとするＰＮＰトランジスタと
を組み合わせた素子であり、前記ＰＮＰトランジスタの
電流伝達率βを１．０以下にしたものである。そしてゲ
ート電極２７に印加した電圧により前記チャンネル部の
チャンネルを制御して、ソース・コレクタ間の電流を制
御するものである。コンタクト領域２９には電源電位Ｖ
ＣＣを印加してＩＧＢＴ１５のコレクタ基板１１とを分
離している。
【０００８】ＩＧＢＴ１５の第２のコレクタ埋め込み層
２２は分離領域の下拡散層１４ｂおよび縦型ＰＮＰトラ
ンジスタ１６の第１の埋め込み層と同じ工程で形成し、
第２のコレクタ導出領域２３は第１のコレクタ導出領域
及び分離領域の上拡散層１４ａと同じ工程で形成してい
る。Ｎ＋ソース領域２６はＮＰＮトランジスタのエミッ
タ拡散によって形成すれば簡便である。
２２は分離領域の下拡散層１４ｂおよび縦型ＰＮＰトラ
ンジスタ１６の第１の埋め込み層と同じ工程で形成し、
第２のコレクタ導出領域２３は第１のコレクタ導出領域
及び分離領域の上拡散層１４ａと同じ工程で形成してい
る。Ｎ＋ソース領域２６はＮＰＮトランジスタのエミッ
タ拡散によって形成すれば簡便である。
【０００９】図２はＮチャンネル型のＩＧＢＴ素子を組
み込んだ実施の形態である。縦型ＰＮＰトランジスタ１
６等の同じ箇所には同じ符号を伏して説明を省略する。
同図において、３０はＩＩＬ素子、３１はＰチャンネル
型のＩＧＢＴ、３２は島領域の表面に形成したＰ型のＩ
ＩＬの第１のベース領域、３３は島領域表面に形成した
Ｐ＋型のインジェクタ領域、３４は第１のベース領域３
２の表面に形成したＮ＋型のコレクタ領域、３５は第１
のベース領域３２の表面にコレクタ領域３５を囲むよう
に形成したＰ型のベースコンタクト領域である。ＩＩＬ
３０のインジェクタ領域３３とベースコンタクト領域３
５はＮＰＮトランジスタのベース拡散工程により、コレ
クタ領域３４はエミッタ拡散により各々形成している。
み込んだ実施の形態である。縦型ＰＮＰトランジスタ１
６等の同じ箇所には同じ符号を伏して説明を省略する。
同図において、３０はＩＩＬ素子、３１はＰチャンネル
型のＩＧＢＴ、３２は島領域の表面に形成したＰ型のＩ
ＩＬの第１のベース領域、３３は島領域表面に形成した
Ｐ＋型のインジェクタ領域、３４は第１のベース領域３
２の表面に形成したＮ＋型のコレクタ領域、３５は第１
のベース領域３２の表面にコレクタ領域３５を囲むよう
に形成したＰ型のベースコンタクト領域である。ＩＩＬ
３０のインジェクタ領域３３とベースコンタクト領域３
５はＮＰＮトランジスタのベース拡散工程により、コレ
クタ領域３４はエミッタ拡散により各々形成している。
【００１０】３６は埋め込み層１３に重畳して形成した
Ｐ＋型のベース埋め込み層、３７はエピタキシャル層表
面からベース埋め込み層３６に達するＰ型の第２のベー
ス領域、３８は第２のベース領域３７の表面に形成した
Ｎ型の拡散領域、３９はＮ型拡散領域３８の表面に形成
したＰ＋型のソース領域、４０はエピタキシャル層表面
からＮ＋埋め込み層１３に達するＮ＋型のコレクタ導出
領域、４１はＮ型拡散領域３８の表面に形成したＮ＋型
のコンタクト領域である。
Ｐ＋型のベース埋め込み層、３７はエピタキシャル層表
面からベース埋め込み層３６に達するＰ型の第２のベー
ス領域、３８は第２のベース領域３７の表面に形成した
Ｎ型の拡散領域、３９はＮ型拡散領域３８の表面に形成
したＰ＋型のソース領域、４０はエピタキシャル層表面
からＮ＋埋め込み層１３に達するＮ＋型のコレクタ導出
領域、４１はＮ型拡散領域３８の表面に形成したＮ＋型
のコンタクト領域である。
【００１１】Ｐチャンネル型のＩＧＢＴは、図１のＮチ
ャンネル型ＩＧＢＴと相補対をなすものであり、第２の
ベース領域３７とＰ＋ソース領域３９との間のＮ型拡散
領域３８の表面をチャンネルとするＭＯＳＦＥＴと、Ｎ
型拡散領域３８をエミッタ、第２のベース領域３７とベ
ース埋め込み層３６をベース、Ｎ＋埋め込み層１３をコ
レクタとするＮＰＮトランジスタとを組み合わせた素子
である。同様にゲート電極２７に印加する電圧によって
ソース・コレクタ間の電流を制御する。
ャンネル型ＩＧＢＴと相補対をなすものであり、第２の
ベース領域３７とＰ＋ソース領域３９との間のＮ型拡散
領域３８の表面をチャンネルとするＭＯＳＦＥＴと、Ｎ
型拡散領域３８をエミッタ、第２のベース領域３７とベ
ース埋め込み層３６をベース、Ｎ＋埋め込み層１３をコ
レクタとするＮＰＮトランジスタとを組み合わせた素子
である。同様にゲート電極２７に印加する電圧によって
ソース・コレクタ間の電流を制御する。
【００１２】ＩＧＢＴ３１のベース埋め込み層３６は縦
型ＰＮＰトランジスタ１６の第１のコレクタ埋め込み層
１７および分離領域の下拡散層１４ｂと同じ工程で形成
し、ＩＧＢＴ３１の第２のベース領域２４はＩＩＬ３０
の第１のベース領域３２と同じ工程で形成している。Ｎ
＋コンタクト領域はＮＰＮトランジスタのエミッタ拡散
によって形成すると簡便である。場合によってはＰチャ
ンネル型ＩＧＢＴ１５とＮチャンネル型ＩＧＢＴ３９と
を一体化してもよく、その場合にはＮチャンネル型のＩ
ＧＢＴ１５のＰ＋コンタクト領域２８とＰチャンネル型
ＩＧＢＴ３１のＰ＋ソース領域２９とを共通の工程で形
成することができる。
型ＰＮＰトランジスタ１６の第１のコレクタ埋め込み層
１７および分離領域の下拡散層１４ｂと同じ工程で形成
し、ＩＧＢＴ３１の第２のベース領域２４はＩＩＬ３０
の第１のベース領域３２と同じ工程で形成している。Ｎ
＋コンタクト領域はＮＰＮトランジスタのエミッタ拡散
によって形成すると簡便である。場合によってはＰチャ
ンネル型ＩＧＢＴ１５とＮチャンネル型ＩＧＢＴ３９と
を一体化してもよく、その場合にはＮチャンネル型のＩ
ＧＢＴ１５のＰ＋コンタクト領域２８とＰチャンネル型
ＩＧＢＴ３１のＰ＋ソース領域２９とを共通の工程で形
成することができる。
【００１３】このように、本発明はＩＧＢＴ素子をバイ
ポーラ型ＩＣに集積化するに当たり、ＩＧＢＴを形成す
るための拡散領域を他の素子の拡散領域と工程を共用す
るので、殆ど専用工程を要することなく形成することが
できるものである。
ポーラ型ＩＣに集積化するに当たり、ＩＧＢＴを形成す
るための拡散領域を他の素子の拡散領域と工程を共用す
るので、殆ど専用工程を要することなく形成することが
できるものである。
【００１４】
【発明の効果】以上に説明したとおり、本発明によれば
殆ど専用工程を要することなくＰチャンネル型、Ｎチャ
ンネル型共にバイポーラ型ＩＣにＩＧＢＴ素子を組み込
むことができる利点を有する。従って電子機器のコスト
減と軽薄短小化に寄与できるものである。
殆ど専用工程を要することなくＰチャンネル型、Ｎチャ
ンネル型共にバイポーラ型ＩＣにＩＧＢＴ素子を組み込
むことができる利点を有する。従って電子機器のコスト
減と軽薄短小化に寄与できるものである。
【図１】本発明の第１の実施の形態を説明する断面図で
ある。
ある。
【図２】本発明の第１の実施の形態を説明する断面図で
ある。
ある。
【図３】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記基板の表面に埋め込み形成した逆導電型の埋め込み
層と、 前記埋め込み層に重ねて形成した一導電型の第１のコレ
クタ埋め込み層と、 前記エピタキシャル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記島領域の表面から前記第１のコレクタ埋め込み層に
到達する一導電型の第１のコレクタ導出領域と、 前記第１のコレクタ導出領域で囲まれた領域の表面に形
成した一導電型のエミッタ領域と、 他の前記島領域の前記逆導電型の埋め込み層に重ねて形
成した、一導電型の第２のコレクタ埋め込み領域と、 前記他の島領域表面から前記第２のコレクタ埋め込み領
域に到達する一導電型の第２のコレクタ導出領域と、 前記第２のコレクタ導出領域で囲まれた他の島領域の表
面に形成した一導電型の拡散領域と、 前記一導電型拡散領域の表面に形成した逆導電型のソー
ス領域と、 前記ソース領域の近傍の上部に形成したゲート電極とを
具備し、 前記第１と第２の埋め込み層が、前記第１と第２のコレ
クタ導出領域とが各々同じ工程で作り込まれていること
を特徴とする半導体集積回路。 - 【請求項２】 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記基板の表面に埋め込み形成した逆導電型の埋め込み
層と、 前記埋め込み層に重ねて形成した一導電型の第１のコレ
クタ埋め込み層と、 前記エピタキシャル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記島領域の表面から前記第１のコレクタ埋め込み層に
到達する一導電型の第１のコレクタ導出領域と、 前記第１のコレクタ導出領域で囲まれた領域の表面に形
成した一導電型のエミッタ領域と、 他の前記島領域の表面に形成した一導電型の第１のベー
ス領域と、 前記ベース領域の表面に形成した逆導電型のコレクタ領
域と、 前記ベース領域とは離れた前記島領域の表面に形成した
一導電型のインジェクタ領域と、 更に他の前記島領域の前記逆導電型の埋め込み層に重ね
て形成した、一導電型のベース埋め込み層と、 前記更に他の島領域表面から前記ベース埋め込み層に到
達する一導電型の第２のベース領域と、 前記第２のベース領域の表面に形成した逆導電型の拡散
領域と、 前記逆導電型拡散領域の表面に形成した一導電型のソー
ス領域と、 前記ソース領域の近傍の上部に形成したゲート電極とを
具備し、 前記コレクタ埋め込み層と前記ベース埋め込み層とが同
じ工程により作り込まれ、且つ前記第１と第２のベース
領域が同じ工程で作り込まれていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12349096A JPH09307011A (ja) | 1996-05-17 | 1996-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12349096A JPH09307011A (ja) | 1996-05-17 | 1996-05-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307011A true JPH09307011A (ja) | 1997-11-28 |
Family
ID=14861927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12349096A Pending JPH09307011A (ja) | 1996-05-17 | 1996-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929235B4 (de) * | 1999-06-25 | 2005-06-23 | Infineon Technologies Ag | Vertikaler DMOS-Transistor und Verfahren zum Herstellen eines vertikalen DMOS- Transistor |
-
1996
- 1996-05-17 JP JP12349096A patent/JPH09307011A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929235B4 (de) * | 1999-06-25 | 2005-06-23 | Infineon Technologies Ag | Vertikaler DMOS-Transistor und Verfahren zum Herstellen eines vertikalen DMOS- Transistor |
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