JPH0955498A - 高耐圧ｉｃおよびそれに用いる高耐圧接合終端構造と高耐圧ｍｉｓトランジスタ - Google Patents
高耐圧ｉｃおよびそれに用いる高耐圧接合終端構造と高耐圧ｍｉｓトランジスタInfo
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- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】絶縁分離および高耐圧接合終端構造の低コスト
化により、高性能な高耐圧ＩＣの低コスト化を実現す
る。 【解決手段】ｐ形半導体基板からなる第一領域１と、そ
の表面層に選択的にｎ形の第二領域２と、第二領域２の
表面層に選択的にｐ形の第三領域３と、第二領域２の表
面層に選択的に形成したｎ形の第五領域５と、第三領域
３の表面層に選択的に形成したｐ形の第六領域６と、第
二領域２の表面層に形成されたｐチャネルＭＯＳＦＥＴ
と、第三領域３の表面層に形成されたｎチャネルＭＯＳ
ＦＥＴと、第一領域１を囲んで設けられた高耐圧接合終
端構造ＨＶＪＴとで構成される。
化により、高性能な高耐圧ＩＣの低コスト化を実現す
る。 【解決手段】ｐ形半導体基板からなる第一領域１と、そ
の表面層に選択的にｎ形の第二領域２と、第二領域２の
表面層に選択的にｐ形の第三領域３と、第二領域２の表
面層に選択的に形成したｎ形の第五領域５と、第三領域
３の表面層に選択的に形成したｐ形の第六領域６と、第
二領域２の表面層に形成されたｐチャネルＭＯＳＦＥＴ
と、第三領域３の表面層に形成されたｎチャネルＭＯＳ
ＦＥＴと、第一領域１を囲んで設けられた高耐圧接合終
端構造ＨＶＪＴとで構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、パワーデバイス
の制御駆動用などに用いられる高耐圧ＩＣで、パワーデ
バイスとは別の半導体基板または同一半導体基板上に形
成される高耐圧ＩＣに関する。
の制御駆動用などに用いられる高耐圧ＩＣで、パワーデ
バイスとは別の半導体基板または同一半導体基板上に形
成される高耐圧ＩＣに関する。
【０００２】
【従来の技術】ここでは参考文献が多数あるため、文献
名はまとめて番号を付けて〔発明が解決しようとする課
題〕の項の最後に記載し、文章中では文献名の番号を[
]で示すことに留めた。また参考文献のUSP Noの後に
（ ）で示した内容は特許内容を簡単に説明したもので
ある。
名はまとめて番号を付けて〔発明が解決しようとする課
題〕の項の最後に記載し、文章中では文献名の番号を[
]で示すことに留めた。また参考文献のUSP Noの後に
（ ）で示した内容は特許内容を簡単に説明したもので
ある。
【０００３】パワーデバイス[1] 〜[4] は、モータ制御
用のインバータやコンバータ、照明用のインバータ、各
種電源およびソレノイドやリレーの駆動用スイッチ等の
多くの分野で広く利用されている。このパワーデバイス
の駆動や制御は、従来個別の半導体素子や電子部品を組
み合わせて構成した電子回路[5],[6] によっていたが、
近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）
技術を利用した数十Ｖ級の低耐圧ＩＣ[7],[8] や数百Ｖ
級の高耐圧ＩＣ[9],[10]が実用化されており、さらに駆
動・制御回路とパワーデバイスとを同一半導体基板に集
積化したパワーＩＣ[11],[12] が用いられインバータや
コンバータなどの変換装置などの小型化や高信頼性が図
られている。
用のインバータやコンバータ、照明用のインバータ、各
種電源およびソレノイドやリレーの駆動用スイッチ等の
多くの分野で広く利用されている。このパワーデバイス
の駆動や制御は、従来個別の半導体素子や電子部品を組
み合わせて構成した電子回路[5],[6] によっていたが、
近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）
技術を利用した数十Ｖ級の低耐圧ＩＣ[7],[8] や数百Ｖ
級の高耐圧ＩＣ[9],[10]が実用化されており、さらに駆
動・制御回路とパワーデバイスとを同一半導体基板に集
積化したパワーＩＣ[11],[12] が用いられインバータや
コンバータなどの変換装置などの小型化や高信頼性が図
られている。
【０００４】図３３はモータ制御用インバータのパワー
部分を中心に説明する回路構成図である。三相モータＭ
ｏを駆動するために用いるパワーデバイス（ここではＩ
ＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６
を示す）はブリッジ回路を構成し同一パッケージに収納
されたパワーモジュール[13]の構造をしている。ここで
ＩＧＢＴとは絶縁ゲート型バイポーラトランジスタのこ
とである。主電源ＶCCは通常直流１００〜４００Ｖと高
電圧である。主電源ＶCCの高電位側をＶCCH 、低電位側
をＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ
１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の
電位はこれよりさらに高電位となるため、駆動回路には
フォトカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）
や高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられ
る。駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔ
ｐｕｔ）は通常マイクロコンピュータへ接続され、その
マイクロコンピュータによりインバータ全体の制御がな
される。
部分を中心に説明する回路構成図である。三相モータＭ
ｏを駆動するために用いるパワーデバイス（ここではＩ
ＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６
を示す）はブリッジ回路を構成し同一パッケージに収納
されたパワーモジュール[13]の構造をしている。ここで
ＩＧＢＴとは絶縁ゲート型バイポーラトランジスタのこ
とである。主電源ＶCCは通常直流１００〜４００Ｖと高
電圧である。主電源ＶCCの高電位側をＶCCH 、低電位側
をＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ
１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の
電位はこれよりさらに高電位となるため、駆動回路には
フォトカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）
や高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられ
る。駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔ
ｐｕｔ）は通常マイクロコンピュータへ接続され、その
マイクロコンピュータによりインバータ全体の制御がな
される。
【０００５】図３４は図３３で用いられる高耐圧ＩＣ
（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。
その構成をつぎに説明する。入出力端子Ｉ／Ｏを通して
マイクロコンピュータと信号のやりとりを行い、どのＩ
ＧＢＴをオンさせ、どれをオフさせるかの制御信号を発
生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４
〜６で受けてＩＧＢＴのゲートドライブ用の出力ライン
ＯＵＴ４〜６から信号を出力し、またＩＧＢＴの過電流
を電流検出端子[14]ＯＣ４〜６で、過熱を温度端子[15]
ＯＴ４〜６で検出し、異常信号を出力ラインＳＯＵＴ４
〜６で出力し、図３３の主電源ＶCCの低電位側ＶCCL に
接続するＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回
路ＧＤＵ（Ｇａｔｅ Ｄｒｉｖｅ Ｕｎｉｔ）４〜６
と、ＧＤＵ４〜６と同じ機能で主電源Ｖ CCの高電位側Ｖ
CCH に接続するＱ１からＱ３を駆動するゲート駆動回路
ＧＤＵ１〜３と、ＶCCL レベルの制御回路ＣＵの信号と
ＶCCH レベルとＶCCL レベルの間を行き来するＧＤＵ１
〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を
媒介する働きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅ
ｌ Ｓｈｉｆｔ Ｕｎｉｔ）とから構成されている。Ｇ
ＤＵ１〜３のドライブ電源（図３５参照）ＶDD1 〜Ｖ
DD3 の高電位側をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜
ＶDDL3で示し、ＧＤＵ４〜６のドライブ電源は共通電源
ＶDDC （図３５でも省略されている）であり、この共通
電源ＶDDC の高電位側をＶDDHC、低電位側をＶDDLCで示
す。またＧＤＵ４〜６およびＣＵのドライブ共通電源Ｖ
DDC は１０〜２０Ｖ程度であり、この共通電源ＶDDC の
低電位側ＶDDLCは図３３の主電源ＶCCの低電位側ＶCCL
に接続する。
（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。
その構成をつぎに説明する。入出力端子Ｉ／Ｏを通して
マイクロコンピュータと信号のやりとりを行い、どのＩ
ＧＢＴをオンさせ、どれをオフさせるかの制御信号を発
生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４
〜６で受けてＩＧＢＴのゲートドライブ用の出力ライン
ＯＵＴ４〜６から信号を出力し、またＩＧＢＴの過電流
を電流検出端子[14]ＯＣ４〜６で、過熱を温度端子[15]
ＯＴ４〜６で検出し、異常信号を出力ラインＳＯＵＴ４
〜６で出力し、図３３の主電源ＶCCの低電位側ＶCCL に
接続するＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回
路ＧＤＵ（Ｇａｔｅ Ｄｒｉｖｅ Ｕｎｉｔ）４〜６
と、ＧＤＵ４〜６と同じ機能で主電源Ｖ CCの高電位側Ｖ
CCH に接続するＱ１からＱ３を駆動するゲート駆動回路
ＧＤＵ１〜３と、ＶCCL レベルの制御回路ＣＵの信号と
ＶCCH レベルとＶCCL レベルの間を行き来するＧＤＵ１
〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を
媒介する働きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅ
ｌ Ｓｈｉｆｔ Ｕｎｉｔ）とから構成されている。Ｇ
ＤＵ１〜３のドライブ電源（図３５参照）ＶDD1 〜Ｖ
DD3 の高電位側をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜
ＶDDL3で示し、ＧＤＵ４〜６のドライブ電源は共通電源
ＶDDC （図３５でも省略されている）であり、この共通
電源ＶDDC の高電位側をＶDDHC、低電位側をＶDDLCで示
す。またＧＤＵ４〜６およびＣＵのドライブ共通電源Ｖ
DDC は１０〜２０Ｖ程度であり、この共通電源ＶDDC の
低電位側ＶDDLCは図３３の主電源ＶCCの低電位側ＶCCL
に接続する。
【０００６】図３５は図３４のＧＤＵ１とＩＧＢＴＱ１
のさらに詳細な接続図を示す。ここではその他のＧＤＵ
とＩＧＢＴは省略している。ＧＤＵ１のドライブ電源Ｖ
DD1は１０〜２０Ｖ程度であり、その低電位側ＶDDL1は
ＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力の
Ｕ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電
源ＶCCの高電位側ＶCCH に接続されている。このため、
ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電
位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時は
ＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従っ
て、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCC
の電圧より、さらに高い絶縁耐圧が必要であり、このこ
とはＧＤＵ２、３についても同様である。そしてレベル
シフト回路ＬＳＵはそれ自体が高耐圧でなければならな
い。同図においてＩＧＢＴＱ１は電流検出端子[16]Ｍと
温度検出素子θおよび温度検出端子[17]Ｔｅｍｐを備
え、ゲート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温
度検出端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、
異常信号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ
１はゲート駆動端子である。
のさらに詳細な接続図を示す。ここではその他のＧＤＵ
とＩＧＢＴは省略している。ＧＤＵ１のドライブ電源Ｖ
DD1は１０〜２０Ｖ程度であり、その低電位側ＶDDL1は
ＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力の
Ｕ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電
源ＶCCの高電位側ＶCCH に接続されている。このため、
ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電
位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時は
ＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従っ
て、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCC
の電圧より、さらに高い絶縁耐圧が必要であり、このこ
とはＧＤＵ２、３についても同様である。そしてレベル
シフト回路ＬＳＵはそれ自体が高耐圧でなければならな
い。同図においてＩＧＢＴＱ１は電流検出端子[16]Ｍと
温度検出素子θおよび温度検出端子[17]Ｔｅｍｐを備
え、ゲート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温
度検出端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、
異常信号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ
１はゲート駆動端子である。
【０００７】図３６は図３３と同一回路をインテリジェ
ントパワーモジュール[18]と呼ばれる製品を用いて構成
した構成図である。この場合ゲート駆動回路ＧＤＵ１〜
ＧＤＵ６は、低耐圧ＩＣや個別電子部品および半導体素
子からなり、パワーデバイス（Ｑ１〜Ｑ６、Ｄ１〜Ｄ
６）とともにパワーデバイス側のパッケージに備えられ
ている。この場合でも、外付けの駆動回路としてはフォ
トカプラー（ＰＣ）や高耐圧ＩＣ（ＨＶＩＣ）が用いら
れる。
ントパワーモジュール[18]と呼ばれる製品を用いて構成
した構成図である。この場合ゲート駆動回路ＧＤＵ１〜
ＧＤＵ６は、低耐圧ＩＣや個別電子部品および半導体素
子からなり、パワーデバイス（Ｑ１〜Ｑ６、Ｄ１〜Ｄ
６）とともにパワーデバイス側のパッケージに備えられ
ている。この場合でも、外付けの駆動回路としてはフォ
トカプラー（ＰＣ）や高耐圧ＩＣ（ＨＶＩＣ）が用いら
れる。
【０００８】図３７は図３６のＩＧＢＴＱ１およびＧＤ
Ｕ１のまわりの回路を詳細に示したものである。ＳＩＮ
１およびＳＯＵＴ１は外部の構成となるＰＣやＨＶＩＣ
に接続される。またその他の構成例として、ＧＤＵ１と
Ｑ１を１チップ（同一の半導体基板）に集積化するパワ
ーＩＣ技術[19],[20] や図３６の全ての回路を１チップ
に集積化するパワーＩＣ技術[11],[12] も開示されてい
る。
Ｕ１のまわりの回路を詳細に示したものである。ＳＩＮ
１およびＳＯＵＴ１は外部の構成となるＰＣやＨＶＩＣ
に接続される。またその他の構成例として、ＧＤＵ１と
Ｑ１を１チップ（同一の半導体基板）に集積化するパワ
ーＩＣ技術[19],[20] や図３６の全ての回路を１チップ
に集積化するパワーＩＣ技術[11],[12] も開示されてい
る。
【０００９】図３８は図３４に示した高耐圧ＩＣ（ＨＶ
ＩＣ）のチップの平面図を示し、各回路ユニットの配置
が分かるように描いている。他の回路ユニットから高耐
圧で分離される必要のあるＧＤＵ１は接合分離[21],[2
2],[10]や誘電体分離[23],[11],[12]により電気的に分
離された島の中に形成されており、その周縁部を高耐圧
接合終端構造[11],[21] ＨＶＪＴ（絶縁するために高電
圧が印加される接合の終端部の構造をいう）により囲ま
れている。レベルシフト回路ＬＳＵの中には主電源ＶCC
の低電位側の電位ＶCCL レベルの信号をドライブ電源Ｖ
DD1 の低電位側の電位ＶDDL1レベルの信号（入力ライン
ＳＩＮ１の信号）にレベルシフトするための高耐圧ｎチ
ャネルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。この
高耐圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電
極ＤN を囲んで高耐圧接合終端構造[10],[11] ＨＶＪＴ
が設けられている。またＧＤＵ１の分離された島の中に
はＶ DDL1レベルの信号（出力ラインＳＯＵＴ１の信号）
をＶCCL レベルの信号にレベルシフトするための高耐圧
ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、
この場合もドレイン電極ＤP を囲んで高耐圧接合終端構
造ＨＶＪＴが設けられている。そして、ＧＤＵ１の入力
ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合
終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間に
それぞれ跨がって配線されている。また各ＧＤＵには図
３５で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置さ
れ、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、Ｖ
DDL1〜Ｖ DDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ
６にはＶDDHCの端子とＶDDLCの端子が配置されている。
同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧ
ＤＵは詳細な配置説明は省略した。
ＩＣ）のチップの平面図を示し、各回路ユニットの配置
が分かるように描いている。他の回路ユニットから高耐
圧で分離される必要のあるＧＤＵ１は接合分離[21],[2
2],[10]や誘電体分離[23],[11],[12]により電気的に分
離された島の中に形成されており、その周縁部を高耐圧
接合終端構造[11],[21] ＨＶＪＴ（絶縁するために高電
圧が印加される接合の終端部の構造をいう）により囲ま
れている。レベルシフト回路ＬＳＵの中には主電源ＶCC
の低電位側の電位ＶCCL レベルの信号をドライブ電源Ｖ
DD1 の低電位側の電位ＶDDL1レベルの信号（入力ライン
ＳＩＮ１の信号）にレベルシフトするための高耐圧ｎチ
ャネルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。この
高耐圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電
極ＤN を囲んで高耐圧接合終端構造[10],[11] ＨＶＪＴ
が設けられている。またＧＤＵ１の分離された島の中に
はＶ DDL1レベルの信号（出力ラインＳＯＵＴ１の信号）
をＶCCL レベルの信号にレベルシフトするための高耐圧
ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、
この場合もドレイン電極ＤP を囲んで高耐圧接合終端構
造ＨＶＪＴが設けられている。そして、ＧＤＵ１の入力
ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合
終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間に
それぞれ跨がって配線されている。また各ＧＤＵには図
３５で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置さ
れ、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、Ｖ
DDL1〜Ｖ DDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ
６にはＶDDHCの端子とＶDDLCの端子が配置されている。
同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧ
ＤＵは詳細な配置説明は省略した。
【００１０】
【発明が解決しようとする課題】前記した従来の高耐圧
ＩＣやパワーＩＣの課題は６００Ｖを越える高耐圧化が
困難なこと、製造コストが高いことなどであるが、さら
に詳細に説明すると次のようになる。 （１）分離技術に関する課題 先に述べたように、他の部分と電位の大きく異なる回路
ユニット（例えば図３８のＧＤＵ１、２、３）を他の部
分から電気的に高耐圧で分離する分離技術には誘電体分
離[11],[12],[23]、接合分離[10],[21],[22]、自己分離
[20],[24] などの技術がある。しかし誘電体分離や接合
分離は分離構造が複雑で製造コストが高く、耐圧が高く
なるほど、この製造コストがさらに高くなる。また自己
分離は製造コストは低く抑えられるが、ＣＭＯＳ（相補
形ＭＯＳＦＥＴ）構成では高耐圧化技術が未だ開発され
ておらず、一方、高耐圧化が可能なＮＭＯＳ（ｎチャネ
ルＭＯＳＦＥＴ）構成ではアナログ回路（先で述べた電
流検出回路や温度検出回路を指す）の高精度化が極めて
困難である。 （２）高耐圧接合終端構造ＨＶＪＴに関する課題 高耐圧接合終端構造は、縦型パワーデバイス用のもの[2
5],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]
など個々の用途別に各種構造が開示されている。しかし
ながら、高耐圧化したＩＣであるＨＶＩＣやパワーデバ
イスを集積した高耐圧パワーＩＣにおいては、集積回路
ユニット間の高耐圧接合終端構造（図３８のＧＤＵ１〜
３の回り）、高耐圧横型ｎチャネルＭＯＳＦＥＴ用の高
耐圧接合終端構造（図３８のＨＶＮのＤN の回り）、高
耐圧横型ｐチャネルＭＯＳＦＥＴ用の高耐圧接合終端構
造（図３８のＨＶＰのＤP の回り）、さらには縦型パワ
ーデバイス用の高耐圧接合終端構造など多くの用途の高
耐圧接合終端構造を同一チップ上に形成する必要があ
る。従来のような汎用性の少ない構造で高耐圧ＩＣやパ
ワーＩＣを実現しようとすると、多くの異なる高耐圧接
合終端構造ＨＶＪＴを同一チップ上に形成しなければな
らず、製造コストが高くなる。 （３）配線下の高耐圧接合終端構造に関する課題 高耐圧ＩＣでは、電位の大きく異なる集積回路ユニット
（例えば図３８のＧＤＵ１とＬＳＵ）間での信号のやり
取りを行うため、高耐圧接合終端構造ＨＶＪＴ上に配線
を通すことが必要とされる。ところが、高耐圧接合終端
構造ＨＶＪＴ上を配線を通すとこの配線の電位の影響を
受けて、高耐圧接合終端構造ＨＶＪＴの耐圧が低下する
問題がある[30]。この問題を解決するために、いくつか
の構造[10],[11],[12],[31] が提案されているが、構造
が複雑なため製造コストが高くなる。またこれらの提案
されている構造では配線の影響を皆無にできなく、耐圧
低下の程度を少なくしている丈であり、６００Ｖ程度の
耐圧までは実用化できても、それ以上の耐圧のものはま
だ実現していない。
ＩＣやパワーＩＣの課題は６００Ｖを越える高耐圧化が
困難なこと、製造コストが高いことなどであるが、さら
に詳細に説明すると次のようになる。 （１）分離技術に関する課題 先に述べたように、他の部分と電位の大きく異なる回路
ユニット（例えば図３８のＧＤＵ１、２、３）を他の部
分から電気的に高耐圧で分離する分離技術には誘電体分
離[11],[12],[23]、接合分離[10],[21],[22]、自己分離
[20],[24] などの技術がある。しかし誘電体分離や接合
分離は分離構造が複雑で製造コストが高く、耐圧が高く
なるほど、この製造コストがさらに高くなる。また自己
分離は製造コストは低く抑えられるが、ＣＭＯＳ（相補
形ＭＯＳＦＥＴ）構成では高耐圧化技術が未だ開発され
ておらず、一方、高耐圧化が可能なＮＭＯＳ（ｎチャネ
ルＭＯＳＦＥＴ）構成ではアナログ回路（先で述べた電
流検出回路や温度検出回路を指す）の高精度化が極めて
困難である。 （２）高耐圧接合終端構造ＨＶＪＴに関する課題 高耐圧接合終端構造は、縦型パワーデバイス用のもの[2
5],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]
など個々の用途別に各種構造が開示されている。しかし
ながら、高耐圧化したＩＣであるＨＶＩＣやパワーデバ
イスを集積した高耐圧パワーＩＣにおいては、集積回路
ユニット間の高耐圧接合終端構造（図３８のＧＤＵ１〜
３の回り）、高耐圧横型ｎチャネルＭＯＳＦＥＴ用の高
耐圧接合終端構造（図３８のＨＶＮのＤN の回り）、高
耐圧横型ｐチャネルＭＯＳＦＥＴ用の高耐圧接合終端構
造（図３８のＨＶＰのＤP の回り）、さらには縦型パワ
ーデバイス用の高耐圧接合終端構造など多くの用途の高
耐圧接合終端構造を同一チップ上に形成する必要があ
る。従来のような汎用性の少ない構造で高耐圧ＩＣやパ
ワーＩＣを実現しようとすると、多くの異なる高耐圧接
合終端構造ＨＶＪＴを同一チップ上に形成しなければな
らず、製造コストが高くなる。 （３）配線下の高耐圧接合終端構造に関する課題 高耐圧ＩＣでは、電位の大きく異なる集積回路ユニット
（例えば図３８のＧＤＵ１とＬＳＵ）間での信号のやり
取りを行うため、高耐圧接合終端構造ＨＶＪＴ上に配線
を通すことが必要とされる。ところが、高耐圧接合終端
構造ＨＶＪＴ上を配線を通すとこの配線の電位の影響を
受けて、高耐圧接合終端構造ＨＶＪＴの耐圧が低下する
問題がある[30]。この問題を解決するために、いくつか
の構造[10],[11],[12],[31] が提案されているが、構造
が複雑なため製造コストが高くなる。またこれらの提案
されている構造では配線の影響を皆無にできなく、耐圧
低下の程度を少なくしている丈であり、６００Ｖ程度の
耐圧までは実用化できても、それ以上の耐圧のものはま
だ実現していない。
【００１１】この発明は、前記課題を解決するために、
高耐圧に耐える第二領域および第四領域を設け、縦型パ
ワーデバイスの高耐圧接合終端構造、集積回路ユニット
間を分離する高耐圧接合終端構造、ｎチャネルまたはｐ
チャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構
造など幅広く利用できる汎用性が高く、低コストな高耐
圧接合終端構造とし、配線が横切っても耐圧が低下せず
に高耐圧が維持できる、低コストな高耐圧接合終端構造
とすることで、製造コストの低い高耐圧ＩＣを提供する
ことができる。 参考文献 〔１〕USP 4,364,073(IGBT関連) 〔２〕USP 4,893,165(ノンパンチスルー形IGBT関連) 〔３〕USP 5,008,725(パワーMOSFET関連) 〔４〕EP 0,071,916、特開昭58-39065に対応( 高速ダイ
オード内蔵パワーMOSFET関連) 〔５〕USP 5,091,664(駆動回路関連) 〔６〕USP 5,287,023(駆動回路関連) 〔７〕USP 4,947,234(低耐圧ICとパワーデバイス関連) 〔８〕USP 4,937,646(低耐圧ICとパワーデバイス関連)
高耐圧に耐える第二領域および第四領域を設け、縦型パ
ワーデバイスの高耐圧接合終端構造、集積回路ユニット
間を分離する高耐圧接合終端構造、ｎチャネルまたはｐ
チャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構
造など幅広く利用できる汎用性が高く、低コストな高耐
圧接合終端構造とし、配線が横切っても耐圧が低下せず
に高耐圧が維持できる、低コストな高耐圧接合終端構造
とすることで、製造コストの低い高耐圧ＩＣを提供する
ことができる。 参考文献 〔１〕USP 4,364,073(IGBT関連) 〔２〕USP 4,893,165(ノンパンチスルー形IGBT関連) 〔３〕USP 5,008,725(パワーMOSFET関連) 〔４〕EP 0,071,916、特開昭58-39065に対応( 高速ダイ
オード内蔵パワーMOSFET関連) 〔５〕USP 5,091,664(駆動回路関連) 〔６〕USP 5,287,023(駆動回路関連) 〔７〕USP 4,947,234(低耐圧ICとパワーデバイス関連) 〔８〕USP 4,937,646(低耐圧ICとパワーデバイス関連)
〔９〕A.Wegener and M.Amato "A HIGH VOLTAGE INTERF
ACE IC FOR HALF-BRIDGECIRCUITS" Electrochemical So
ciety Extended Abstracts,vol.89-1,pp.476-478(1989) 〔１０〕T.Terashima et al "Structure of 600V IC an
d A New Voltage Sensing Device" IEEE Proceeding of
the 5th International Symposium on Power Semicond
uctor Devices and ICs,pp.224-229(1993) 〔１１〕K.Endo et al "A 500V 1A 1-chip Inverter IC
with a New Electric Field Reduction Structure" IE
EE Proceeding of the 6th International Symposium o
n Power Semiconductor Devices and ICs,pp.379-383(1
994) 〔１２〕N.Sakurai et al "A three-phase inverter IC
for AC220V with a drasticall small chip size and
highly intelligent functions" IEEE Proceeding of T
he 5th International Symposium on Power Semiconduc
tor Devices andICs,pp.310-315(1993) 〔１３〕M.Mori et al "A HIGH POWER IGBT MODULE FOR
TRACTION MOTOR DRIVE"IEEE Proceeding of the 5th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.287-289(1993) 〔１４〕USP 5,159,516 （電流検出方法関連） 〔１５〕USP 5,070,322 （温度検出方法関連） 〔１６〕USP 5,097,302 （電流検出用素子関連) 〔１７〕USP 5,304,837 （温度検出用素子関連) 〔１８〕K.Reinmuth et al "Intelligent Power Module
s for Driving Systems"IEEE Proceeding of the 6th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.93-97(1994) 〔１９〕USP 4,677,325 (IPS関連） 〔２０〕USP 5,053,838 (IPS関連） 〔２１〕R.Zambrano et al "A New Edge Structure for
2kVolt Power IC Operation" IEEE Proceeding of the
6th International Symposium on Power Semiconducto
r Devices and ICs,pp.373-378(1994) 〔２２〕M.F.Chang et al "Lateral HVIC with 1200-V
Bipolar and Field-Effect Devices"IEEE Transactions
on Electron devices,vol.ED-33,No.12,pp.1992-2001
(1986) 〔２３〕T.Ohoka et al "A WAFER BONDED SOI STRUCTUR
E FOR INTELLIGENT POWER ICs" IEEE Proceeding of th
e 5th International Symposium on Power Semiconduct
or Devices and ICs,pp.119-123(1993) 〔２４〕J.P.MILLER "A VERY HIGH VOLTAGE TECHNOLOGY
(up to 1200V) FOR VERTICAL SMART POEWR ICs" Electr
ochemical Society Extended Abstracts,vol.89-1,pp.4
03-404(1989) 〔２５〕USP 4,399,449 （パワーデバイスのHVJT関連) 〔２６〕USP 4,633,292 （パワーデバイスのHVJT関連) 〔２７〕USP 4,811,075 （横型MOSFETのHVJT関連) 〔２８〕USP 5,258,636 （横型MOSFETのHVJT関連) 〔２９〕USP 5,089,871 （横型MOSFETのHVJT関連) 〔３０〕P.K.T.MOK and C.A.T.SALAMA "Interconnect I
nduced Breakdown in HVIC's" Electrochemical Societ
y Extended Abstracts,vol.89-1,pp.437-438(1989) 〔３１〕USP 5,043,781 ( パワーIC関連)
ACE IC FOR HALF-BRIDGECIRCUITS" Electrochemical So
ciety Extended Abstracts,vol.89-1,pp.476-478(1989) 〔１０〕T.Terashima et al "Structure of 600V IC an
d A New Voltage Sensing Device" IEEE Proceeding of
the 5th International Symposium on Power Semicond
uctor Devices and ICs,pp.224-229(1993) 〔１１〕K.Endo et al "A 500V 1A 1-chip Inverter IC
with a New Electric Field Reduction Structure" IE
EE Proceeding of the 6th International Symposium o
n Power Semiconductor Devices and ICs,pp.379-383(1
994) 〔１２〕N.Sakurai et al "A three-phase inverter IC
for AC220V with a drasticall small chip size and
highly intelligent functions" IEEE Proceeding of T
he 5th International Symposium on Power Semiconduc
tor Devices andICs,pp.310-315(1993) 〔１３〕M.Mori et al "A HIGH POWER IGBT MODULE FOR
TRACTION MOTOR DRIVE"IEEE Proceeding of the 5th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.287-289(1993) 〔１４〕USP 5,159,516 （電流検出方法関連） 〔１５〕USP 5,070,322 （温度検出方法関連） 〔１６〕USP 5,097,302 （電流検出用素子関連) 〔１７〕USP 5,304,837 （温度検出用素子関連) 〔１８〕K.Reinmuth et al "Intelligent Power Module
s for Driving Systems"IEEE Proceeding of the 6th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.93-97(1994) 〔１９〕USP 4,677,325 (IPS関連） 〔２０〕USP 5,053,838 (IPS関連） 〔２１〕R.Zambrano et al "A New Edge Structure for
2kVolt Power IC Operation" IEEE Proceeding of the
6th International Symposium on Power Semiconducto
r Devices and ICs,pp.373-378(1994) 〔２２〕M.F.Chang et al "Lateral HVIC with 1200-V
Bipolar and Field-Effect Devices"IEEE Transactions
on Electron devices,vol.ED-33,No.12,pp.1992-2001
(1986) 〔２３〕T.Ohoka et al "A WAFER BONDED SOI STRUCTUR
E FOR INTELLIGENT POWER ICs" IEEE Proceeding of th
e 5th International Symposium on Power Semiconduct
or Devices and ICs,pp.119-123(1993) 〔２４〕J.P.MILLER "A VERY HIGH VOLTAGE TECHNOLOGY
(up to 1200V) FOR VERTICAL SMART POEWR ICs" Electr
ochemical Society Extended Abstracts,vol.89-1,pp.4
03-404(1989) 〔２５〕USP 4,399,449 （パワーデバイスのHVJT関連) 〔２６〕USP 4,633,292 （パワーデバイスのHVJT関連) 〔２７〕USP 4,811,075 （横型MOSFETのHVJT関連) 〔２８〕USP 5,258,636 （横型MOSFETのHVJT関連) 〔２９〕USP 5,089,871 （横型MOSFETのHVJT関連) 〔３０〕P.K.T.MOK and C.A.T.SALAMA "Interconnect I
nduced Breakdown in HVIC's" Electrochemical Societ
y Extended Abstracts,vol.89-1,pp.437-438(1989) 〔３１〕USP 5,043,781 ( パワーIC関連)
【００１２】
【課題を解決するための手段】この発明は前記の目的を
達成するために、第一導電形の第一領域と、第一領域の
第一主面の表面層に選択的に形成された第二導電形の第
二領域と、第二領域の表面層に選択的に形成された第一
導電形の第三領域と、第三領域と離れて第二領域の表面
層に選択的に形成された第一導電形の第一ソース領域お
よび第一ドレイン領域と、第一ソース領域および第一ド
レイン領域に挟まれた第二領域の表面上に絶縁膜を介し
て形成された第一ゲート電極と、第三領域の表面層に選
択的に形成された第二導電形の第二ソース領域および第
二ドレイン領域と、第二ソース領域および第二ドレイン
領域に挟まれた第三領域の表面上に絶縁膜を介して形成
された第二ゲート電極とを具備することである。
達成するために、第一導電形の第一領域と、第一領域の
第一主面の表面層に選択的に形成された第二導電形の第
二領域と、第二領域の表面層に選択的に形成された第一
導電形の第三領域と、第三領域と離れて第二領域の表面
層に選択的に形成された第一導電形の第一ソース領域お
よび第一ドレイン領域と、第一ソース領域および第一ド
レイン領域に挟まれた第二領域の表面上に絶縁膜を介し
て形成された第一ゲート電極と、第三領域の表面層に選
択的に形成された第二導電形の第二ソース領域および第
二ドレイン領域と、第二ソース領域および第二ドレイン
領域に挟まれた第三領域の表面上に絶縁膜を介して形成
された第二ゲート電極とを具備することである。
【００１３】第一領域と第二領域との間の第一のｐｎ接
合に逆バイアス電圧を印加した場合に、第二領域内に形
成される空乏層の先端が第三領域に達しないように第二
領域を形成することである。第一領域と第三領域に挟ま
れた第二領域の正味のドーピング量（第二導電形不純物
のドーピング量から第一導電形不純物のドーピング量を
差し引いたドーピング量）が１×１０12ｃｍ-2以上、３
×１０13ｃｍ-2以下にすることが効果的である。
合に逆バイアス電圧を印加した場合に、第二領域内に形
成される空乏層の先端が第三領域に達しないように第二
領域を形成することである。第一領域と第三領域に挟ま
れた第二領域の正味のドーピング量（第二導電形不純物
のドーピング量から第一導電形不純物のドーピング量を
差し引いたドーピング量）が１×１０12ｃｍ-2以上、３
×１０13ｃｍ-2以下にすることが効果的である。
【００１４】第二領域の外周を取り囲んで高耐圧接合終
端構造を形成するとよい。第二領域で取り囲こまれ、第
二領域とは離れて、第一領域の表面層に形成された第二
導電形の第四領域を有することである。第二領域と第四
領域に挟まれた第一領域の表面上に絶縁膜を介して第二
領域と第四領域とに跨がる第一導電膜を設けることであ
る。
端構造を形成するとよい。第二領域で取り囲こまれ、第
二領域とは離れて、第一領域の表面層に形成された第二
導電形の第四領域を有することである。第二領域と第四
領域に挟まれた第一領域の表面上に絶縁膜を介して第二
領域と第四領域とに跨がる第一導電膜を設けることであ
る。
【００１５】この第一導電膜が第二領域もしくは第四領
域のいずれかに電気的に接続されるとよい。第一導電形
がｐ形の場合、この第一導電膜が第二領域と第四領域の
うち低電位側の領域に接続され、第一導電形がｎ形の場
合は高電位側の領域に接続されるとよい。
域のいずれかに電気的に接続されるとよい。第一導電形
がｐ形の場合、この第一導電膜が第二領域と第四領域の
うち低電位側の領域に接続され、第一導電形がｎ形の場
合は高電位側の領域に接続されるとよい。
【００１６】第一導電形の領域がｎ形で形成されてもよ
い。この第一導電形がｎ形で形成される高耐圧ＩＣの第
二主面が、ｎチャネルの縦型パワーデバイスのコレクタ
電極（ＩＧＢＴなどの場合）もしくはドレイン電極（Ｍ
ＯＳＦＥＴなどの場合）が固着される金属板上に、固着
されるとよい。第一導電形の領域がｐ形で形成されても
よい。
い。この第一導電形がｎ形で形成される高耐圧ＩＣの第
二主面が、ｎチャネルの縦型パワーデバイスのコレクタ
電極（ＩＧＢＴなどの場合）もしくはドレイン電極（Ｍ
ＯＳＦＥＴなどの場合）が固着される金属板上に、固着
されるとよい。第一導電形の領域がｐ形で形成されても
よい。
【００１７】この第一導電形がｎ形で形成される高耐圧
ＩＣの第二主面が、ｎチャネルの縦型パワーデバイスの
エミッタ電極（ＩＧＢＴなどの場合）上もしくはソース
電極（ＭＯＳＦＥＴなどの場合）上に、固着されるとよ
い。ｎチャネルの縦型パワーデバイスと同一半導体基板
に集積され、かつ、第一領域がｎチャネルの縦型パワー
デバイスの低濃度ｎ形層（ｎ形ドリフト層もしくは低濃
度ｎ形ドレイン層など）と共通に形成されるとよい。
ＩＣの第二主面が、ｎチャネルの縦型パワーデバイスの
エミッタ電極（ＩＧＢＴなどの場合）上もしくはソース
電極（ＭＯＳＦＥＴなどの場合）上に、固着されるとよ
い。ｎチャネルの縦型パワーデバイスと同一半導体基板
に集積され、かつ、第一領域がｎチャネルの縦型パワー
デバイスの低濃度ｎ形層（ｎ形ドリフト層もしくは低濃
度ｎ形ドレイン層など）と共通に形成されるとよい。
【００１８】第二領域とｎチャネルの縦型パワーデバイ
スのｐベース領域とを取り囲む高耐圧接合終端構造を有
することである。第二領域がｎチャネルの縦形パワーデ
バイスのｐベース領域で取り囲まれることである。第一
領域の第一主面の表面層に選択的に不純物原子をイオン
注入し、該不純物原子を熱拡散することで第二領域を形
成してもよい。
スのｐベース領域とを取り囲む高耐圧接合終端構造を有
することである。第二領域がｎチャネルの縦形パワーデ
バイスのｐベース領域で取り囲まれることである。第一
領域の第一主面の表面層に選択的に不純物原子をイオン
注入し、該不純物原子を熱拡散することで第二領域を形
成してもよい。
【００１９】第二領域の表面層に選択的に不純物原子を
イオン注入し、該不純物原子を熱拡散することで第三領
域を形成してもよい。第三領域に隣接する第二領域の表
面層に、第二領域より高濃度の第二導電形の第五領域を
選択的に形成するとよい。第一領域に隣接する第二領域
の表面層に、第二領域より高濃度の第二導電形の第五領
域を選択的に形成するとよい。
イオン注入し、該不純物原子を熱拡散することで第三領
域を形成してもよい。第三領域に隣接する第二領域の表
面層に、第二領域より高濃度の第二導電形の第五領域を
選択的に形成するとよい。第一領域に隣接する第二領域
の表面層に、第二領域より高濃度の第二導電形の第五領
域を選択的に形成するとよい。
【００２０】第三領域をほぼ取り囲むように第五領域を
形成するとよい。第二領域の表面層に形成された第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とからなるＭＯ
ＳＦＥＴが形成される活性領域を有する第二領域におい
て、該活性領域を除く第二領域の表面層の大部分に第五
領域が設けられることである。
形成するとよい。第二領域の表面層に形成された第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とからなるＭＯ
ＳＦＥＴが形成される活性領域を有する第二領域におい
て、該活性領域を除く第二領域の表面層の大部分に第五
領域が設けられることである。
【００２１】第二領域と隣接する第三領域の表面層に、
第三領域より高濃度の第一導電形の第六領域を選択的に
形成するとよい。高耐圧接合終端構造が第一領域と、第
一領域の第一主面の表面層に選択的に形成された第二導
電形の第八領域と、第八領域の表面層に選択的に形成さ
れた第一導電形の第九領域とで構成される三層構造を有
し、第一領域と第八領域との間の第二のｐｎ接合と、第
八領域と第九領域との間の第三のｐｎ接合とがともに逆
バイアスされたときに、第二のｐｎ接合の両側に拡がる
第二の空乏層と、第三のｐｎ接合の両側に拡がる第三の
空乏層とが第八領域内で結合するように第八領域が形成
され、かつ第三の空乏層が第九領域の表面まで達するよ
うに第九領域が形成されることである。
第三領域より高濃度の第一導電形の第六領域を選択的に
形成するとよい。高耐圧接合終端構造が第一領域と、第
一領域の第一主面の表面層に選択的に形成された第二導
電形の第八領域と、第八領域の表面層に選択的に形成さ
れた第一導電形の第九領域とで構成される三層構造を有
し、第一領域と第八領域との間の第二のｐｎ接合と、第
八領域と第九領域との間の第三のｐｎ接合とがともに逆
バイアスされたときに、第二のｐｎ接合の両側に拡がる
第二の空乏層と、第三のｐｎ接合の両側に拡がる第三の
空乏層とが第八領域内で結合するように第八領域が形成
され、かつ第三の空乏層が第九領域の表面まで達するよ
うに第九領域が形成されることである。
【００２２】前記高耐圧接合終端構造が、第九領域下
で、第一領域と第九領域とに挟まれた第八領域部分の正
味のドーピング量が１×１０11ｃｍ-2以上、４×１０12
ｃｍ-2以下であり、かつ第九領域の正味のドーピング量
が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下である
とよい。前記高耐圧接合終端構造が、第九領域上の絶縁
膜と、該絶縁膜上へ延在し第八領域と電気的に接続され
る第二の導電膜と、前記絶縁膜上へ延在し第九領域と電
気的に接続される第三の導電膜と、第二および第三の導
電膜に接触し第二および第三の導電膜との間の前記絶縁
膜を覆う高抵抗膜とを備えることである。
で、第一領域と第九領域とに挟まれた第八領域部分の正
味のドーピング量が１×１０11ｃｍ-2以上、４×１０12
ｃｍ-2以下であり、かつ第九領域の正味のドーピング量
が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下である
とよい。前記高耐圧接合終端構造が、第九領域上の絶縁
膜と、該絶縁膜上へ延在し第八領域と電気的に接続され
る第二の導電膜と、前記絶縁膜上へ延在し第九領域と電
気的に接続される第三の導電膜と、第二および第三の導
電膜に接触し第二および第三の導電膜との間の前記絶縁
膜を覆う高抵抗膜とを備えることである。
【００２３】前記高耐圧接合終端構造の第一領域の第一
主面の表面層に選択的に不純物原子をイオン注入し、該
不純物原子を熱拡散することで第八領域が形成されると
よい。前記高耐圧接合終端構造の第八領域の表面層に選
択的に不純物原子をイオン注入し、該不純物原子を熱拡
散することで第九領域が形成されるとよい。
主面の表面層に選択的に不純物原子をイオン注入し、該
不純物原子を熱拡散することで第八領域が形成されると
よい。前記高耐圧接合終端構造の第八領域の表面層に選
択的に不純物原子をイオン注入し、該不純物原子を熱拡
散することで第九領域が形成されるとよい。
【００２４】第二導電形チャネルの高耐圧ＭＩＳトラン
ジスタが、前記高耐圧接合終端構造を挟んで、一方の側
に第八領域と電気的に接続された第一のドレイン電極を
備え、他方の側に第九領域と接して形成された第一導電
形のベース領域と、ベース領域の表面層に選択的に形成
された第二導電形のソース領域と、第八領域と第二導電
形のソース領域とに挟まれたベース領域表面層の第二導
電形チャネル領域と、少なくとも第二導電形チャネル上
に形成された第一のゲート絶縁膜および第一のゲート絶
縁膜上に形成された第三のゲート電極と、少なくとも前
記第二導電形のソース領域に電気的に接続された第一の
ソース電極とを備えることである。
ジスタが、前記高耐圧接合終端構造を挟んで、一方の側
に第八領域と電気的に接続された第一のドレイン電極を
備え、他方の側に第九領域と接して形成された第一導電
形のベース領域と、ベース領域の表面層に選択的に形成
された第二導電形のソース領域と、第八領域と第二導電
形のソース領域とに挟まれたベース領域表面層の第二導
電形チャネル領域と、少なくとも第二導電形チャネル上
に形成された第一のゲート絶縁膜および第一のゲート絶
縁膜上に形成された第三のゲート電極と、少なくとも前
記第二導電形のソース領域に電気的に接続された第一の
ソース電極とを備えることである。
【００２５】第一導電形チャネルの高耐圧ＭＩＳトラン
ジスタが、前記高耐圧接合終端構造を挟んで、一方の側
に第八領域表面上に選択的に形成された第一導電形のソ
ース領域と、第九領域と第一導電形のソース領域とに挟
まれた第八領域表面の第一導電形チャネル領域と、少な
くとも第一導電形チャネル領域上に形成された第二のゲ
ート絶縁膜および第二のゲート絶縁膜上の第四のゲート
電極と、少なくとも前記第一導電形のソース領域と電気
的に接続された第二のソース電極とを備え、他方の側に
第九領域と電気的に接続された第二のドレイン電極とを
備えることである。
ジスタが、前記高耐圧接合終端構造を挟んで、一方の側
に第八領域表面上に選択的に形成された第一導電形のソ
ース領域と、第九領域と第一導電形のソース領域とに挟
まれた第八領域表面の第一導電形チャネル領域と、少な
くとも第一導電形チャネル領域上に形成された第二のゲ
ート絶縁膜および第二のゲート絶縁膜上の第四のゲート
電極と、少なくとも前記第一導電形のソース領域と電気
的に接続された第二のソース電極とを備え、他方の側に
第九領域と電気的に接続された第二のドレイン電極とを
備えることである。
【００２６】高耐圧ＩＣが高耐圧接合終端構造に囲ま
れ、第八領域と電気的に接続された第二導電形の第二領
域と、第二領域の表面層に選択的に形成された第一導電
形の第三領域と、第二領域の表面層に形成された第一導
電形チャネルのＭＩＳトランジスタと、第三領域の表面
層に形成された第二導電形チャネルのＭＩＳトランジス
タとを有することである。
れ、第八領域と電気的に接続された第二導電形の第二領
域と、第二領域の表面層に選択的に形成された第一導電
形の第三領域と、第二領域の表面層に形成された第一導
電形チャネルのＭＩＳトランジスタと、第三領域の表面
層に形成された第二導電形チャネルのＭＩＳトランジス
タとを有することである。
【００２７】前記高耐圧ＩＣが第二領域と第八領域が連
続して一つの領域を形成する場合、第二領域と第三領域
と第八領域を同一工程で同時に形成してもよい。前記高
耐圧ＩＣが高耐圧接合終端構造を挟んで、一方の側に第
八領域と電気的に接続された第一のドレイン電極を備
え、他方の側に第九領域と接して形成された第一導電形
のベース領域と、ベース領域の表面層に選択的に形成さ
れた第二導電形のソース領域と、第八領域と第二導電形
のソース領域とに挟まれたベース領域表面層の第二導電
形チャネル領域と、少なくとも第二導電形チャネル上に
形成された第一のゲート絶縁膜および第一のゲート絶縁
膜上に形成された第三のゲート電極と、少なくとも前記
第二導電形のソース領域に電気的に接続された第一のソ
ース電極とを備えた、第二導電形チャネルの高耐圧ＭＩ
Ｓトランジスタを有することである。
続して一つの領域を形成する場合、第二領域と第三領域
と第八領域を同一工程で同時に形成してもよい。前記高
耐圧ＩＣが高耐圧接合終端構造を挟んで、一方の側に第
八領域と電気的に接続された第一のドレイン電極を備
え、他方の側に第九領域と接して形成された第一導電形
のベース領域と、ベース領域の表面層に選択的に形成さ
れた第二導電形のソース領域と、第八領域と第二導電形
のソース領域とに挟まれたベース領域表面層の第二導電
形チャネル領域と、少なくとも第二導電形チャネル上に
形成された第一のゲート絶縁膜および第一のゲート絶縁
膜上に形成された第三のゲート電極と、少なくとも前記
第二導電形のソース領域に電気的に接続された第一のソ
ース電極とを備えた、第二導電形チャネルの高耐圧ＭＩ
Ｓトランジスタを有することである。
【００２８】前記高耐圧ＩＣが高耐圧接合終端構造を挟
んで、一方の側に第八領域表面上に選択的に形成された
第一導電形のソース領域と、第九領域と第一導電形のソ
ース領域とに挟まれた第八領域表面の第一導電形チャネ
ル領域と、少なくとも第一導電形チャネル領域上に形成
された第二のゲート絶縁膜および第二のゲート絶縁膜上
の第四のゲート電極と、少なくとも前記第一導電形のソ
ース領域と電気的に接続された第二のソース電極とを備
え、他方の側に第九領域と電気的に接続された第二のド
レイン電極とを備えた、第一導電形チャネルの高耐圧Ｍ
ＩＳトランジスタを有することである。
んで、一方の側に第八領域表面上に選択的に形成された
第一導電形のソース領域と、第九領域と第一導電形のソ
ース領域とに挟まれた第八領域表面の第一導電形チャネ
ル領域と、少なくとも第一導電形チャネル領域上に形成
された第二のゲート絶縁膜および第二のゲート絶縁膜上
の第四のゲート電極と、少なくとも前記第一導電形のソ
ース領域と電気的に接続された第二のソース電極とを備
え、他方の側に第九領域と電気的に接続された第二のド
レイン電極とを備えた、第一導電形チャネルの高耐圧Ｍ
ＩＳトランジスタを有することである。
【００２９】前記高耐圧ＩＣが高耐圧接合終端構造を挟
んで、一方の側に第八領域と電気的に接続された第一の
ドレイン電極を備え、他方の側に第九領域と接して形成
された第一導電形のベース領域と、ベース領域の表面層
に選択的に形成された第二導電形のソース領域と、第八
領域と第二導電形のソース領域とに挟まれたベース領域
表面層の第二導電形チャネル領域と、少なくとも第二導
電形チャネル上に形成された第一のゲート絶縁膜および
第一のゲート絶縁膜上に形成された第三のゲート電極
と、少なくとも前記第二導電形のソース領域に電気的に
接続された第一のソース電極とを備えた、第二導電形チ
ャネルの高耐圧ＭＩＳトランジスタを有し、かつ高耐圧
接合終端構造を挟んで、一方の側に第八領域表面上に選
択的に形成された第一導電形のソース領域と、第九領域
と第一導電形のソース領域とに挟まれた第八領域表面の
第一導電形チャネル領域と、少なくとも第一導電形チャ
ネル領域上に形成された第二のゲート絶縁膜および第二
のゲート絶縁膜上の第四のゲート電極と、少なくとも前
記第一導電形のソース領域と電気的に接続された第二の
ソース電極とを備え、他方の側に第九領域と電気的に接
続された第二のドレイン電極とを備えた、第一導電形チ
ャネルの高耐圧ＭＩＳトランジスタとを有することであ
る。
んで、一方の側に第八領域と電気的に接続された第一の
ドレイン電極を備え、他方の側に第九領域と接して形成
された第一導電形のベース領域と、ベース領域の表面層
に選択的に形成された第二導電形のソース領域と、第八
領域と第二導電形のソース領域とに挟まれたベース領域
表面層の第二導電形チャネル領域と、少なくとも第二導
電形チャネル上に形成された第一のゲート絶縁膜および
第一のゲート絶縁膜上に形成された第三のゲート電極
と、少なくとも前記第二導電形のソース領域に電気的に
接続された第一のソース電極とを備えた、第二導電形チ
ャネルの高耐圧ＭＩＳトランジスタを有し、かつ高耐圧
接合終端構造を挟んで、一方の側に第八領域表面上に選
択的に形成された第一導電形のソース領域と、第九領域
と第一導電形のソース領域とに挟まれた第八領域表面の
第一導電形チャネル領域と、少なくとも第一導電形チャ
ネル領域上に形成された第二のゲート絶縁膜および第二
のゲート絶縁膜上の第四のゲート電極と、少なくとも前
記第一導電形のソース領域と電気的に接続された第二の
ソース電極とを備え、他方の側に第九領域と電気的に接
続された第二のドレイン電極とを備えた、第一導電形チ
ャネルの高耐圧ＭＩＳトランジスタとを有することであ
る。
【００３０】前記高耐圧ＩＣが第一領域の第一主面の表
面層に選択的に不純物原子をイオン注入し、該不純物原
子を熱拡散することで第八領域が形成されるとよい。前
記第八領域の表面層に選択的に不純物原子をイオン注入
し、該不純物原子を熱拡散することで第九領域が形成さ
れるとよい。前記高耐圧ＩＣにおいて、第一領域と第二
領域との間の第一のｐｎ接合に印加される逆バイアス電
圧により第二領域内へ拡がる第一の空乏層の先端が前記
第二領域と第三領域との間の第四のｐｎ接合と前記第一
のｐｎ接合との間に位置するように第二領域を形成する
ことである。
面層に選択的に不純物原子をイオン注入し、該不純物原
子を熱拡散することで第八領域が形成されるとよい。前
記第八領域の表面層に選択的に不純物原子をイオン注入
し、該不純物原子を熱拡散することで第九領域が形成さ
れるとよい。前記高耐圧ＩＣにおいて、第一領域と第二
領域との間の第一のｐｎ接合に印加される逆バイアス電
圧により第二領域内へ拡がる第一の空乏層の先端が前記
第二領域と第三領域との間の第四のｐｎ接合と前記第一
のｐｎ接合との間に位置するように第二領域を形成する
ことである。
【００３１】この第三領域下の、第一領域と第三領域と
に挟まれた第二領域部分の正味のドーピング量が１×１
０12ｃｍ-2以上、３×１０13ｃｍ-2以下であるとよい。
前記高耐圧ＩＣにおいて、第一領域の第一主面の表面層
に選択的に不純物原子をイオン注入し、該不純物原子を
熱拡散することで第二領域が形成され、第二領域の表面
層に選択的に不純物原子をイオン注入し、該不純物原子
を熱拡散することで第三領域を形成するとよい。
に挟まれた第二領域部分の正味のドーピング量が１×１
０12ｃｍ-2以上、３×１０13ｃｍ-2以下であるとよい。
前記高耐圧ＩＣにおいて、第一領域の第一主面の表面層
に選択的に不純物原子をイオン注入し、該不純物原子を
熱拡散することで第二領域が形成され、第二領域の表面
層に選択的に不純物原子をイオン注入し、該不純物原子
を熱拡散することで第三領域を形成するとよい。
【００３２】高耐圧ＩＣが、第一導電形の第一領域と、
第一領域の第一主面の表面層に選択的に形成された第二
導電形の第二領域と、第二領域の表面層に選択的に形成
された第一導電形の第三領域と、第三領域と離れて第二
領域の表面層に選択的に形成された第一導電形の第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とを備える第一
導電形チャネルのＭＩＳトランジスタと、第三領域の表
面層に選択的に形成された第二導電形の第二ソース領域
および第二ドレイン領域と、第二ソース領域および第二
ドレイン領域に挟まれた第三領域の表面上に絶縁膜を介
して形成された第二ゲート電極を備えた第二導電形チャ
ネルのＭＩＳトランジスタと、前記第二領域を取り囲む
第一の高耐圧接合終端構造と、ループ状（ループ状とは
帯状で環状となっている状態をいう）に形成された第二
の高耐圧接合終端構造と、該第二の高耐圧接合終端構造
のループの内側の第一のドレイン電極とループ外側の第
三のゲート電極と第一のソース電極とを備えた第二導電
形チャネルの高耐圧ＭＩＳトランジスタとを備え、第一
の高耐圧接合終端構造と第二の高耐圧接合終端構造とが
基本的に同一構造（基本的に同一構造という意味は、同
一または殆ど同一構造で、違いがある場合は濃度や拡散
深さが微妙に異なる丈であることを意味する）を有する
ことである。
第一領域の第一主面の表面層に選択的に形成された第二
導電形の第二領域と、第二領域の表面層に選択的に形成
された第一導電形の第三領域と、第三領域と離れて第二
領域の表面層に選択的に形成された第一導電形の第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とを備える第一
導電形チャネルのＭＩＳトランジスタと、第三領域の表
面層に選択的に形成された第二導電形の第二ソース領域
および第二ドレイン領域と、第二ソース領域および第二
ドレイン領域に挟まれた第三領域の表面上に絶縁膜を介
して形成された第二ゲート電極を備えた第二導電形チャ
ネルのＭＩＳトランジスタと、前記第二領域を取り囲む
第一の高耐圧接合終端構造と、ループ状（ループ状とは
帯状で環状となっている状態をいう）に形成された第二
の高耐圧接合終端構造と、該第二の高耐圧接合終端構造
のループの内側の第一のドレイン電極とループ外側の第
三のゲート電極と第一のソース電極とを備えた第二導電
形チャネルの高耐圧ＭＩＳトランジスタとを備え、第一
の高耐圧接合終端構造と第二の高耐圧接合終端構造とが
基本的に同一構造（基本的に同一構造という意味は、同
一または殆ど同一構造で、違いがある場合は濃度や拡散
深さが微妙に異なる丈であることを意味する）を有する
ことである。
【００３３】前記高耐圧ＩＣの第二の高耐圧接合終端構
造が第一の高耐圧接合終端構造と連結するとよい。前記
高耐圧ＩＣにおいて、第一のドレイン電極からの第一の
出力配線が第二の高耐圧接合終端構造を横切って第一の
高耐圧接合終端構造に取り囲まれる第二領域上に延在し
ているとよい。
造が第一の高耐圧接合終端構造と連結するとよい。前記
高耐圧ＩＣにおいて、第一のドレイン電極からの第一の
出力配線が第二の高耐圧接合終端構造を横切って第一の
高耐圧接合終端構造に取り囲まれる第二領域上に延在し
ているとよい。
【００３４】高耐圧ＩＣが、第一導電形の第一領域と、
第一領域の第一主面の表面層に選択的に形成された第二
導電形の第二領域と、第二領域の表面層に選択的に形成
された第一導電形の第三領域と、第三領域と離れて第二
領域の表面層に選択的に形成された第一導電形の第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とを備える第一
導電形チャネルのＭＩＳトランジスタと、第三領域の表
面層に選択的に形成された第二導電形の第二ソース領域
および第二ドレイン領域と、第二ソース領域および第二
ドレイン領域に挟まれた第三領域の表面上に絶縁膜を介
して形成された第二ゲート電極を備えた第二導電形チャ
ネルのＭＩＳトランジスタと、前記第二領域を取り囲む
第一の高耐圧接合終端構造と、ループ状に形成された第
三の高耐圧接合終端構造と、該第三の高耐圧接合終端構
造のループの内側の第二のドレイン電極とループ外側の
第四のゲート電極と第二のソース電極とを備えた第一導
電形チャネルの高耐圧ＭＩＳトランジスタとを備え、第
一の高耐圧接合終端構造と第三の高耐圧接合終端構造と
が基本的に同一構造を有することである。
第一領域の第一主面の表面層に選択的に形成された第二
導電形の第二領域と、第二領域の表面層に選択的に形成
された第一導電形の第三領域と、第三領域と離れて第二
領域の表面層に選択的に形成された第一導電形の第一ソ
ース領域および第一ドレイン領域と、第一ソース領域お
よび第一ドレイン領域に挟まれた第二領域の表面上に絶
縁膜を介して形成された第一ゲート電極とを備える第一
導電形チャネルのＭＩＳトランジスタと、第三領域の表
面層に選択的に形成された第二導電形の第二ソース領域
および第二ドレイン領域と、第二ソース領域および第二
ドレイン領域に挟まれた第三領域の表面上に絶縁膜を介
して形成された第二ゲート電極を備えた第二導電形チャ
ネルのＭＩＳトランジスタと、前記第二領域を取り囲む
第一の高耐圧接合終端構造と、ループ状に形成された第
三の高耐圧接合終端構造と、該第三の高耐圧接合終端構
造のループの内側の第二のドレイン電極とループ外側の
第四のゲート電極と第二のソース電極とを備えた第一導
電形チャネルの高耐圧ＭＩＳトランジスタとを備え、第
一の高耐圧接合終端構造と第三の高耐圧接合終端構造と
が基本的に同一構造を有することである。
【００３５】前記高耐圧ＩＣの第三の高耐圧接合終端構
造が第一の高耐圧接合終端構造と連結するとよい。前記
高耐圧ＩＣにおいて、第二のドレイン電極からの第二の
出力配線が第三の高耐圧接合終端構造を横切って、第一
の高耐圧接合終端構造の外側に延在しているとよい。
造が第一の高耐圧接合終端構造と連結するとよい。前記
高耐圧ＩＣにおいて、第二のドレイン電極からの第二の
出力配線が第三の高耐圧接合終端構造を横切って、第一
の高耐圧接合終端構造の外側に延在しているとよい。
【００３６】高耐圧ＩＣが、第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第八
領域と、第八領域の表面層に選択的に形成された第一導
電形の第九領域とで構成される三層構造を有し、第一領
域と第八領域との間の第二のｐｎ接合と、第八領域と第
九領域との間の第三のｐｎ接合とがともに逆バイアスさ
れたときに、第二のｐｎ接合の両側に拡がる第二の空乏
層と、第三のｐｎ接合の両側に拡がる第三の空乏層とが
第八領域内で結合するように第八領域が形成され、かつ
第三の空乏層が第九領域の表面まで達するように第九領
域が形成された第一の高耐圧接合終端構造を有し、第九
領域下で、第一領域と第九領域とに挟まれた第八領域部
分の正味のドーピング量が１×１０11ｃｍ-2以上、４×
１０12ｃｍ-2以下であり、かつ第九領域の正味のドーピ
ング量が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下
とし、この高耐圧接合終端構造を挟んで、一方の側に第
八領域と電気的に接続された第一のドレイン電極を備
え、他方の側に第九領域と接して形成された第一導電形
のベース領域と、ベース領域の表面層に選択的に形成さ
れた第二導電形のソース領域と、第八領域と第二導電形
のソース領域とに挟まれたベース領域表面層の第二導電
形チャネル領域と、少なくとも第二導電形チャネル上に
形成された第一のゲート絶縁膜および第一のゲート絶縁
膜上に形成された第三のゲート電極と、少なくとも前記
第二導電形のソース領域に電気的に接続された第一のソ
ース電極とを備えた、第二導電形チャネルの高耐圧ＭＩ
Ｓトランジスタを有することである。
一主面の表面層に選択的に形成された第二導電形の第八
領域と、第八領域の表面層に選択的に形成された第一導
電形の第九領域とで構成される三層構造を有し、第一領
域と第八領域との間の第二のｐｎ接合と、第八領域と第
九領域との間の第三のｐｎ接合とがともに逆バイアスさ
れたときに、第二のｐｎ接合の両側に拡がる第二の空乏
層と、第三のｐｎ接合の両側に拡がる第三の空乏層とが
第八領域内で結合するように第八領域が形成され、かつ
第三の空乏層が第九領域の表面まで達するように第九領
域が形成された第一の高耐圧接合終端構造を有し、第九
領域下で、第一領域と第九領域とに挟まれた第八領域部
分の正味のドーピング量が１×１０11ｃｍ-2以上、４×
１０12ｃｍ-2以下であり、かつ第九領域の正味のドーピ
ング量が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下
とし、この高耐圧接合終端構造を挟んで、一方の側に第
八領域と電気的に接続された第一のドレイン電極を備
え、他方の側に第九領域と接して形成された第一導電形
のベース領域と、ベース領域の表面層に選択的に形成さ
れた第二導電形のソース領域と、第八領域と第二導電形
のソース領域とに挟まれたベース領域表面層の第二導電
形チャネル領域と、少なくとも第二導電形チャネル上に
形成された第一のゲート絶縁膜および第一のゲート絶縁
膜上に形成された第三のゲート電極と、少なくとも前記
第二導電形のソース領域に電気的に接続された第一のソ
ース電極とを備えた、第二導電形チャネルの高耐圧ＭＩ
Ｓトランジスタを有することである。
【００３７】高耐圧ＩＣが、第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第八
領域と、第八領域の表面層に選択的に形成された第一導
電形の第九領域とで構成される三層構造を有し、第一領
域と第八領域との間の第二のｐｎ接合と、第八領域と第
九領域との間の第三のｐｎ接合とがともに逆バイアスさ
れたときに、第二のｐｎ接合の両側に拡がる第二の空乏
層と、第三のｐｎ接合の両側に拡がる第三の空乏層とが
第八領域内で結合するように第八領域が形成され、かつ
第三の空乏層が第九領域の表面まで達するように第九領
域が形成された第一の高耐圧接合終端構造を有し、第九
領域下で、第一領域と第九領域とに挟まれた第八領域部
分の正味のドーピング量が１×１０11ｃｍ-2以上、４×
１０12ｃｍ-2以下であり、かつ第九領域の正味のドーピ
ング量が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下
とし、該高耐圧接合終端構造を挟んで、一方の側に第八
領域表面上に選択的に形成された第一導電形のソース領
域と、第九領域と第一導電形のソース領域とに挟まれた
第八領域表面の第一導電形チャネル領域と、少なくとも
第一導電形チャネル領域上に形成された第二のゲート絶
縁膜および第二のゲート絶縁膜上の第四のゲート電極
と、少なくとも前記第一導電形のソース領域と電気的に
接続された第二のソース電極とを備え、他方の側に第九
領域と電気的に接続された第二のドレイン電極とを備え
た、第一導電形チャネルの高耐圧ＭＩＳトランジスタを
有することである。
一主面の表面層に選択的に形成された第二導電形の第八
領域と、第八領域の表面層に選択的に形成された第一導
電形の第九領域とで構成される三層構造を有し、第一領
域と第八領域との間の第二のｐｎ接合と、第八領域と第
九領域との間の第三のｐｎ接合とがともに逆バイアスさ
れたときに、第二のｐｎ接合の両側に拡がる第二の空乏
層と、第三のｐｎ接合の両側に拡がる第三の空乏層とが
第八領域内で結合するように第八領域が形成され、かつ
第三の空乏層が第九領域の表面まで達するように第九領
域が形成された第一の高耐圧接合終端構造を有し、第九
領域下で、第一領域と第九領域とに挟まれた第八領域部
分の正味のドーピング量が１×１０11ｃｍ-2以上、４×
１０12ｃｍ-2以下であり、かつ第九領域の正味のドーピ
ング量が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下
とし、該高耐圧接合終端構造を挟んで、一方の側に第八
領域表面上に選択的に形成された第一導電形のソース領
域と、第九領域と第一導電形のソース領域とに挟まれた
第八領域表面の第一導電形チャネル領域と、少なくとも
第一導電形チャネル領域上に形成された第二のゲート絶
縁膜および第二のゲート絶縁膜上の第四のゲート電極
と、少なくとも前記第一導電形のソース領域と電気的に
接続された第二のソース電極とを備え、他方の側に第九
領域と電気的に接続された第二のドレイン電極とを備え
た、第一導電形チャネルの高耐圧ＭＩＳトランジスタを
有することである。
【００３８】前記高耐圧ＩＣにおいて、第二領域と第八
領域とを、同一工程で同時に形成してもよい。また第一
導電形の第一領域と、第一領域の第一主面の表面層に選
択的に形成された第二導電形の第二領域と、第二領域の
表面層に選択的に形成された第一導電形の第三領域と、
第三領域と離れて第二領域の表面層に選択的に形成され
た第一導電形の第一ソース領域および第一ドレイン領域
と、第一ソース領域および第一ドレイン領域に挟まれた
第二領域の表面上に絶縁膜を介して形成された第一ゲー
ト電極とを備える第一導電形チャネルのＭＩＳトランジ
スタと、第三領域の表面層に選択的に形成された第二導
電形の第二ソース領域および第二ドレイン領域と、第二
ソース領域および第二ドレイン領域に挟まれた第三領域
の表面上に絶縁膜を介して形成された第二ゲート電極を
備えた第二導電形チャネルのＭＩＳトランジスタと、前
記第二領域を取り囲む第一の高耐圧接合終端構造と、切
り欠きを有するループ状（一部開いているループの形を
している状態をいう）に形成された第二の高耐圧接合終
端構造と、該第二の高耐圧接合終端構造のループの内側
の第一のドレイン電極とループの外側の第三のゲート電
極と第一のソース電極とを備えた第二導電形チャネルの
高耐圧ＭＩＳトランジスタとを備え、第一のドレイン電
極からの第一の出力配線が第二領域上に延在している領
域近傍（前記の一部ループが開いている部分に相当す
る）に第二の高耐圧接合終端構造を形成せず、かつ第一
の高耐圧接合終端構造と第二の高耐圧接合終端構造とが
基本的に同一構造を有することである。
領域とを、同一工程で同時に形成してもよい。また第一
導電形の第一領域と、第一領域の第一主面の表面層に選
択的に形成された第二導電形の第二領域と、第二領域の
表面層に選択的に形成された第一導電形の第三領域と、
第三領域と離れて第二領域の表面層に選択的に形成され
た第一導電形の第一ソース領域および第一ドレイン領域
と、第一ソース領域および第一ドレイン領域に挟まれた
第二領域の表面上に絶縁膜を介して形成された第一ゲー
ト電極とを備える第一導電形チャネルのＭＩＳトランジ
スタと、第三領域の表面層に選択的に形成された第二導
電形の第二ソース領域および第二ドレイン領域と、第二
ソース領域および第二ドレイン領域に挟まれた第三領域
の表面上に絶縁膜を介して形成された第二ゲート電極を
備えた第二導電形チャネルのＭＩＳトランジスタと、前
記第二領域を取り囲む第一の高耐圧接合終端構造と、切
り欠きを有するループ状（一部開いているループの形を
している状態をいう）に形成された第二の高耐圧接合終
端構造と、該第二の高耐圧接合終端構造のループの内側
の第一のドレイン電極とループの外側の第三のゲート電
極と第一のソース電極とを備えた第二導電形チャネルの
高耐圧ＭＩＳトランジスタとを備え、第一のドレイン電
極からの第一の出力配線が第二領域上に延在している領
域近傍（前記の一部ループが開いている部分に相当す
る）に第二の高耐圧接合終端構造を形成せず、かつ第一
の高耐圧接合終端構造と第二の高耐圧接合終端構造とが
基本的に同一構造を有することである。
【００３９】第一導電形の第一領域と、第一領域の第一
主面の表面層に選択的に形成された第二導電形の第二領
域と、第二領域の表面層に選択的に形成された第一導電
形の第三領域と、第三領域と離れて第二領域の表面層に
選択的に形成された第一導電形の第一ソース領域および
第一ドレイン領域と、第一ソース領域および第一ドレイ
ン領域に挟まれた第二領域の表面上に絶縁膜を介して形
成された第一ゲート電極とを備える第一導電形チャネル
のＭＩＳトランジスタと、第三領域の表面層に選択的に
形成された第二導電形の第二ソース領域および第二ドレ
イン領域と、第二ソース領域および第二ドレイン領域に
挟まれた第三領域の表面上に絶縁膜を介して形成された
第二ゲート電極を備えた第二導電形チャネルのＭＩＳト
ランジスタと、前記第二領域を取り囲む第一の高耐圧接
合終端構造と、切り欠きを有するループ状に形成された
第三の高耐圧接合終端構造と、該第三の高耐圧接合終端
構造のループの内側の第二のドレイン電極とループ外側
の第四のゲート電極と第二のソース電極とを備えた第一
導電形チャネルの高耐圧ＭＩＳトランジスタとを備え、
第二のドレイン電極からの第二の出力配線が第一の高耐
圧接合終端構造の外側に延在している領域近傍に第三の
高耐圧接合終端構造を形成せず、かつ第一の高耐圧接合
終端構造と第三の高耐圧接合終端構造とが基本的に同一
構造を有することである。
主面の表面層に選択的に形成された第二導電形の第二領
域と、第二領域の表面層に選択的に形成された第一導電
形の第三領域と、第三領域と離れて第二領域の表面層に
選択的に形成された第一導電形の第一ソース領域および
第一ドレイン領域と、第一ソース領域および第一ドレイ
ン領域に挟まれた第二領域の表面上に絶縁膜を介して形
成された第一ゲート電極とを備える第一導電形チャネル
のＭＩＳトランジスタと、第三領域の表面層に選択的に
形成された第二導電形の第二ソース領域および第二ドレ
イン領域と、第二ソース領域および第二ドレイン領域に
挟まれた第三領域の表面上に絶縁膜を介して形成された
第二ゲート電極を備えた第二導電形チャネルのＭＩＳト
ランジスタと、前記第二領域を取り囲む第一の高耐圧接
合終端構造と、切り欠きを有するループ状に形成された
第三の高耐圧接合終端構造と、該第三の高耐圧接合終端
構造のループの内側の第二のドレイン電極とループ外側
の第四のゲート電極と第二のソース電極とを備えた第一
導電形チャネルの高耐圧ＭＩＳトランジスタとを備え、
第二のドレイン電極からの第二の出力配線が第一の高耐
圧接合終端構造の外側に延在している領域近傍に第三の
高耐圧接合終端構造を形成せず、かつ第一の高耐圧接合
終端構造と第三の高耐圧接合終端構造とが基本的に同一
構造を有することである。
【００４０】前記の高耐圧ＩＣにおいて、第九領域下
で、第一領域と第九領域とに挟まれた第八領域部分の正
味のドーピング量が１×１０11ｃｍ-2以上、４×１０12
ｃｍ-2以下であり、かつ第九領域の正味のドーピング量
が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下である
高耐圧接合終端構造を有するとよい。この発明の作用を
請求項に対応して説明する。請求項１によれば、第一領
域と第二領域の間のｐｎ接合を逆バイアスにしておくこ
とにより、第二領域に囲まれたＣＭＯＳ回路が第一領域
から電気的に分離されるので、電位の異なる複数のＣＭ
ＯＳ回路を低コストで同一チップ上に集積化することが
可能となる。
で、第一領域と第九領域とに挟まれた第八領域部分の正
味のドーピング量が１×１０11ｃｍ-2以上、４×１０12
ｃｍ-2以下であり、かつ第九領域の正味のドーピング量
が１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下である
高耐圧接合終端構造を有するとよい。この発明の作用を
請求項に対応して説明する。請求項１によれば、第一領
域と第二領域の間のｐｎ接合を逆バイアスにしておくこ
とにより、第二領域に囲まれたＣＭＯＳ回路が第一領域
から電気的に分離されるので、電位の異なる複数のＣＭ
ＯＳ回路を低コストで同一チップ上に集積化することが
可能となる。
【００４１】請求項２によれば、第一領域と第二領域と
の間のｐｎ接合に高い逆バイアス電圧が印加されても、
第二領域が空乏層の伸びより広いため、寄生バイポーラ
トランジスタ（第一領域をコレクタ、第二領域をベー
ス、第三領域をエミッタとするバイポーラトランジス
タ）のブレークダウンが生じない。そのため、第二領域
の第一領域からの分離耐圧を高くすることができる。
の間のｐｎ接合に高い逆バイアス電圧が印加されても、
第二領域が空乏層の伸びより広いため、寄生バイポーラ
トランジスタ（第一領域をコレクタ、第二領域をベー
ス、第三領域をエミッタとするバイポーラトランジス
タ）のブレークダウンが生じない。そのため、第二領域
の第一領域からの分離耐圧を高くすることができる。
【００４２】請求項３に従って、第一、第二、第三の各
領域の不純物量を調整すれば、容易に請求項２の条件を
満たすことができ、高耐圧化が可能となる。請求項４に
よれば、第一領域と第二領域との間の半導体表面におけ
る接合終端部（高耐圧接合終端構造を形成する部分）で
耐圧低下を防ぐことができるので、第二領域の第一領域
からの分離耐圧を高く保つことができる。
領域の不純物量を調整すれば、容易に請求項２の条件を
満たすことができ、高耐圧化が可能となる。請求項４に
よれば、第一領域と第二領域との間の半導体表面におけ
る接合終端部（高耐圧接合終端構造を形成する部分）で
耐圧低下を防ぐことができるので、第二領域の第一領域
からの分離耐圧を高く保つことができる。
【００４３】請求項５によれば、第二領域と電位の若干
異なる第四領域で第二領域と同様に第一領域と大きく電
位が異なる第四領域を第二領域に隣接して設けることが
できるので（例えば、アナログ用の１５Ｖ系電源とロジ
ック用の５Ｖ系電源というように）、２系統の電源系統
を有する回路ユニットを、第一領域から電気的に分離さ
れた状態で備えることができる。また、この第四領域を
コレクタとするバイポーラトランジスタを第二領域から
コレクタが独立した形態で備えることができる。これら
はいずれも回路設計の自由度を増し、高性能な回路の実
現を可能とする。
異なる第四領域で第二領域と同様に第一領域と大きく電
位が異なる第四領域を第二領域に隣接して設けることが
できるので（例えば、アナログ用の１５Ｖ系電源とロジ
ック用の５Ｖ系電源というように）、２系統の電源系統
を有する回路ユニットを、第一領域から電気的に分離さ
れた状態で備えることができる。また、この第四領域を
コレクタとするバイポーラトランジスタを第二領域から
コレクタが独立した形態で備えることができる。これら
はいずれも回路設計の自由度を増し、高性能な回路の実
現を可能とする。
【００４４】請求項６から８によれば、前記の第二領域
と第四領域が向かい合う部分での第二領域や第四領域の
第一領域に対する耐圧の低下を防ぐことができ、請求項
５の構成においても高い分離耐圧を得ることができる。
請求項９および１０によれば、高耐圧ＩＣチップの裏面
（第一領域の第二主面）の電位をパワーデバイスのコレ
クタの電位と同一にできるので、高耐圧ＩＣチップをパ
ワーデバイスと同一の金属板上に配置でき、実装面積を
小さくすることができる。さらにこの金属板を介してパ
ワーデバイスの発生する熱が高耐圧ＩＣチップに効率よ
く伝導するため、パワーデバイスの温度変化に高耐圧Ｉ
Ｃチップの温度が追随でき、高耐圧ＩＣチップ内に設け
た温度センサーでパワーデバイスの温度上昇を検出でき
る。従って従来のようにパワーデバイス上に温度検出素
子を設ける必要がなく、パワーデバイスの加熱保護を低
コストで行うことができる。
と第四領域が向かい合う部分での第二領域や第四領域の
第一領域に対する耐圧の低下を防ぐことができ、請求項
５の構成においても高い分離耐圧を得ることができる。
請求項９および１０によれば、高耐圧ＩＣチップの裏面
（第一領域の第二主面）の電位をパワーデバイスのコレ
クタの電位と同一にできるので、高耐圧ＩＣチップをパ
ワーデバイスと同一の金属板上に配置でき、実装面積を
小さくすることができる。さらにこの金属板を介してパ
ワーデバイスの発生する熱が高耐圧ＩＣチップに効率よ
く伝導するため、パワーデバイスの温度変化に高耐圧Ｉ
Ｃチップの温度が追随でき、高耐圧ＩＣチップ内に設け
た温度センサーでパワーデバイスの温度上昇を検出でき
る。従って従来のようにパワーデバイス上に温度検出素
子を設ける必要がなく、パワーデバイスの加熱保護を低
コストで行うことができる。
【００４５】請求項１１から１２によれば、高耐圧ＩＣ
チップの裏面の電位をパワーデバイスのエミッタの電位
と同一にできるので、高耐圧ＩＣチップをパワーデバイ
ス上に配置でき、実装面積を小さくできる。さらにパワ
ーデバイスの発熱が高耐圧ＩＣチップに直接伝導するた
め、前記と同様にパワーデバイスの温度変化に高耐圧Ｉ
Ｃチップの温度が追随できる。従って従来のようにパワ
ーデバイス上に温度検出素子を設ける必要がなく、パワ
ーデバイスの加熱保護を低コストで行うことができる。
チップの裏面の電位をパワーデバイスのエミッタの電位
と同一にできるので、高耐圧ＩＣチップをパワーデバイ
ス上に配置でき、実装面積を小さくできる。さらにパワ
ーデバイスの発熱が高耐圧ＩＣチップに直接伝導するた
め、前記と同様にパワーデバイスの温度変化に高耐圧Ｉ
Ｃチップの温度が追随できる。従って従来のようにパワ
ーデバイス上に温度検出素子を設ける必要がなく、パワ
ーデバイスの加熱保護を低コストで行うことができる。
【００４６】請求項１３によれば、ＩＣとパワーデバイ
スとを同一チップ（同一半導体基板）に集積化でき、実
装面積を小さくできる。またパワーデバイス部分の温度
を直接ＩＣ部分で検出できるので、高精度の温度検出が
可能となる。請求項１４および１５によれば、パワーデ
バイス部分とＩＣ部分の境界領域での耐圧低下が生じな
いので、高耐圧化が可能となる。
スとを同一チップ（同一半導体基板）に集積化でき、実
装面積を小さくできる。またパワーデバイス部分の温度
を直接ＩＣ部分で検出できるので、高精度の温度検出が
可能となる。請求項１４および１５によれば、パワーデ
バイス部分とＩＣ部分の境界領域での耐圧低下が生じな
いので、高耐圧化が可能となる。
【００４７】請求項１６および１７にすれば、高耐圧Ｉ
Ｃを低コストで製造することができる。請求項１８から
２１によれば、第一領域をコレクタ、第二領域をベー
ス、第三領域をエミッタとする寄生バイポーラトランジ
スタのベース抵抗を小さくできるので、この寄生バイポ
ーラトランジスタの誤動作によるブレークダウンやラッ
チアップを防ぐことができる。
Ｃを低コストで製造することができる。請求項１８から
２１によれば、第一領域をコレクタ、第二領域をベー
ス、第三領域をエミッタとする寄生バイポーラトランジ
スタのベース抵抗を小さくできるので、この寄生バイポ
ーラトランジスタの誤動作によるブレークダウンやラッ
チアップを防ぐことができる。
【００４８】請求項２２によれば、第二領域をコレク
タ、第三領域をベース、第三領域内に形成された第二導
電形チャネルのＭＩＳトランジスタ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌｅｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジ
スタで、代表的なものとしてＭＯＳＦＥＴがある）のソ
ースやドレインをエミッタとした寄生バイポーラトラン
ジスタのベース抵抗を小さくできるので、この寄生バイ
ポーラトランジスタの誤動作によるブレークダウンやラ
ッチアップを防ぐことができる。
タ、第三領域をベース、第三領域内に形成された第二導
電形チャネルのＭＩＳトランジスタ（Ｍｅｔａｌ−Ｉｎ
ｓｕｌｅｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジ
スタで、代表的なものとしてＭＯＳＦＥＴがある）のソ
ースやドレインをエミッタとした寄生バイポーラトラン
ジスタのベース抵抗を小さくできるので、この寄生バイ
ポーラトランジスタの誤動作によるブレークダウンやラ
ッチアップを防ぐことができる。
【００４９】請求項２３によれば、第二および第三のｐ
ｎ接合がともに逆バイアスされたときに、第一領域と第
八領域と第九領域の三層構造からなる高耐圧接合終端構
造の第八領域と第九領域が完全に空乏層化、第一領域内
から第九領域を経て第八領域表面まで達する一体化した
空乏層が高耐圧接合終端構造の水平方向全体に形成され
るために、水平方向に高い耐圧を得ることができ、かつ
垂直方向（第一主面に対して垂直）には低濃度の第一領
域内へ広く空乏層が拡がるため、垂直方向にも高い耐圧
を得ることができる。したがって第一領域が充分低濃度
であれば、高耐圧接合終端構造の水平方向の距離さえ大
きく設計すればこの距離に依存した高い耐圧がえられ
る。
ｎ接合がともに逆バイアスされたときに、第一領域と第
八領域と第九領域の三層構造からなる高耐圧接合終端構
造の第八領域と第九領域が完全に空乏層化、第一領域内
から第九領域を経て第八領域表面まで達する一体化した
空乏層が高耐圧接合終端構造の水平方向全体に形成され
るために、水平方向に高い耐圧を得ることができ、かつ
垂直方向（第一主面に対して垂直）には低濃度の第一領
域内へ広く空乏層が拡がるため、垂直方向にも高い耐圧
を得ることができる。したがって第一領域が充分低濃度
であれば、高耐圧接合終端構造の水平方向の距離さえ大
きく設計すればこの距離に依存した高い耐圧がえられ
る。
【００５０】請求項２４の条件を満たすことにより、第
二および第三のｐｎ接合からの空乏層が第八および第九
領域内へ伸びやすくなり、請求項２３で述べた第二のｐ
ｎ接合から拡がる第二の空乏層と第三のｐｎ接合から拡
がる第三の空乏層とが第八領域内で結合し、かつ第三の
空乏層が第九領域の表面まで達するという用件を満たす
ことが可能となる。
二および第三のｐｎ接合からの空乏層が第八および第九
領域内へ伸びやすくなり、請求項２３で述べた第二のｐ
ｎ接合から拡がる第二の空乏層と第三のｐｎ接合から拡
がる第三の空乏層とが第八領域内で結合し、かつ第三の
空乏層が第九領域の表面まで達するという用件を満たす
ことが可能となる。
【００５１】請求項２５によれば、第二と第三の導電体
の間を高抵抗膜を介して流れる電流により、高抵抗膜に
発生する水平方向の滑らかな電位分布が前記絶縁膜の容
量を介して絶縁膜下の半導体領域（第九、第八および第
一領域）内へ静電的に作用して、半導体領域の空乏層内
の電位分布を水平方向に滑らかに安定化させるので、よ
り一層小さい高耐圧接合終端構造の水平方向の距離で高
耐圧を得ることが可能となる。
の間を高抵抗膜を介して流れる電流により、高抵抗膜に
発生する水平方向の滑らかな電位分布が前記絶縁膜の容
量を介して絶縁膜下の半導体領域（第九、第八および第
一領域）内へ静電的に作用して、半導体領域の空乏層内
の電位分布を水平方向に滑らかに安定化させるので、よ
り一層小さい高耐圧接合終端構造の水平方向の距離で高
耐圧を得ることが可能となる。
【００５２】請求項２６、２７によれば、低コストな高
耐圧接合終端構造を高耐圧ＩＣに組み込むことができ
る。請求項２８によれば、請求項２３、２４と同様の作
用で高耐圧化された「第八領域をドレインとする」高耐
圧ＭＩＳトランジスタを高耐圧ＩＣに組み込むことがで
きる。
耐圧接合終端構造を高耐圧ＩＣに組み込むことができ
る。請求項２８によれば、請求項２３、２４と同様の作
用で高耐圧化された「第八領域をドレインとする」高耐
圧ＭＩＳトランジスタを高耐圧ＩＣに組み込むことがで
きる。
【００５３】請求項２９によれば、やはり請求項３４と
同様の作用で高耐圧化された「第九領域をドレインとす
る」高耐圧ＭＩＳトランジスタを高耐圧ＩＣに組み込む
ことができる。この高耐圧ＭＩＳトランジスタは、請求
項２８の高耐圧ＭＩＳトランジスタとは逆の導電形チャ
ネルであり、なおかつ基本的に同一構造の高耐圧接合終
端構造により高耐圧化されているので、請求項２８の高
耐圧ＭＩＳトランジスタとともに同一チップ上に低コス
トで集積化でき、そして相補的に利用することができ
る。
同様の作用で高耐圧化された「第九領域をドレインとす
る」高耐圧ＭＩＳトランジスタを高耐圧ＩＣに組み込む
ことができる。この高耐圧ＭＩＳトランジスタは、請求
項２８の高耐圧ＭＩＳトランジスタとは逆の導電形チャ
ネルであり、なおかつ基本的に同一構造の高耐圧接合終
端構造により高耐圧化されているので、請求項２８の高
耐圧ＭＩＳトランジスタとともに同一チップ上に低コス
トで集積化でき、そして相補的に利用することができ
る。
【００５４】請求項３０によれば、請求項２３、２４と
同様の作用により、他の回路ユニットから高耐圧で分離
された回路ユニット（例えば、図２や図６のＧＤＵ１に
相当する回路ユニット）を備えた高耐圧ＩＣを容易に構
成することができる。さらに、この高耐圧接合終端構造
は、請求項２８や２９の高耐圧ＭＩＳトランジスタに用
いる高耐圧接合終端構造と基本的に同一構造とすること
ができるので、低コストで高耐圧ＩＣに組み込むことが
可能となる。
同様の作用により、他の回路ユニットから高耐圧で分離
された回路ユニット（例えば、図２や図６のＧＤＵ１に
相当する回路ユニット）を備えた高耐圧ＩＣを容易に構
成することができる。さらに、この高耐圧接合終端構造
は、請求項２８や２９の高耐圧ＭＩＳトランジスタに用
いる高耐圧接合終端構造と基本的に同一構造とすること
ができるので、低コストで高耐圧ＩＣに組み込むことが
可能となる。
【００５５】請求項３１によれば、請求項３０の高耐圧
ＩＣを低コストで製造できる。請求項３２、３３、３４
によれば、図２や図６に示した高耐圧ＩＣを低コストで
実現できる。請求項３５、３６によれば、請求項２３や
２４の高耐圧接合終端構造を低コストで製造することが
できる。
ＩＣを低コストで製造できる。請求項３２、３３、３４
によれば、図２や図６に示した高耐圧ＩＣを低コストで
実現できる。請求項３５、３６によれば、請求項２３や
２４の高耐圧接合終端構造を低コストで製造することが
できる。
【００５６】請求項３７に従えば、第一領域と第二領域
の間の第一のｐｎ接合に高い逆バイアス電圧が印加され
ても、寄生バイポーラトランジスタ（第一領域をコレク
タ、第二領域をベース、第三領域をエミッタとする寄生
バイポーラトランジスタ）のブレークダウンが生じない
ので、第二領域の第一領域からの分離耐圧として高い耐
圧が得られる。
の間の第一のｐｎ接合に高い逆バイアス電圧が印加され
ても、寄生バイポーラトランジスタ（第一領域をコレク
タ、第二領域をベース、第三領域をエミッタとする寄生
バイポーラトランジスタ）のブレークダウンが生じない
ので、第二領域の第一領域からの分離耐圧として高い耐
圧が得られる。
【００５７】請求項３８に従って、第一領域、第二領
域、第三領域の不純物量を調整すれば、容易に請求項３
７の条件を満たすことができ、高耐圧化が容易になる。
請求項３９によれば、低コストで高耐圧ＩＣを製造する
ことが可能となる。請求項４０によれば、他の回路ユニ
ットから高耐圧で分離された回路ユニット（例えば図２
や図６のＧＤＵ１）のための高耐圧接合終端構造と第二
導電形チャネルの高耐圧ＭＩＳトランジスタ（例えば図
６のＨＶＮ）の高耐圧接合終端構造とを同じ工程で同一
チップ上に作り込めるので、低コストな高耐圧ＩＣが得
られる。
域、第三領域の不純物量を調整すれば、容易に請求項３
７の条件を満たすことができ、高耐圧化が容易になる。
請求項３９によれば、低コストで高耐圧ＩＣを製造する
ことが可能となる。請求項４０によれば、他の回路ユニ
ットから高耐圧で分離された回路ユニット（例えば図２
や図６のＧＤＵ１）のための高耐圧接合終端構造と第二
導電形チャネルの高耐圧ＭＩＳトランジスタ（例えば図
６のＨＶＮ）の高耐圧接合終端構造とを同じ工程で同一
チップ上に作り込めるので、低コストな高耐圧ＩＣが得
られる。
【００５８】請求項４１、４２によれば、電位の大きく
異なる回路ユニット間の信号の伝達を行う（レベルシフ
トのこと）ための第二導電形チャネルの高耐圧ＭＩＳト
ランジスタの第一のドレイン電極の第一の出力配線をこ
れと電位差の比較的小さい第二領域上へ延ばすだけなの
で、この第一の出力配線が大きな電位差のある高耐圧接
合終端構造部分を横切らず小さな電位差の高耐圧接合構
造部分だけを横切る。したがって、課題の第３項で述べ
た配線が横切る高耐圧接合終端構造部分における耐圧低
下の問題から完全に逃げることができる。これは、この
発明の非常に大きな効果であり、複雑な構造を必要とし
ないので、低コストでありながら、耐圧低下は全く発生
しないので、数千Ｖの耐圧の高耐圧ＩＣでも実現可能と
なる。この構造は図１９、図２０、図２２で説明されて
いる。
異なる回路ユニット間の信号の伝達を行う（レベルシフ
トのこと）ための第二導電形チャネルの高耐圧ＭＩＳト
ランジスタの第一のドレイン電極の第一の出力配線をこ
れと電位差の比較的小さい第二領域上へ延ばすだけなの
で、この第一の出力配線が大きな電位差のある高耐圧接
合終端構造部分を横切らず小さな電位差の高耐圧接合構
造部分だけを横切る。したがって、課題の第３項で述べ
た配線が横切る高耐圧接合終端構造部分における耐圧低
下の問題から完全に逃げることができる。これは、この
発明の非常に大きな効果であり、複雑な構造を必要とし
ないので、低コストでありながら、耐圧低下は全く発生
しないので、数千Ｖの耐圧の高耐圧ＩＣでも実現可能と
なる。この構造は図１９、図２０、図２２で説明されて
いる。
【００５９】請求項４３によれば、請求項４０と同様
に、他の回路ユニットから高耐圧で分離された回路ユニ
ット（例えば図２や図６のＧＤＵ１）のための高耐圧接
合終端構造と第一導電形チャネルの高耐圧ＭＩＳトラン
ジスタ（例えば図６のＨＶＰ）の高耐圧接合終端構造と
を同じ工程で同一チップ上に作り込めるので、低コスト
な高耐圧ＩＣが得られる。
に、他の回路ユニットから高耐圧で分離された回路ユニ
ット（例えば図２や図６のＧＤＵ１）のための高耐圧接
合終端構造と第一導電形チャネルの高耐圧ＭＩＳトラン
ジスタ（例えば図６のＨＶＰ）の高耐圧接合終端構造と
を同じ工程で同一チップ上に作り込めるので、低コスト
な高耐圧ＩＣが得られる。
【００６０】請求項４４、４５によれば、電位の大きく
異なる回路ユニット間の信号の伝達を行う（レベルシフ
トのこと）ための第一導電形チャネルの高耐圧ＭＩＳト
ランジスタの第二のドレイン電極の第二の出力配線をこ
れと電位差の比較的小さい第一領域上（もしくは第一領
域表面に形成された他の領域上）へ延ばすだけなので、
この第二の出力配線が大きな電位差のある高耐圧接合終
端構造部分を横切らず小さな電位差の高耐圧接合構造部
分だけを横切る。したがって、課題の第３項で述べた配
線が横切る高耐圧接合終端構造部分における耐圧低下の
問題から完全に逃げることができる。これは、この発明
の非常に大きな効果であり、複雑な構造を必要としない
ので、低コストでありながら、耐圧低下は全く発生しな
いので、数千Ｖの耐圧の高耐圧ＩＣでも実現可能とな
る。この構造は図１９、図２０、図２２で説明されてい
る。
異なる回路ユニット間の信号の伝達を行う（レベルシフ
トのこと）ための第一導電形チャネルの高耐圧ＭＩＳト
ランジスタの第二のドレイン電極の第二の出力配線をこ
れと電位差の比較的小さい第一領域上（もしくは第一領
域表面に形成された他の領域上）へ延ばすだけなので、
この第二の出力配線が大きな電位差のある高耐圧接合終
端構造部分を横切らず小さな電位差の高耐圧接合構造部
分だけを横切る。したがって、課題の第３項で述べた配
線が横切る高耐圧接合終端構造部分における耐圧低下の
問題から完全に逃げることができる。これは、この発明
の非常に大きな効果であり、複雑な構造を必要としない
ので、低コストでありながら、耐圧低下は全く発生しな
いので、数千Ｖの耐圧の高耐圧ＩＣでも実現可能とな
る。この構造は図１９、図２０、図２２で説明されてい
る。
【００６１】請求項４６、４７は単なる組み合わせであ
るので説明は省略する。請求項４８、４９によれば、低
コストで高耐圧ＩＣを製造できる。請求項５０ないし５
２によれば、より一層低コストで高耐圧ＩＣを製造でき
る。
るので説明は省略する。請求項４８、４９によれば、低
コストで高耐圧ＩＣを製造できる。請求項５０ないし５
２によれば、より一層低コストで高耐圧ＩＣを製造でき
る。
【００６２】
【発明の実施の形態】図１はこの発明の第１実施例の要
部断面図を示す。この実施例は請求項１、２、３、４、
１６〜２２に対応しており、図３８の高耐圧接合終端構
造ＨＶＪＴに囲まれたＧＤＵ１〜３の部分にこの発明が
適用されている。以下、一部実施例を除き第一導電形を
ｐ形、第二導電形をｎ形として説明する。
部断面図を示す。この実施例は請求項１、２、３、４、
１６〜２２に対応しており、図３８の高耐圧接合終端構
造ＨＶＪＴに囲まれたＧＤＵ１〜３の部分にこの発明が
適用されている。以下、一部実施例を除き第一導電形を
ｐ形、第二導電形をｎ形として説明する。
【００６３】高耐圧ＩＣ（ＨＶＩＣ）はホウ素をドープ
したｐ形半導体基板からなる第一領域１と、その表面層
に選択的にリンのイオン注入を行って高温の熱拡散によ
り形成したｎ形の第二領域２と、第二領域２の表面層に
選択的にホウ素のイオン注入を行って高温の熱拡散によ
り形成したｐ形の第三領域３と、第二領域２の表面層に
選択的にリンをイオン注入し高温の熱拡散により形成し
たｎ形の第五領域５と、第三領域３の表面層に選択的に
ホウ素をイオン注入し高温の熱拡散により形成されたｐ
形の第六領域６と、第二領域２の表面層に選択的に形成
したｐ形の高濃度領域１１（第一ソース領域と第一ドレ
イン領域になる）とこのｐ形の高濃度領域１１に挟まれ
た第二領域２上にゲート絶縁膜１３を介して形成された
ゲート電極となる多結晶シリコン膜１５とで構成される
ｐチャネルＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）と、第
三領域３の表面層に選択的に形成されたｎ形の高濃度領
域１２（第二ソース領域と第二ドレイン領域になる）と
このｎ形の高濃度領域１２に挟まれた第三領域３上にゲ
ート絶縁膜１３を介して形成されたゲート電極となる多
結晶シリコン膜１５とで構成されるｎチャネルＭＯＳＦ
ＥＴ（ｎｃｈＭＯＳＦＥＴ）と、第一領域１と第二領域
２との間の第一のｐｎ接合１０４に高い逆バイアス電圧
が印加されたときに表面付近での電界集中によるブレー
クダウンが生じないように、第一領域１を囲んで設けら
れた高耐圧接合終端構造ＨＶＪＴとからなる。ｐ形の高
濃度領域１１は高濃度のホウ素がドープされ、ｎ形の高
濃度領域は高濃度のリンがドープされている。ゲート絶
縁膜１３は厚みが２００〜５００Å程度のシリコン酸化
膜で形成される。第一領域１上、第二領域２上および第
五領域５上の一部にフィールド絶縁膜１４が厚み５００
０〜１００００Å程度のシリコン酸化膜で形成され、そ
の上に選択的に導電膜であるリンドープされたｎ形の多
結晶シリコン膜１５が厚さ３０００〜６０００Å程度で
形成される。またこの多結晶シリコン膜１５は第三領域
３と第二領域２の向かい合う領域にも同図に示すように
形成される。層間絶縁膜１６は例えば常圧ＣＶＤ等によ
り形成された、厚さ５０００〜１００００ÅのＢＰＳＧ
膜である。第一金属膜１７は第一主面側の配線や電極と
して用いる例えば厚さ５０００〜１００００Å程度のＡ
ｌ−１％Ｓｉ膜である。第一領域１の不純物濃度は１０
13〜１０15ｃｍ-3程度であり、例えば６００Ｖ耐圧の高
耐圧ＩＣでは１．５×１０14ｃｍ-3以下、１２００Ｖ耐
圧の高耐圧ＩＣでは８×１０13ｃｍ-3以下というように
必要とする耐圧により適切な不純物濃度が異なる。第一
領域１の不純物濃度と第二領域２の不純物のドープ量
（ドーピング量）は第一領域１と第二領域２との間の第
一のｐｎ接合１０４が高電圧に逆バイアスされたときで
も第一のｐｎ接合１０４の両側に拡がる空乏層１０１の
第二領域２側での空乏層端１０２が第三領域３へは届か
ず第二領域２内に止まるように設定される。これを満た
すには、第三領域３下の第三領域３と第一領域１とに挟
まれた第二領域１０３の部分の正味のドープ量を１×１
０12ｃｍ-2以上、３×１０13ｃｍ-2以下にすることが効
果的である。典型的な例を次に示す。第二領域２の形成
を５×１０12〜１×１０13ｃｍ-2のドープ量のリンの選
択的なイオン注入と１１５０℃、３〜１０時間程度の熱
拡散を行いその深さを３〜８μｍ程度に設定し、第三領
域３の形成を１×１０13〜５×１０13ｃｍ-2のドープ量
のホウ素の選択的なイオン注入と１１００℃、２〜１０
時間程度の熱拡散により行い、その深さを１〜４μｍ程
度に設定する。第五領域５および第六領域６のドープ量
は１×１０14〜１×１０15ｃｍ-2程度、ｐ形およびｎ形
の高濃度領域１１、１２のドープ量は１×１０15〜１×
１０16ｃｍ-2程度である。高耐圧接合終端構造ＨＶＪＴ
は、従来技術の引用文献の中から色々な構造を用いるこ
とが可能であり、また引用した以外の構造も用いること
もできる。第二領域２内に設けた比較的高濃度にドープ
されたｎ形の第五領域５は、第一領域１をコレクタ、第
二領域２をベース、第三領域３をエミッタとする寄生バ
イポーラトランジスタのベース抵抗を低く抑えて、その
誤動作を防ぐためのものである。この第五領域５は、第
三領域に対向する第二領域２の表面層や第一領域１に対
向する第二領域２の表面層に形成し、できる限り第三領
域３の回りを概ね囲うように設けたり、第二領域２表面
上でＭＯＳＦＥＴなどの素子を形成しない領域（フィー
ルド領域）の大半を覆うように設けたりすることで誤動
作を防止する効果が高まる。また第三領域３内に設けた
比較的高濃度にドープされたｐ形の第六領域６は第二領
域２をコレクタ、第三領域３をベース、ｎ形の高濃度領
域１２をエミッタとする寄生バイポーラトランジスタの
ベース抵抗を低く抑えてその誤動作を防ぐものである。
この第六領域６においても、前記第五領域５の形成と同
様の配置上の工夫することで効果を高めることができ
る。
したｐ形半導体基板からなる第一領域１と、その表面層
に選択的にリンのイオン注入を行って高温の熱拡散によ
り形成したｎ形の第二領域２と、第二領域２の表面層に
選択的にホウ素のイオン注入を行って高温の熱拡散によ
り形成したｐ形の第三領域３と、第二領域２の表面層に
選択的にリンをイオン注入し高温の熱拡散により形成し
たｎ形の第五領域５と、第三領域３の表面層に選択的に
ホウ素をイオン注入し高温の熱拡散により形成されたｐ
形の第六領域６と、第二領域２の表面層に選択的に形成
したｐ形の高濃度領域１１（第一ソース領域と第一ドレ
イン領域になる）とこのｐ形の高濃度領域１１に挟まれ
た第二領域２上にゲート絶縁膜１３を介して形成された
ゲート電極となる多結晶シリコン膜１５とで構成される
ｐチャネルＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）と、第
三領域３の表面層に選択的に形成されたｎ形の高濃度領
域１２（第二ソース領域と第二ドレイン領域になる）と
このｎ形の高濃度領域１２に挟まれた第三領域３上にゲ
ート絶縁膜１３を介して形成されたゲート電極となる多
結晶シリコン膜１５とで構成されるｎチャネルＭＯＳＦ
ＥＴ（ｎｃｈＭＯＳＦＥＴ）と、第一領域１と第二領域
２との間の第一のｐｎ接合１０４に高い逆バイアス電圧
が印加されたときに表面付近での電界集中によるブレー
クダウンが生じないように、第一領域１を囲んで設けら
れた高耐圧接合終端構造ＨＶＪＴとからなる。ｐ形の高
濃度領域１１は高濃度のホウ素がドープされ、ｎ形の高
濃度領域は高濃度のリンがドープされている。ゲート絶
縁膜１３は厚みが２００〜５００Å程度のシリコン酸化
膜で形成される。第一領域１上、第二領域２上および第
五領域５上の一部にフィールド絶縁膜１４が厚み５００
０〜１００００Å程度のシリコン酸化膜で形成され、そ
の上に選択的に導電膜であるリンドープされたｎ形の多
結晶シリコン膜１５が厚さ３０００〜６０００Å程度で
形成される。またこの多結晶シリコン膜１５は第三領域
３と第二領域２の向かい合う領域にも同図に示すように
形成される。層間絶縁膜１６は例えば常圧ＣＶＤ等によ
り形成された、厚さ５０００〜１００００ÅのＢＰＳＧ
膜である。第一金属膜１７は第一主面側の配線や電極と
して用いる例えば厚さ５０００〜１００００Å程度のＡ
ｌ−１％Ｓｉ膜である。第一領域１の不純物濃度は１０
13〜１０15ｃｍ-3程度であり、例えば６００Ｖ耐圧の高
耐圧ＩＣでは１．５×１０14ｃｍ-3以下、１２００Ｖ耐
圧の高耐圧ＩＣでは８×１０13ｃｍ-3以下というように
必要とする耐圧により適切な不純物濃度が異なる。第一
領域１の不純物濃度と第二領域２の不純物のドープ量
（ドーピング量）は第一領域１と第二領域２との間の第
一のｐｎ接合１０４が高電圧に逆バイアスされたときで
も第一のｐｎ接合１０４の両側に拡がる空乏層１０１の
第二領域２側での空乏層端１０２が第三領域３へは届か
ず第二領域２内に止まるように設定される。これを満た
すには、第三領域３下の第三領域３と第一領域１とに挟
まれた第二領域１０３の部分の正味のドープ量を１×１
０12ｃｍ-2以上、３×１０13ｃｍ-2以下にすることが効
果的である。典型的な例を次に示す。第二領域２の形成
を５×１０12〜１×１０13ｃｍ-2のドープ量のリンの選
択的なイオン注入と１１５０℃、３〜１０時間程度の熱
拡散を行いその深さを３〜８μｍ程度に設定し、第三領
域３の形成を１×１０13〜５×１０13ｃｍ-2のドープ量
のホウ素の選択的なイオン注入と１１００℃、２〜１０
時間程度の熱拡散により行い、その深さを１〜４μｍ程
度に設定する。第五領域５および第六領域６のドープ量
は１×１０14〜１×１０15ｃｍ-2程度、ｐ形およびｎ形
の高濃度領域１１、１２のドープ量は１×１０15〜１×
１０16ｃｍ-2程度である。高耐圧接合終端構造ＨＶＪＴ
は、従来技術の引用文献の中から色々な構造を用いるこ
とが可能であり、また引用した以外の構造も用いること
もできる。第二領域２内に設けた比較的高濃度にドープ
されたｎ形の第五領域５は、第一領域１をコレクタ、第
二領域２をベース、第三領域３をエミッタとする寄生バ
イポーラトランジスタのベース抵抗を低く抑えて、その
誤動作を防ぐためのものである。この第五領域５は、第
三領域に対向する第二領域２の表面層や第一領域１に対
向する第二領域２の表面層に形成し、できる限り第三領
域３の回りを概ね囲うように設けたり、第二領域２表面
上でＭＯＳＦＥＴなどの素子を形成しない領域（フィー
ルド領域）の大半を覆うように設けたりすることで誤動
作を防止する効果が高まる。また第三領域３内に設けた
比較的高濃度にドープされたｐ形の第六領域６は第二領
域２をコレクタ、第三領域３をベース、ｎ形の高濃度領
域１２をエミッタとする寄生バイポーラトランジスタの
ベース抵抗を低く抑えてその誤動作を防ぐものである。
この第六領域６においても、前記第五領域５の形成と同
様の配置上の工夫することで効果を高めることができ
る。
【００６４】同図に示した高耐圧ＩＣ（ＨＶＩＣ）の例
は第一導電形がｐ形、第二導電形がｎ形であるので、第
一領域１は図３４のＶDDLC即ち図３３のＶCCL に接続さ
れ、第三領域３は図３４のＶDDL1即ち図３３のＵ相に接
続され、第二領域２は１５Ｖ程度のドライブ電源ＶDD1
から高電位側の出力ＶDDH1が接続される。また同図では
簡略化のため、第二領域２および第三領域３内にｐチャ
ネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのみを図示
したが、実際はこれらの素子以外に抵抗やコンデンサ、
ダイオードやバイポーラトランジスタなどの各種デバイ
スを多数集積化して形成することができ、これらのデバ
イスを用いてゲート駆動回路ＧＤＵ１（図３３および図
３５）を構成することができる。そして、後述する構造
の高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）や高耐圧ｐ
チャネルＭＯＳＦＥＴ（ＨＶＰ）を図３８に示したよう
に加え、ＧＤＵ１とＬＳＵとの間の信号配線である入力
ラインＳＩＮ１と出力ラインＳＯＵＴ１を形成すれば図
３３〜図３５に説明した高耐圧ＩＣとなる。
は第一導電形がｐ形、第二導電形がｎ形であるので、第
一領域１は図３４のＶDDLC即ち図３３のＶCCL に接続さ
れ、第三領域３は図３４のＶDDL1即ち図３３のＵ相に接
続され、第二領域２は１５Ｖ程度のドライブ電源ＶDD1
から高電位側の出力ＶDDH1が接続される。また同図では
簡略化のため、第二領域２および第三領域３内にｐチャ
ネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのみを図示
したが、実際はこれらの素子以外に抵抗やコンデンサ、
ダイオードやバイポーラトランジスタなどの各種デバイ
スを多数集積化して形成することができ、これらのデバ
イスを用いてゲート駆動回路ＧＤＵ１（図３３および図
３５）を構成することができる。そして、後述する構造
の高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）や高耐圧ｐ
チャネルＭＯＳＦＥＴ（ＨＶＰ）を図３８に示したよう
に加え、ＧＤＵ１とＬＳＵとの間の信号配線である入力
ラインＳＩＮ１と出力ラインＳＯＵＴ１を形成すれば図
３３〜図３５に説明した高耐圧ＩＣとなる。
【００６５】図２は第２実施例を示す要部構造図で、同
図（ａ）は図３８におけるＧＤＵ１と高耐圧接合終端構
造ＨＶＪＴに対応する部分の要部平面図で、同図（ｂ）
は同図（ａ）のＸ−Ｘで切断した要部断面図である。同
図（ａ）、（ｂ）は請求項５〜８に対応する実施例であ
る。同図（ａ）において、ＧＤＵ１は高耐圧接合終端構
造ＨＶＪＴに周囲を囲まれた第二領域２および第四領域
４に形成されている。同図（ｂ）において、第二領域２
に囲まれて、第二領域２とは分離されたｎ形の第四領域
４が設けられ、この第二領域２と第四領域４とに跨がっ
て多結晶シリコンからなるループ状の第一導電膜７がフ
ィールド絶縁膜１４を介して設けられている。この第一
導電膜７と図１の多結晶シリコン膜１５とは同様の働き
をする。同図（ｂ）では第四領域４は一つしか描いてい
ないが、当然必要により複数（もしくは多数）設けるこ
ともできる。第四領域４は第二領域２の形成と同時にリ
ンを選択的にイオン注入するときのマスクのパターン形
状を変えるだけで形成される。この第四領域４にはｎｐ
ｎトランジスタを形成した例が示してあり、第六領域６
の形状と同時に形成したベース領域３１、ｎ形の高濃度
領域１２の形成と同時に形成したエミッタ領域３２およ
びコレクタとしての第二領域２を備え、第二領域２内に
設けるのと同じ理由で第四領域４にも第五領域５を設け
ている。第二領域２内と第三領域３内とにｐチャネルＭ
ＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）とｎチャネルＭＯＳ
ＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とを設けた例を示してい
るが、第二領域２および第三領域３には前記同様多くの
種類のデバイスを集積化することができ、また同様に第
四領域４にも第三領域３と同様のｐ形の領域（図示され
ていないが仮に第七領域と呼ぶこととする）を設けて、
この第四領域４および第七領域に多くの種類のデバイス
を集積化することができる。第四領域４は第二領域２の
ドライブ電源ＶDD1 と異なる電源ＶEE1 （例えば１５Ｖ
のＶDD1 を降圧安定化したアナログ回路用の１０Ｖ電源
やロジック回路用の５Ｖ電源など）の回路ユニットとし
て利用でき、また同図（ｂ）に示すようにコレクタ
（Ｃ）が第二領域２から独立したバイポーラトランジス
タとしても利用することができるので、この第四領域４
の利用により回路設計の自由度が非常に大きくなる。
図（ａ）は図３８におけるＧＤＵ１と高耐圧接合終端構
造ＨＶＪＴに対応する部分の要部平面図で、同図（ｂ）
は同図（ａ）のＸ−Ｘで切断した要部断面図である。同
図（ａ）、（ｂ）は請求項５〜８に対応する実施例であ
る。同図（ａ）において、ＧＤＵ１は高耐圧接合終端構
造ＨＶＪＴに周囲を囲まれた第二領域２および第四領域
４に形成されている。同図（ｂ）において、第二領域２
に囲まれて、第二領域２とは分離されたｎ形の第四領域
４が設けられ、この第二領域２と第四領域４とに跨がっ
て多結晶シリコンからなるループ状の第一導電膜７がフ
ィールド絶縁膜１４を介して設けられている。この第一
導電膜７と図１の多結晶シリコン膜１５とは同様の働き
をする。同図（ｂ）では第四領域４は一つしか描いてい
ないが、当然必要により複数（もしくは多数）設けるこ
ともできる。第四領域４は第二領域２の形成と同時にリ
ンを選択的にイオン注入するときのマスクのパターン形
状を変えるだけで形成される。この第四領域４にはｎｐ
ｎトランジスタを形成した例が示してあり、第六領域６
の形状と同時に形成したベース領域３１、ｎ形の高濃度
領域１２の形成と同時に形成したエミッタ領域３２およ
びコレクタとしての第二領域２を備え、第二領域２内に
設けるのと同じ理由で第四領域４にも第五領域５を設け
ている。第二領域２内と第三領域３内とにｐチャネルＭ
ＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）とｎチャネルＭＯＳ
ＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とを設けた例を示してい
るが、第二領域２および第三領域３には前記同様多くの
種類のデバイスを集積化することができ、また同様に第
四領域４にも第三領域３と同様のｐ形の領域（図示され
ていないが仮に第七領域と呼ぶこととする）を設けて、
この第四領域４および第七領域に多くの種類のデバイス
を集積化することができる。第四領域４は第二領域２の
ドライブ電源ＶDD1 と異なる電源ＶEE1 （例えば１５Ｖ
のＶDD1 を降圧安定化したアナログ回路用の１０Ｖ電源
やロジック回路用の５Ｖ電源など）の回路ユニットとし
て利用でき、また同図（ｂ）に示すようにコレクタ
（Ｃ）が第二領域２から独立したバイポーラトランジス
タとしても利用することができるので、この第四領域４
の利用により回路設計の自由度が非常に大きくなる。
【００６６】また同図（ｂ）において、第二領域２と第
四領域４に挟まれた第一領域１表面上にはフィールド絶
縁膜１４を介して第二領域２と第四領域４とに跨がる導
電膜７が設けられており、高電圧が印加される第一領域
１と第二領域２との間の第一のｐｎ接合１０４と第一領
域１と第四領域４との間の第四のｐｎ接合１０５が不連
続であることによる電界集中を防止し、高い耐圧が確保
できるようになっている。この導電膜７は浮遊電位状態
（フローテング）にしておくよりも、第二領域２もしく
は第四領域４に電気的に接続し、電位的に安定化してお
く方が好ましい。また第二領域２と第四領域４の間の分
離耐圧を高くとりたい場合には、第一導電形がｐ形の場
合は、この第一導電膜７を第二領域２と第四領域４のう
ち低電位側の領域に接続し、ｎ形の場合は高電位側の領
域に接続するとよい。こうすれば、第一導電膜７をゲー
トとする寄生のＭＯＳＦＥＴがオンし難くなるからであ
る。
四領域４に挟まれた第一領域１表面上にはフィールド絶
縁膜１４を介して第二領域２と第四領域４とに跨がる導
電膜７が設けられており、高電圧が印加される第一領域
１と第二領域２との間の第一のｐｎ接合１０４と第一領
域１と第四領域４との間の第四のｐｎ接合１０５が不連
続であることによる電界集中を防止し、高い耐圧が確保
できるようになっている。この導電膜７は浮遊電位状態
（フローテング）にしておくよりも、第二領域２もしく
は第四領域４に電気的に接続し、電位的に安定化してお
く方が好ましい。また第二領域２と第四領域４の間の分
離耐圧を高くとりたい場合には、第一導電形がｐ形の場
合は、この第一導電膜７を第二領域２と第四領域４のう
ち低電位側の領域に接続し、ｎ形の場合は高電位側の領
域に接続するとよい。こうすれば、第一導電膜７をゲー
トとする寄生のＭＯＳＦＥＴがオンし難くなるからであ
る。
【００６７】図３は第３実施例を示す要部構造図で、同
図（ａ）はゲート駆動回路ユニットを１チップ化したと
きの平面図、同図（ｂ）はその断面図、同図（ｃ）はゲ
ート駆動回路ユニット（１チップ化されている）とパワ
ーデバイス（例えばＩＧＢＴとダイオード）とがヒート
シンク上に形成された断面図である。同図（ａ）、
（ｂ）、（ｃ）は請求項９および１０に対応する実施例
である。ここでは前記説明とは導電形を逆にし、第一導
電形をｎ形、第二導電形をｐ形とした。
図（ａ）はゲート駆動回路ユニットを１チップ化したと
きの平面図、同図（ｂ）はその断面図、同図（ｃ）はゲ
ート駆動回路ユニット（１チップ化されている）とパワ
ーデバイス（例えばＩＧＢＴとダイオード）とがヒート
シンク上に形成された断面図である。同図（ａ）、
（ｂ）、（ｃ）は請求項９および１０に対応する実施例
である。ここでは前記説明とは導電形を逆にし、第一導
電形をｎ形、第二導電形をｐ形とした。
【００６８】同図（ａ）において、ｎ形の第一領域１上
に高耐圧接合終端構造ＨＶＪＴに囲まれてｐ形の第二領
域２が設けられている。この図は図２、３、６のゲート
駆動回路ユニットであるＧＤＵ１部分だけを１チップに
集積化した高耐圧ＩＣ（ＧＤＵＩＣ１）の平面図を示
す。同図（ｂ）において、ｎ形の第一領域１に形成され
たｐ形の第二領域２およびｎ形の第三領域３に、ｎチャ
ネルＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とｐチャネル
ＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）がそれぞれ形成さ
れている。この第二領域２および第三領域３にも当然多
くの種類のデバイスが集積化できる。この高耐圧ＩＣ
（ＧＤＵＩＣ１）の裏面には、例えばＴｉ／Ｎｉ／Ａｕ
の三層の金属膜からなる第二金属膜１８が設けられ、は
んだで金属板と固着できるようにしてある。
に高耐圧接合終端構造ＨＶＪＴに囲まれてｐ形の第二領
域２が設けられている。この図は図２、３、６のゲート
駆動回路ユニットであるＧＤＵ１部分だけを１チップに
集積化した高耐圧ＩＣ（ＧＤＵＩＣ１）の平面図を示
す。同図（ｂ）において、ｎ形の第一領域１に形成され
たｐ形の第二領域２およびｎ形の第三領域３に、ｎチャ
ネルＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とｐチャネル
ＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）がそれぞれ形成さ
れている。この第二領域２および第三領域３にも当然多
くの種類のデバイスが集積化できる。この高耐圧ＩＣ
（ＧＤＵＩＣ１）の裏面には、例えばＴｉ／Ｎｉ／Ａｕ
の三層の金属膜からなる第二金属膜１８が設けられ、は
んだで金属板と固着できるようにしてある。
【００６９】同図（ｃ）において、高耐圧ＩＣ（ＧＤＵ
ＩＣ１）がｎチャネル形の縦型パワーデバイスＱ１（Ｉ
ＧＢＴなど）およびダイオードＤ１と共に図３３および
図３５のＶCCH に接続されることになる金属板３３上に
はんだ接合で固着される。この場合、第一導電形がｎ形
であるので、この高耐圧ＩＣ（ＧＤＵＩＣ１）の裏面を
パワーデバイスの裏面（コレクタまたはドレイン）が固
着している金属板３３に接着しても、第一領域１と第二
領域２との間の第一のｐｎ接合１０４は常に逆バイアス
となり、第二領域２に形成された各種デバイスは第一領
域１から電気的に絶縁され、動作上全く問題ない。尚、
金属板３３は例えばセラミックからなる絶縁板３４を介
して銅やアルミニウムからなるヒートシンク３５上に設
置されている。
ＩＣ１）がｎチャネル形の縦型パワーデバイスＱ１（Ｉ
ＧＢＴなど）およびダイオードＤ１と共に図３３および
図３５のＶCCH に接続されることになる金属板３３上に
はんだ接合で固着される。この場合、第一導電形がｎ形
であるので、この高耐圧ＩＣ（ＧＤＵＩＣ１）の裏面を
パワーデバイスの裏面（コレクタまたはドレイン）が固
着している金属板３３に接着しても、第一領域１と第二
領域２との間の第一のｐｎ接合１０４は常に逆バイアス
となり、第二領域２に形成された各種デバイスは第一領
域１から電気的に絶縁され、動作上全く問題ない。尚、
金属板３３は例えばセラミックからなる絶縁板３４を介
して銅やアルミニウムからなるヒートシンク３５上に設
置されている。
【００７０】図４は第４実施例の要部構造図を示し、同
図（ａ）はＧＤＵ１の部分だけを１チップに集積化した
高耐圧ＩＣであるＧＤＵＩＣ１の平面図、同図（ｂ）は
その断面図、同図（ｃ）はＧＤＵＩＣ１をパワーデバイ
スＱ１のエミッタ（もしくはソース）電極上に固着した
断面図である。同図（ａ）、（ｂ）、（ｃ）は請求項１
１および１２に対応する実施例である。同図（ａ）は図
３（ａ）と同じであるため説明は省略する。同図（ｂ）
において、第一領域１および第三領域３はｐ形、第二領
域２はｎ形である。また同図（ｃ）において、ＧＤＵＩ
Ｃ１とパワーデバイスＱ１のエミッタ（もしくはソー
ス）電極との固着は例えばエポキシ系の接着剤が使用で
きる。またこの場合も第一導電形がｐ形であればｐｎ接
合１０４は常に逆バイアスとなるので、前記で述べたよ
うに動作上全く問題ない。
図（ａ）はＧＤＵ１の部分だけを１チップに集積化した
高耐圧ＩＣであるＧＤＵＩＣ１の平面図、同図（ｂ）は
その断面図、同図（ｃ）はＧＤＵＩＣ１をパワーデバイ
スＱ１のエミッタ（もしくはソース）電極上に固着した
断面図である。同図（ａ）、（ｂ）、（ｃ）は請求項１
１および１２に対応する実施例である。同図（ａ）は図
３（ａ）と同じであるため説明は省略する。同図（ｂ）
において、第一領域１および第三領域３はｐ形、第二領
域２はｎ形である。また同図（ｃ）において、ＧＤＵＩ
Ｃ１とパワーデバイスＱ１のエミッタ（もしくはソー
ス）電極との固着は例えばエポキシ系の接着剤が使用で
きる。またこの場合も第一導電形がｐ形であればｐｎ接
合１０４は常に逆バイアスとなるので、前記で述べたよ
うに動作上全く問題ない。
【００７１】図５は第５実施例の要部構造図を示し、同
図（ａ）は平面図、同図（ｂ）は断面図である。また同
図（ａ）、（ｂ）は請求項１３、１４、１５に対応する
実施例を示す。同図（ａ）において、高耐圧接合終端構
造ＨＶＪＴでｎチャネル形の縦型パワーデバイスＱ１
（ここではＩＧＢＴを示す）が囲まれ、さらにＧＤＵ１
がこのパワーデバイスＱ１で囲まれている。
図（ａ）は平面図、同図（ｂ）は断面図である。また同
図（ａ）、（ｂ）は請求項１３、１４、１５に対応する
実施例を示す。同図（ａ）において、高耐圧接合終端構
造ＨＶＪＴでｎチャネル形の縦型パワーデバイスＱ１
（ここではＩＧＢＴを示す）が囲まれ、さらにＧＤＵ１
がこのパワーデバイスＱ１で囲まれている。
【００７２】同図（ｂ）において、Ｑ１のｐ形のベース
領域３６に囲まれた第二領域２がｎ形のドリフト領域４
０である第一領域１の表面層に形成されている。第二領
域２とＱ１のベース領域３６の間の第一領域１の表面に
フィールド絶縁膜１４を介して第一導電膜７が形成され
る。この第一導電膜７はＱ１のエミッタ電極と共に図２
の第一導電膜７と同じ働きをする。Ｑ１はＩＧＢＴを示
し、第一領域１の第二主面側にｎ+ バッファ層３８およ
びｐ+ 基板３９があり、ｐ+ 基板３９表面上に第二金属
膜１８が形成され、周縁部はパッシベーション膜１９
（例えば１００００Åのシリコン窒化膜）が被覆されて
いる。
領域３６に囲まれた第二領域２がｎ形のドリフト領域４
０である第一領域１の表面層に形成されている。第二領
域２とＱ１のベース領域３６の間の第一領域１の表面に
フィールド絶縁膜１４を介して第一導電膜７が形成され
る。この第一導電膜７はＱ１のエミッタ電極と共に図２
の第一導電膜７と同じ働きをする。Ｑ１はＩＧＢＴを示
し、第一領域１の第二主面側にｎ+ バッファ層３８およ
びｐ+ 基板３９があり、ｐ+ 基板３９表面上に第二金属
膜１８が形成され、周縁部はパッシベーション膜１９
（例えば１００００Åのシリコン窒化膜）が被覆されて
いる。
【００７３】図６は第６実施例の要部平面図、図７は第
７実施例の要部平面図を示す。これらの図は請求項９に
対応する別の実施例である。図３の実施例ではＧＤＵ１
のみの例を示したが、これらの図は図３４および図３８
に示すものに対応した実施例で、図６は高耐圧接合終端
構造ＨＶＪＴがＧＤＵ４〜ＧＤＵ６とＣＵおよびＬＳＵ
を一括して取り囲んでいる実施例を示し、図７は高耐圧
接合終端構造ＨＶＪＴが図３８の各回路ユニットを一括
して取り囲んでいる実施例を示す。図７は図６と比べ、
入力ラインＳＩＮ１、出力ラインＳＯＵＴ１の各配線が
横切る高耐圧接合終端構造ＨＶＪＴの数が少ないため、
（図６は３個、図７は２個）、耐圧低下が起こり難い。
また各回路ユニットの説明は前記と同様のため省略す
る。
７実施例の要部平面図を示す。これらの図は請求項９に
対応する別の実施例である。図３の実施例ではＧＤＵ１
のみの例を示したが、これらの図は図３４および図３８
に示すものに対応した実施例で、図６は高耐圧接合終端
構造ＨＶＪＴがＧＤＵ４〜ＧＤＵ６とＣＵおよびＬＳＵ
を一括して取り囲んでいる実施例を示し、図７は高耐圧
接合終端構造ＨＶＪＴが図３８の各回路ユニットを一括
して取り囲んでいる実施例を示す。図７は図６と比べ、
入力ラインＳＩＮ１、出力ラインＳＯＵＴ１の各配線が
横切る高耐圧接合終端構造ＨＶＪＴの数が少ないため、
（図６は３個、図７は２個）、耐圧低下が起こり難い。
また各回路ユニットの説明は前記と同様のため省略す
る。
【００７４】図８以降において、図中の番号の（ ）内
の番号は、図１ないし図５の実施例に対応する番号と同
じ製造方法で、それらと同時に同一チップ上に形成され
得るものであることを示している。また第一導電形をｐ
形、第二導電形をｎ形とした場合で説明する。当然逆の
導電形にしてもよい。図８は第８実施例でダイオードに
用いた場合の高耐圧接合終端構造図を示し、同図（ａ）
は要部断面図、同図（ｂ）、同図（ｃ）は平面図であ
る。これらの図は請求項２３〜２７に対応する実施例で
ある。
の番号は、図１ないし図５の実施例に対応する番号と同
じ製造方法で、それらと同時に同一チップ上に形成され
得るものであることを示している。また第一導電形をｐ
形、第二導電形をｎ形とした場合で説明する。当然逆の
導電形にしてもよい。図８は第８実施例でダイオードに
用いた場合の高耐圧接合終端構造図を示し、同図（ａ）
は要部断面図、同図（ｂ）、同図（ｃ）は平面図であ
る。これらの図は請求項２３〜２７に対応する実施例で
ある。
【００７５】同図（ａ）において、第一領域１はホウ素
をドープした半導体基板で濃度は１０13〜１０15ｃｍ-3
程度である。この濃度は必要とする耐圧により異なる。
第八領域８は、第一領域１の表面からの選択的なリンの
イオン注入（ドーズ量：３×１０12〜１×１０13ｃｍ-2
程度）と１１５０℃、３〜１０時間程度の熱拡散により
形成し、その拡散深さは３〜８μｍ程度である。第九領
域９は、第八領域８の表面からの選択的なホウ素のイオ
ン注入（ドーズ量：１×１０12〜１．５×１０ 13ｃｍ-2
程度）と１１５０℃、１〜５時間程度の熱拡散により形
成し、その拡散深さは１．５〜５μｍ程度である。ｎ形
の高濃度領域４５は、カソード電極Ｋと第八領域８の電
気的接続を良好にするために設けた領域で、例えば選択
的なリンのイオン注入（ドーズ量：１×１０14〜１×１
０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理
により第五領域（図１参照のこと）と同時に形成され
る。ｐ形の高濃度領域４６は、アノード電極Ａと第九領
域９の電気的接続を良好にするために設けた領域で、例
えば選択的なホウ素のイオン注入（１×１０14〜１×１
０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理
により第六領域６（図１参照のこと）と同時に形成され
る。フィールド絶縁膜１４および第九領域９上の絶縁膜
４１は熱酸化膜で、膜厚は５０００〜１００００Å程度
である。カソード電極Ｋとアノード電極Ａは例えばＡｌ
−１％Ｓｉからなる第一金属膜１７からなり、膜厚は５
０００〜１００００Å程度である。パッシベーション膜
１９は、例えばアモルファスシリコン膜やシリコンリッ
チのＳｉＮ膜（窒化膜）で膜厚は５０００〜１５０００
Å程度である。この場合、抵抗性フィールドプレートと
して用いるために、高抵抗膜４４として第九領域９上の
絶縁膜４１上にカソード電極Ｋと共通の第二導電膜４２
とアノード電極Ａと共通の第三導電膜４３の双方に接触
して設けられている。高抵抗膜４４の抵抗率はシート抵
抗で１０13〜１０11Ω／□程度である。第二導電膜４２
および第三導電膜４３は、フィールドプレートとして第
九領域９の上の絶縁膜４１上へ延在している。第九領域
下の第一領域１と第九領域とに挟まれた第八領域部分１
１６の正味のドーピング量は１×１０ 11ｃｍ-2以上、４
×１０12ｃｍ-2以下となるように設定されており、第九
領域９の正味のドーピング量は１×１０11ｃｍ-2以上、
２×１０12ｃｍ-2以下となるように設定されている。こ
れにより、第一領域１と第八領域８の間の第二のｐｎ接
合１１１と第八領域８と第九領域９の間の第三のｐｎ接
合１１２がともに逆バイアスされたときに、第二のｐｎ
接合１１１の両側に拡がる第二の空乏層１１３と第三の
ｐｎ接合１１２の両側に拡がる第三の空乏層１１４とは
第八領域８内で結合し、また第三の空乏層１１４は第九
領域９の表面１１５まで達している。つまり、この高耐
圧接合終端構造ＨＶＪＴのアノード電極Ａとカソード電
極Ｋとに平面上で挟まれた第八領域８および第九領域９
には、第一領域１まで達する空乏層（結合した第二の空
乏層１１３と第三の空乏層１１４）が水平方向にも垂直
方向にも拡がり、その結果高い耐圧が得られる。垂直方
向に拡がるのは第一領域１が低濃度であるためである。
第二導電膜４２は、第二導電形の高濃度領域４５近辺で
の電界集中を防ぐために、第三導電膜４３は、ｐ形の高
濃度領域４６近辺での電界集中を防ぐために有効であ
る。高抵抗膜４４は、第二導電膜４２と第三導電膜４３
の間を高抵抗膜４４を介して流れる電流が。高抵抗膜４
４に沿って生ずる水平方向の滑らかな電位分布を第九領
域９上の絶縁膜４１の容量を介して絶縁膜下の半導体領
域内へ静電的に作用させ、半導体領域の空乏層中の電位
分布を水平方向に滑らかに安定化させるので、より一層
小さい高耐圧接合終端構造の水平距離で高耐圧を得るた
めに効果的である。
をドープした半導体基板で濃度は１０13〜１０15ｃｍ-3
程度である。この濃度は必要とする耐圧により異なる。
第八領域８は、第一領域１の表面からの選択的なリンの
イオン注入（ドーズ量：３×１０12〜１×１０13ｃｍ-2
程度）と１１５０℃、３〜１０時間程度の熱拡散により
形成し、その拡散深さは３〜８μｍ程度である。第九領
域９は、第八領域８の表面からの選択的なホウ素のイオ
ン注入（ドーズ量：１×１０12〜１．５×１０ 13ｃｍ-2
程度）と１１５０℃、１〜５時間程度の熱拡散により形
成し、その拡散深さは１．５〜５μｍ程度である。ｎ形
の高濃度領域４５は、カソード電極Ｋと第八領域８の電
気的接続を良好にするために設けた領域で、例えば選択
的なリンのイオン注入（ドーズ量：１×１０14〜１×１
０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理
により第五領域（図１参照のこと）と同時に形成され
る。ｐ形の高濃度領域４６は、アノード電極Ａと第九領
域９の電気的接続を良好にするために設けた領域で、例
えば選択的なホウ素のイオン注入（１×１０14〜１×１
０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理
により第六領域６（図１参照のこと）と同時に形成され
る。フィールド絶縁膜１４および第九領域９上の絶縁膜
４１は熱酸化膜で、膜厚は５０００〜１００００Å程度
である。カソード電極Ｋとアノード電極Ａは例えばＡｌ
−１％Ｓｉからなる第一金属膜１７からなり、膜厚は５
０００〜１００００Å程度である。パッシベーション膜
１９は、例えばアモルファスシリコン膜やシリコンリッ
チのＳｉＮ膜（窒化膜）で膜厚は５０００〜１５０００
Å程度である。この場合、抵抗性フィールドプレートと
して用いるために、高抵抗膜４４として第九領域９上の
絶縁膜４１上にカソード電極Ｋと共通の第二導電膜４２
とアノード電極Ａと共通の第三導電膜４３の双方に接触
して設けられている。高抵抗膜４４の抵抗率はシート抵
抗で１０13〜１０11Ω／□程度である。第二導電膜４２
および第三導電膜４３は、フィールドプレートとして第
九領域９の上の絶縁膜４１上へ延在している。第九領域
下の第一領域１と第九領域とに挟まれた第八領域部分１
１６の正味のドーピング量は１×１０ 11ｃｍ-2以上、４
×１０12ｃｍ-2以下となるように設定されており、第九
領域９の正味のドーピング量は１×１０11ｃｍ-2以上、
２×１０12ｃｍ-2以下となるように設定されている。こ
れにより、第一領域１と第八領域８の間の第二のｐｎ接
合１１１と第八領域８と第九領域９の間の第三のｐｎ接
合１１２がともに逆バイアスされたときに、第二のｐｎ
接合１１１の両側に拡がる第二の空乏層１１３と第三の
ｐｎ接合１１２の両側に拡がる第三の空乏層１１４とは
第八領域８内で結合し、また第三の空乏層１１４は第九
領域９の表面１１５まで達している。つまり、この高耐
圧接合終端構造ＨＶＪＴのアノード電極Ａとカソード電
極Ｋとに平面上で挟まれた第八領域８および第九領域９
には、第一領域１まで達する空乏層（結合した第二の空
乏層１１３と第三の空乏層１１４）が水平方向にも垂直
方向にも拡がり、その結果高い耐圧が得られる。垂直方
向に拡がるのは第一領域１が低濃度であるためである。
第二導電膜４２は、第二導電形の高濃度領域４５近辺で
の電界集中を防ぐために、第三導電膜４３は、ｐ形の高
濃度領域４６近辺での電界集中を防ぐために有効であ
る。高抵抗膜４４は、第二導電膜４２と第三導電膜４３
の間を高抵抗膜４４を介して流れる電流が。高抵抗膜４
４に沿って生ずる水平方向の滑らかな電位分布を第九領
域９上の絶縁膜４１の容量を介して絶縁膜下の半導体領
域内へ静電的に作用させ、半導体領域の空乏層中の電位
分布を水平方向に滑らかに安定化させるので、より一層
小さい高耐圧接合終端構造の水平距離で高耐圧を得るた
めに効果的である。
【００７６】同図（ｂ）は、同図（ａ）の高耐圧接合終
端構造の平面的な配置図を示し、同図（ａ）に一点鎖線
で示した中心線を軸に同心円上の配置で、アノード電極
Ａとカソード電極Ｋに挟まれた高耐圧接合終端構造ＨＶ
ＪＴが円形のループで帯状に設けられている。この配置
は小さい活性面積のデバイスに適する。同図（ｃ）も、
同図（ａ）の高耐圧接合終端構造ＨＶＪＴの平均的な配
置の例であり、この場合大きい活性面積のデバイスに適
するように櫛歯状に配置されたアノード電極Ａとカソー
ド電極Ｋに挟まれた高耐圧接合終端構造ＨＶＪＴが、櫛
歯の間をぬって曲がりくねった形のループで、帯状に設
けられている。
端構造の平面的な配置図を示し、同図（ａ）に一点鎖線
で示した中心線を軸に同心円上の配置で、アノード電極
Ａとカソード電極Ｋに挟まれた高耐圧接合終端構造ＨＶ
ＪＴが円形のループで帯状に設けられている。この配置
は小さい活性面積のデバイスに適する。同図（ｃ）も、
同図（ａ）の高耐圧接合終端構造ＨＶＪＴの平均的な配
置の例であり、この場合大きい活性面積のデバイスに適
するように櫛歯状に配置されたアノード電極Ａとカソー
ド電極Ｋに挟まれた高耐圧接合終端構造ＨＶＪＴが、櫛
歯の間をぬって曲がりくねった形のループで、帯状に設
けられている。
【００７７】尚、請求項４０や請求項４３などで記載さ
れているループ状とは、帯状で、かつ円形や櫛歯形など
の形状をした環状のものをいう。図９は第９実施例の要
部断面構造を示す。これは請求項２３〜２５に対応する
別の実施例であり、従来から高耐圧ＩＣに用いられてい
る接合分離の構造に本発明を適用したものである。図８
（ａ）との違いは、第八領域８が第一領域１上へのエピ
タキシャル成長により形成された層であり、したがっ
て、この第八領域８を他の部分から電気的に分離するた
めの高濃度のｐ形の分離領域４７を設けている点であ
る。その他の部分は図８（ａ）と全く同じであり同じ番
号を付けている。エピタキシャル成長により形成された
第八領域８は厚さが５〜１５μｍ程度でリンが１×１０
15から１×１０16ｃｍ-3程度ドープされている。分離領
域４７は、第八領域８のエピタキシャル成長後第九領域
９の形成前に、例えばドーズ量が１×１０15ｃｍ-2のホ
ウ素の選択的なイオン注入と１２００℃、２〜１０時間
程度の熱拡散により形成する。請求項４、５を適用しな
い本実施例の場合、第八領域８のエピタキシャル成長に
よる形成と分離領域４７の形成に関する分、図８の実施
例よりコストは高くなり、また分離領域４７の形成のた
めに、高温の熱処理が必要となり、この高温の熱処理で
発生するシリコン結晶内の欠陥による良品率の低下も多
少招くが、接合分離という従来技術の上にそのまま適用
できるという便利さがある。同図の平面的な配置は図８
（ｂ）、（ｃ）と同様である。
れているループ状とは、帯状で、かつ円形や櫛歯形など
の形状をした環状のものをいう。図９は第９実施例の要
部断面構造を示す。これは請求項２３〜２５に対応する
別の実施例であり、従来から高耐圧ＩＣに用いられてい
る接合分離の構造に本発明を適用したものである。図８
（ａ）との違いは、第八領域８が第一領域１上へのエピ
タキシャル成長により形成された層であり、したがっ
て、この第八領域８を他の部分から電気的に分離するた
めの高濃度のｐ形の分離領域４７を設けている点であ
る。その他の部分は図８（ａ）と全く同じであり同じ番
号を付けている。エピタキシャル成長により形成された
第八領域８は厚さが５〜１５μｍ程度でリンが１×１０
15から１×１０16ｃｍ-3程度ドープされている。分離領
域４７は、第八領域８のエピタキシャル成長後第九領域
９の形成前に、例えばドーズ量が１×１０15ｃｍ-2のホ
ウ素の選択的なイオン注入と１２００℃、２〜１０時間
程度の熱拡散により形成する。請求項４、５を適用しな
い本実施例の場合、第八領域８のエピタキシャル成長に
よる形成と分離領域４７の形成に関する分、図８の実施
例よりコストは高くなり、また分離領域４７の形成のた
めに、高温の熱処理が必要となり、この高温の熱処理で
発生するシリコン結晶内の欠陥による良品率の低下も多
少招くが、接合分離という従来技術の上にそのまま適用
できるという便利さがある。同図の平面的な配置は図８
（ｂ）、（ｃ）と同様である。
【００７８】図１０は第１０実施例の要部断面図を示
す。これは主に請求項２８の実施例であるが、請求項２
３〜２７の実施例でもある。第一領域８、第九領域９、
フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１
４）、第二導電膜４２および第三導電膜４３、パッシベ
ーション膜１９、および高抵抗膜４４（１９）は図８の
実施例と同じである。本実施例が違う点は、高耐圧接合
終端構造ＨＶＪＴを挟んで、一方の側にｎ形の高濃度領
域５０（１２）を介して第八領域８と電気的に接続され
た第一のドレイン電極Ｄ１（この場合、第二の導電体４
２と共通）を備え、他方の側に第九領域９と電気的につ
ながったｐ形のベース領域４８と、このベース領域４８
中に選択的に設けられた高濃度のｎ形のソース領域４９
と、第八領域８とソース領域４９とに挟まれたベース領
域４８表面のｎチャネル領域５２と、少なくともチャネ
ル領域上に設けられた第一のゲート絶縁膜５１および第
三のゲート電極Ｇ１と、少なくとも前記ｎ形のソース領
域４９に電気的に接続された第一のソース電極Ｓ１（こ
の場合第三導電膜４３と共通）とを備えたｎ形チャネル
（この場合ｎチャネル）の高耐圧ＭＩＳトランジスタ
（この場合ＭＯＳＦＥＴ）であることと、第三のゲート
電極Ｇ１と第一のソース電極Ｓ１との間の電気的な絶縁
を行うための層間絶縁膜１６を備え、これがさらに第九
領域９上の絶縁膜４１（１６）としても用いられる点で
ある。同図の平面的配置も、図中の一点鎖線のいずれか
を中心にした図１４（ｂ）のような同心円状の配置や、
図中の一点鎖線での折り返しによる同図（ｃ）のような
櫛歯状の配置など、いろいろな配置が可能である。
す。これは主に請求項２８の実施例であるが、請求項２
３〜２７の実施例でもある。第一領域８、第九領域９、
フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１
４）、第二導電膜４２および第三導電膜４３、パッシベ
ーション膜１９、および高抵抗膜４４（１９）は図８の
実施例と同じである。本実施例が違う点は、高耐圧接合
終端構造ＨＶＪＴを挟んで、一方の側にｎ形の高濃度領
域５０（１２）を介して第八領域８と電気的に接続され
た第一のドレイン電極Ｄ１（この場合、第二の導電体４
２と共通）を備え、他方の側に第九領域９と電気的につ
ながったｐ形のベース領域４８と、このベース領域４８
中に選択的に設けられた高濃度のｎ形のソース領域４９
と、第八領域８とソース領域４９とに挟まれたベース領
域４８表面のｎチャネル領域５２と、少なくともチャネ
ル領域上に設けられた第一のゲート絶縁膜５１および第
三のゲート電極Ｇ１と、少なくとも前記ｎ形のソース領
域４９に電気的に接続された第一のソース電極Ｓ１（こ
の場合第三導電膜４３と共通）とを備えたｎ形チャネル
（この場合ｎチャネル）の高耐圧ＭＩＳトランジスタ
（この場合ＭＯＳＦＥＴ）であることと、第三のゲート
電極Ｇ１と第一のソース電極Ｓ１との間の電気的な絶縁
を行うための層間絶縁膜１６を備え、これがさらに第九
領域９上の絶縁膜４１（１６）としても用いられる点で
ある。同図の平面的配置も、図中の一点鎖線のいずれか
を中心にした図１４（ｂ）のような同心円状の配置や、
図中の一点鎖線での折り返しによる同図（ｃ）のような
櫛歯状の配置など、いろいろな配置が可能である。
【００７９】図１１は、第１１実施例の要部断面図を示
す。これは主に請求項２９の実施例であるが、請求項２
３〜２７の実施例でもある。第一領域８、第九領域９、
フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１
４）、第二および第三の導電体４２および４３、パッシ
ベーション膜１９、および高抵抗膜４４（１９）は図８
の実施例と同じである。本実施例が違う点は、高耐圧接
合終端構造ＨＶＪＴを挟んで、一方の側に第八領域８表
面上に選択的に形成されたｐ形のソース領域５６（１
１）と、第九領域９とｐ形のソース領域５６（１１）と
に挟まれた第八領域８表面のｐ形チャネル領域５４と、
少なくともｐ形チャネル領域５４上に形成された第二の
ゲート絶縁膜５３（１３）およびこのゲート絶縁膜５３
（１３）上の第四のゲート電極Ｇ２と、少なくとも前記
ｐ形のソース領域５６（１１）と電気的に接続された第
二のソース電極Ｓ２とを備え、他方の側に第九領域９と
ｐ形の高濃度領域５５（１１）を介して電気的に接続し
た第二のドレイン電極Ｄ２とを備えている。
す。これは主に請求項２９の実施例であるが、請求項２
３〜２７の実施例でもある。第一領域８、第九領域９、
フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１
４）、第二および第三の導電体４２および４３、パッシ
ベーション膜１９、および高抵抗膜４４（１９）は図８
の実施例と同じである。本実施例が違う点は、高耐圧接
合終端構造ＨＶＪＴを挟んで、一方の側に第八領域８表
面上に選択的に形成されたｐ形のソース領域５６（１
１）と、第九領域９とｐ形のソース領域５６（１１）と
に挟まれた第八領域８表面のｐ形チャネル領域５４と、
少なくともｐ形チャネル領域５４上に形成された第二の
ゲート絶縁膜５３（１３）およびこのゲート絶縁膜５３
（１３）上の第四のゲート電極Ｇ２と、少なくとも前記
ｐ形のソース領域５６（１１）と電気的に接続された第
二のソース電極Ｓ２とを備え、他方の側に第九領域９と
ｐ形の高濃度領域５５（１１）を介して電気的に接続し
た第二のドレイン電極Ｄ２とを備えている。
【００８０】図１２は第１２実施例の要部断面図を示
す。これは主に請求項３０および３１の実施例である
が、請求項２３〜２７の実施例でもある。高耐圧接合終
端構造ＨＶＪＴに囲まれ、ｎ形の第八領域８とｎ形の第
二領域２とを同一拡散工程で同時に形成し、第二領域２
の表面層に選択的に形成されたｐ形の第三領域３と、第
二領域２の表面層に形成されたｐ形チャネルのＭＩＳト
ランジスタと、第三領域３の表面層に形成されたｎ形チ
ャネルのＭＩＳトランジスタとを形成する。また第二領
域２と第八領域８を連結して一体の領域を形成してもよ
い。これ以降の図の説明で第八領域の番号を８（２）と
したのは第二領域と同一工程で第八領域を形成し得るこ
とを示している。また同図の平面的な配置は、図６のＧ
ＤＵ１がその例となります。
す。これは主に請求項３０および３１の実施例である
が、請求項２３〜２７の実施例でもある。高耐圧接合終
端構造ＨＶＪＴに囲まれ、ｎ形の第八領域８とｎ形の第
二領域２とを同一拡散工程で同時に形成し、第二領域２
の表面層に選択的に形成されたｐ形の第三領域３と、第
二領域２の表面層に形成されたｐ形チャネルのＭＩＳト
ランジスタと、第三領域３の表面層に形成されたｎ形チ
ャネルのＭＩＳトランジスタとを形成する。また第二領
域２と第八領域８を連結して一体の領域を形成してもよ
い。これ以降の図の説明で第八領域の番号を８（２）と
したのは第二領域と同一工程で第八領域を形成し得るこ
とを示している。また同図の平面的な配置は、図６のＧ
ＤＵ１がその例となります。
【００８１】また請求項３２〜３９に対応する実施例は
請求項１〜２２に対応する実施例に請求項２３〜３１に
対応する実施例を付加したものであり、具体的な図面に
よる説明は省略する。これ以降の実施例は請求項４０〜
４９に対応する。図１３は第１３実施例の要部平面図を
示す。図３８の従来例との相違点は第一の出力配線６１
と第二の出力配線６２下の電界強度を弱めるために、Ｇ
ＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１
と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳ
ＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２
とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成さ
れ、かつ一体となっている点である。このように構成す
ることで、第一の出力配線６１および第二の出力配線６
２と、これらの出力配線の下の高耐圧接合終端構造ＨＶ
ＪＴの電位差を他の高耐圧接合終端構造ＨＶＪＴより小
さくできる。そのため、これらの出力配線６１、６２の
電位が高耐圧接合終端構造部の半導体表面の電位分布に
及ぼす影響を軽減し、耐圧低下を防止できる。図中の符
号は図３８と同一であるので、その説明は省略する。第
一の出力配線６１、第二の出力配線６２は図３８のＳＩ
Ｎ１とＳＯＵＴ１に対応する。Ｓ１、Ｓ２は第一、第二
のソース電極を示し、Ｄ１、Ｄ２は第一、第二のドレイ
ン電極を示す。
請求項１〜２２に対応する実施例に請求項２３〜３１に
対応する実施例を付加したものであり、具体的な図面に
よる説明は省略する。これ以降の実施例は請求項４０〜
４９に対応する。図１３は第１３実施例の要部平面図を
示す。図３８の従来例との相違点は第一の出力配線６１
と第二の出力配線６２下の電界強度を弱めるために、Ｇ
ＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１
と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳ
ＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２
とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成さ
れ、かつ一体となっている点である。このように構成す
ることで、第一の出力配線６１および第二の出力配線６
２と、これらの出力配線の下の高耐圧接合終端構造ＨＶ
ＪＴの電位差を他の高耐圧接合終端構造ＨＶＪＴより小
さくできる。そのため、これらの出力配線６１、６２の
電位が高耐圧接合終端構造部の半導体表面の電位分布に
及ぼす影響を軽減し、耐圧低下を防止できる。図中の符
号は図３８と同一であるので、その説明は省略する。第
一の出力配線６１、第二の出力配線６２は図３８のＳＩ
Ｎ１とＳＯＵＴ１に対応する。Ｓ１、Ｓ２は第一、第二
のソース電極を示し、Ｄ１、Ｄ２は第一、第二のドレイ
ン電極を示す。
【００８２】図１４は電位差の強弱を図１３の平面図に
示した図である。出力配線６１、６２付近では電位差が
小さく、その他の箇所では大きい。図１５は第１４実施
例の要部断面図で、図１３のＡ−Ａ線切断部の要部断面
図と電位分布図を示し、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図である。
示した図である。出力配線６１、６２付近では電位差が
小さく、その他の箇所では大きい。図１５は第１４実施
例の要部断面図で、図１３のＡ−Ａ線切断部の要部断面
図と電位分布図を示し、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図である。
【００８３】図１６は第１４実施例の要部断面図で、図
１３のＢ−Ｂ線切断部の要部断面図と電位分布図を示
し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図
である。図１７は第１４実施例の要部断面図で、図１３
のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、同
図（ａ）は要部断面図、同図（ｂ）は電位分布図であ
る。
１３のＢ−Ｂ線切断部の要部断面図と電位分布図を示
し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図
である。図１７は第１４実施例の要部断面図で、図１３
のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、同
図（ａ）は要部断面図、同図（ｂ）は電位分布図であ
る。
【００８４】図１５ないし図１７において、図１３で示
す高耐圧接合終端構造ＨＶＪＴがＧＤＵ１用と高耐圧ｎ
チャネルＭＯＳＦＥＴ（ＨＶＮ）用と高耐圧ｐチャネル
ＭＯＳＦＥＴ（ＨＶＰ）用とがそれぞれ共用の一体構造
とすることで、高耐圧ｎおよびｐチャネルＭＯＳＦＥＴ
（高耐圧ＭＩＳトランジスタの一つ）のドレイン電極Ｄ
１、Ｄ２のまわりの高耐圧接合終端構造ＨＶＪＴのう
ち、ソース電極Ｓ１、Ｓ２のある側に面している高耐圧
接合終端構造ＨＶＪＴ部分には約４００Ｖ程度（図１５
ではＤ１の左側、図１６ではＤ２の右側）の高い電圧が
印加されるのに対し、反対側に面している高耐圧接合終
端構造ＨＶＪＴ部分には１５Ｖ程度の微小な電圧（図１
５ではＤ１の右側、図１６ではＤ２の左側、つまり第
一、第二の出力配線６１、６２のある側）が印加される
丈である。この僅かな電位差しかない高耐圧接合終端構
造ＨＶＪＴを横切らせて、第一、第二の出力配線６１、
６２を配置することで、半導体領域の電位分布に殆ど影
響を与えず配線することができる。したがって耐圧低下
を生じさせずに配線できる。
す高耐圧接合終端構造ＨＶＪＴがＧＤＵ１用と高耐圧ｎ
チャネルＭＯＳＦＥＴ（ＨＶＮ）用と高耐圧ｐチャネル
ＭＯＳＦＥＴ（ＨＶＰ）用とがそれぞれ共用の一体構造
とすることで、高耐圧ｎおよびｐチャネルＭＯＳＦＥＴ
（高耐圧ＭＩＳトランジスタの一つ）のドレイン電極Ｄ
１、Ｄ２のまわりの高耐圧接合終端構造ＨＶＪＴのう
ち、ソース電極Ｓ１、Ｓ２のある側に面している高耐圧
接合終端構造ＨＶＪＴ部分には約４００Ｖ程度（図１５
ではＤ１の左側、図１６ではＤ２の右側）の高い電圧が
印加されるのに対し、反対側に面している高耐圧接合終
端構造ＨＶＪＴ部分には１５Ｖ程度の微小な電圧（図１
５ではＤ１の右側、図１６ではＤ２の左側、つまり第
一、第二の出力配線６１、６２のある側）が印加される
丈である。この僅かな電位差しかない高耐圧接合終端構
造ＨＶＪＴを横切らせて、第一、第二の出力配線６１、
６２を配置することで、半導体領域の電位分布に殆ど影
響を与えず配線することができる。したがって耐圧低下
を生じさせずに配線できる。
【００８５】図１８ないし図２０は第１５実施例の要部
断面図を示し、図１３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線
の各切断部に相当する要部断面図を示す。これは第１５
実施例の変形例である。図１８ないし図２０と図１５な
いし図１７との違いは高電圧に曝される側の半導体領域
にｎ形の高濃度領域５８を第一領域１と第二領域８（又
は２）に跨がって埋め込み、さらにソース電極Ｓ１側で
ある低電位側にｐ形の高濃度領域４７を第一領域１に接
するように形成することでさらに前記の効果を高めてい
る。
断面図を示し、図１３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線
の各切断部に相当する要部断面図を示す。これは第１５
実施例の変形例である。図１８ないし図２０と図１５な
いし図１７との違いは高電圧に曝される側の半導体領域
にｎ形の高濃度領域５８を第一領域１と第二領域８（又
は２）に跨がって埋め込み、さらにソース電極Ｓ１側で
ある低電位側にｐ形の高濃度領域４７を第一領域１に接
するように形成することでさらに前記の効果を高めてい
る。
【００８６】図２１〜３２は請求項５０〜５２に対応す
る実施例である。図２１は第１６実施例の要部平面図を
示す。図１３との違いは高耐圧接合終端構造ＨＶＪＴの
平面的な配置のされ方であり、この実施例では第一、第
二の出力配線６１、６２の近傍において、高耐圧接合終
端構造ＨＶＪＴを設けていない点である。これは図１３
〜図１７において説明したように、この領域には大きな
電位差が発生しないので、必ずしも高耐圧接合終端構造
ＨＶＪＴを設ける必要がない。
る実施例である。図２１は第１６実施例の要部平面図を
示す。図１３との違いは高耐圧接合終端構造ＨＶＪＴの
平面的な配置のされ方であり、この実施例では第一、第
二の出力配線６１、６２の近傍において、高耐圧接合終
端構造ＨＶＪＴを設けていない点である。これは図１３
〜図１７において説明したように、この領域には大きな
電位差が発生しないので、必ずしも高耐圧接合終端構造
ＨＶＪＴを設ける必要がない。
【００８７】図２２ないし図２６は第１６実施例の要部
断面図と電位分布を示す。図２２は図２１のＡ−Ａ線切
断部の要部断面図と電位分布図を示し、同図（ａ）は要
部断面図、同図（ｂ）は電位分布図である。図１５との
違いは、第一の出力配線６１下の第九領域９がこの場合
なくしてあり、第八領域８のみが設けられていることで
ある。これは先に説明したように、この領域には大きな
電位差が発生しないので高耐圧接合終端構造ＨＶＪＴを
設ける必要がないためである。
断面図と電位分布を示す。図２２は図２１のＡ−Ａ線切
断部の要部断面図と電位分布図を示し、同図（ａ）は要
部断面図、同図（ｂ）は電位分布図である。図１５との
違いは、第一の出力配線６１下の第九領域９がこの場合
なくしてあり、第八領域８のみが設けられていることで
ある。これは先に説明したように、この領域には大きな
電位差が発生しないので高耐圧接合終端構造ＨＶＪＴを
設ける必要がないためである。
【００８８】図２３は図２１のＢ−Ｂ線切断部の要部断
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。図１６との違いは、第二
の出力配線６２下の第九領域９が設けられていないこと
であり、理由は図２２の場合と同じである。図２４は図
２１のＣ−Ｃ線切断部の要部断面図と電位分布図を示
し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図
である。これらは図１７と同じであるので説明は省略す
る。
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。図１６との違いは、第二
の出力配線６２下の第九領域９が設けられていないこと
であり、理由は図２２の場合と同じである。図２４は図
２１のＣ−Ｃ線切断部の要部断面図と電位分布図を示
し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図
である。これらは図１７と同じであるので説明は省略す
る。
【００８９】図２５は図２１のＸ−Ｘ線切断部の要部断
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第一の出力配線６１下に
は第九領域９が設けられていない。その理由は先に述べ
た通りで、この領域には大きな電位差が発生しないため
である。図２６は図２１のＹ−Ｙ線切断部の要部断面図
と電位分布図を示し、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図である。第二の出力配線６２下には
第九領域が設けられていない。その理由は先に述べた通
りで、この領域には大きな電位差が発生しないためであ
る。
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第一の出力配線６１下に
は第九領域９が設けられていない。その理由は先に述べ
た通りで、この領域には大きな電位差が発生しないため
である。図２６は図２１のＹ−Ｙ線切断部の要部断面図
と電位分布図を示し、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図である。第二の出力配線６２下には
第九領域が設けられていない。その理由は先に述べた通
りで、この領域には大きな電位差が発生しないためであ
る。
【００９０】図２７ないし図３１は第１７実施例の要部
断面図と電位分布図を示し、第１６実施例の変形例であ
る。図２７は図２１のＡ−Ａ線切断部の要部断面図と電
位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）
は電位分布図である。図２２との違いは、第一の出力配
線６１下の第九領域９および第八領域８の両方とも設け
られていない部分があることである。この理由も先に述
べたのと同じである。ただし、この実施例のように第八
領域８、第九領域９の両領域がなく、第一領域１の表面
が第一の出力配線６１下にある場合には、後に示す図３
０で説明するような注意が必要である。
断面図と電位分布図を示し、第１６実施例の変形例であ
る。図２７は図２１のＡ−Ａ線切断部の要部断面図と電
位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）
は電位分布図である。図２２との違いは、第一の出力配
線６１下の第九領域９および第八領域８の両方とも設け
られていない部分があることである。この理由も先に述
べたのと同じである。ただし、この実施例のように第八
領域８、第九領域９の両領域がなく、第一領域１の表面
が第一の出力配線６１下にある場合には、後に示す図３
０で説明するような注意が必要である。
【００９１】図２８は図２１のＢ−Ｂ線切断部の要部断
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。図２３との違いは、第二
の出力配線６２下に第九領域９および第八領域の両領域
とも設けられていないことであり、その理由は図２７の
場合と同じである。図２９は図２１のＣ−Ｃ線切断部の
要部断面図と電位分布図を示し、同図（ａ）は要部断面
図、同図（ｂ）は電位分布図である。これらは図１７と
同じであるので説明は省略する。
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。図２３との違いは、第二
の出力配線６２下に第九領域９および第八領域の両領域
とも設けられていないことであり、その理由は図２７の
場合と同じである。図２９は図２１のＣ−Ｃ線切断部の
要部断面図と電位分布図を示し、同図（ａ）は要部断面
図、同図（ｂ）は電位分布図である。これらは図１７と
同じであるので説明は省略する。
【００９２】図３０は図２１のＸ−Ｘ線切断部の要部断
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第一の出力配線６１下に
は第九領域９および第八領域８の両領域とも設けられて
いない。その理由は先に述べた通りで、この領域には大
きな電位差が発生しないためである。ただし、第八領域
８に挟まれた第一領域１が半導体基板の表面に達する部
分は電位的に安定にするため、第一の出力配線６１で完
全に覆った方がよい。そうしない場合にはその部分で耐
圧低下が生じる場合があるからである。
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第一の出力配線６１下に
は第九領域９および第八領域８の両領域とも設けられて
いない。その理由は先に述べた通りで、この領域には大
きな電位差が発生しないためである。ただし、第八領域
８に挟まれた第一領域１が半導体基板の表面に達する部
分は電位的に安定にするため、第一の出力配線６１で完
全に覆った方がよい。そうしない場合にはその部分で耐
圧低下が生じる場合があるからである。
【００９３】図３１は図２１のＹ−Ｙ線切断部の要部断
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第二の出力配線６２下に
は第九領域および第八領域８の両領域とも設けられてい
ない。その理由は先に述べた通りで、この領域には大き
な電位差が発生しないためである。図３２は第１８実施
例の要部平面図を示す。これは請求項５０から５２に対
応する別の実施例である。
面図と電位分布図を示し、同図（ａ）は要部断面図、同
図（ｂ）は電位分布図である。第二の出力配線６２下に
は第九領域および第八領域８の両領域とも設けられてい
ない。その理由は先に述べた通りで、この領域には大き
な電位差が発生しないためである。図３２は第１８実施
例の要部平面図を示す。これは請求項５０から５２に対
応する別の実施例である。
【００９４】この場合は高耐圧接合終端構造ＨＶＪＴは
単なるループ状に設けられている。前記した図１３や図
２１の場合は高耐圧接合終端構造ＨＶＪＴは平面的配置
で凸凹形状に設けられていた。その理由は高耐圧ｎチャ
ネルトランジスタＨＶＮのドレインＤ１とＧＤＵ１を形
成する第二領域８（又は２）（例えば図１５）との距離
および高耐圧ｐチャネルトランジスタＨＶＰのドレイン
Ｄ２とｐ形の高濃度領域５７（例えば図１９）との距離
をそれぞれ大きくとることによって寄生的なもれ電流を
小さくするためであった。
単なるループ状に設けられている。前記した図１３や図
２１の場合は高耐圧接合終端構造ＨＶＪＴは平面的配置
で凸凹形状に設けられていた。その理由は高耐圧ｎチャ
ネルトランジスタＨＶＮのドレインＤ１とＧＤＵ１を形
成する第二領域８（又は２）（例えば図１５）との距離
および高耐圧ｐチャネルトランジスタＨＶＰのドレイン
Ｄ２とｐ形の高濃度領域５７（例えば図１９）との距離
をそれぞれ大きくとることによって寄生的なもれ電流を
小さくするためであった。
【００９５】しかし図３２の場合は、高耐圧接合終端構
造ＨＶＪＴが凸凹のない形状に設けられている。この場
合は、図１３や図２１に比較して高耐圧接合終端構造の
占める面積が小さくなるという利点がある。ただし、こ
の場合は、前述した寄生的なもれ電流が大きくなり、高
耐圧ＩＣの無効な消費電力の増大につながるデメリット
も大きい。６００Ｖを越えるような高耐圧ＩＣの場合は
図２１の実施例の方が適している。
造ＨＶＪＴが凸凹のない形状に設けられている。この場
合は、図１３や図２１に比較して高耐圧接合終端構造の
占める面積が小さくなるという利点がある。ただし、こ
の場合は、前述した寄生的なもれ電流が大きくなり、高
耐圧ＩＣの無効な消費電力の増大につながるデメリット
も大きい。６００Ｖを越えるような高耐圧ＩＣの場合は
図２１の実施例の方が適している。
【００９６】
【発明の効果】この発明によれば、第一領域と第二領域
の接合を逆バイアスし、第二領域の表面層に形成した第
三領域に空乏層が達しないように第二領域を設けること
で、第三領域内に設けた各種デバイスが、低コストで第
一領域から電気的に絶縁分離することができる。この接
合構造を採用することで、耐圧クラスの異なる回路ユニ
ットでも同一の高耐圧接合終端構造でよく、低コスト化
できる。また、この接合構造で耐圧を確保するので、高
耐圧接合終端構造部上に橋渡しする配線で耐圧低下が生
じなくなる。またパワーデバイスを固着する金属板に温
度検出部などを備える高耐圧ＩＣを固着したり、パワー
デバイス上にこの高耐圧ＩＣを固着したり、また同一半
導体基板にパワーデバイスとこの高耐圧ＩＣを集積する
ことで高精度の温度検出ができる。以上のことから、低
コストで高性能な高耐圧ＩＣの実現が可能となる。
の接合を逆バイアスし、第二領域の表面層に形成した第
三領域に空乏層が達しないように第二領域を設けること
で、第三領域内に設けた各種デバイスが、低コストで第
一領域から電気的に絶縁分離することができる。この接
合構造を採用することで、耐圧クラスの異なる回路ユニ
ットでも同一の高耐圧接合終端構造でよく、低コスト化
できる。また、この接合構造で耐圧を確保するので、高
耐圧接合終端構造部上に橋渡しする配線で耐圧低下が生
じなくなる。またパワーデバイスを固着する金属板に温
度検出部などを備える高耐圧ＩＣを固着したり、パワー
デバイス上にこの高耐圧ＩＣを固着したり、また同一半
導体基板にパワーデバイスとこの高耐圧ＩＣを集積する
ことで高精度の温度検出ができる。以上のことから、低
コストで高性能な高耐圧ＩＣの実現が可能となる。
【図１】この発明の第１実施例の要部断面図
【図２】この発明の第２実施例を示す要部構造図で、
（ａ）はＧＤＵ１と高耐圧接合終端構造ＨＶＪＴに対応
する部分の要部平面図で、（ｂ）は（ａ）のＸ−Ｘで切
断した要部断面図
（ａ）はＧＤＵ１と高耐圧接合終端構造ＨＶＪＴに対応
する部分の要部平面図で、（ｂ）は（ａ）のＸ−Ｘで切
断した要部断面図
【図３】この発明の第３実施例を示す要部構造図で、
（ａ）はゲート駆動回路ユニットを１チップ化したとき
の平面図、（ｂ）はその断面図、（ｃ）はゲート駆動回
路ユニットとパワーデバイスとがヒートシンク上に形成
された断面図
（ａ）はゲート駆動回路ユニットを１チップ化したとき
の平面図、（ｂ）はその断面図、（ｃ）はゲート駆動回
路ユニットとパワーデバイスとがヒートシンク上に形成
された断面図
【図４】この発明の第４実施例の要部構造図を示し、
（ａ）はＧＤＵ１の部分だけを１チップに集積化した高
耐圧ＩＣであるＧＤＵＩＣ１の平面図、（ｂ）はその断
面図、（ｃ）はＧＤＵＩＣ１をパワーデバイスＱ１のエ
ミッタ（もしくはソース）電極上に固着した断面図
（ａ）はＧＤＵ１の部分だけを１チップに集積化した高
耐圧ＩＣであるＧＤＵＩＣ１の平面図、（ｂ）はその断
面図、（ｃ）はＧＤＵＩＣ１をパワーデバイスＱ１のエ
ミッタ（もしくはソース）電極上に固着した断面図
【図５】この発明の第５実施例の要部構造図を示し、
（ａ）は平面図、（ｂ）は断面図
（ａ）は平面図、（ｂ）は断面図
【図６】この発明の第６実施例の要部平面図
【図７】この発明の第７実施例の要部平面図
【図８】この発明の第８実施例でダイオードに用いた場
合の高耐圧接合終端構造図を示し、（ａ）は要部断面
図、（ｂ）は平面図、（ｃ）は別の平面図
合の高耐圧接合終端構造図を示し、（ａ）は要部断面
図、（ｂ）は平面図、（ｃ）は別の平面図
【図９】この発明の第９実施例の要部断面構造
【図１０】この発明の第１０実施例の要部断面図
【図１１】この発明の第１１実施例の要部断面図
【図１２】この発明の第１２実施例の要部断面図
【図１３】この発明の第１３実施例の要部平面図
【図１４】図１３に電位差の強弱を示した図
【図１５】この発明の第１４実施例で図１３のＡ−Ａ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図１６】この発明の第１４実施例で図１３のＢ−Ｂ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図１７】この発明の第１４実施例で図１３のＣ−Ｃ線
切断部に相当する要部断面図と電位分布図を示し、同図
（ａ）は要部断面図、同図（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、同図
（ａ）は要部断面図、同図（ｂ）は電位分布図
【図１８】この発明の第１５実施例で図１３のＡ−Ａ線
切断部に相当する要部断面図
切断部に相当する要部断面図
【図１９】この発明の第１５実施例で図１３のＢ−Ｂ線
切断部に相当する要部断面図
切断部に相当する要部断面図
【図２０】この発明の第１５実施例で図１３のＣ−Ｃ線
切断部に相当する要部断面図
切断部に相当する要部断面図
【図２１】この発明の第１６実施例の要部平面図
【図２２】この発明の第１６実施例で図２１のＡ−Ａ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図２３】この発明の第１６実施例で図２１のＢ−Ｂ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図２４】この発明の第１６実施例で図２１のＣ−Ｃ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図２５】この発明の第１６実施例で図２１のＸ−Ｘ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図２６】この発明の第１６実施例で図２１のＹ−Ｙ線
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
切断部の要部断面図と電位分布図を示し、（ａ）は要部
断面図、（ｂ）は電位分布図
【図２７】この発明の第１７実施例で図２１のＡ−Ａ線
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
【図２８】この発明の第１７実施例で図２１のＢ−Ｂ線
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
【図２９】この発明の第１７実施例で図２１のＣ−Ｃ線
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
【図３０】この発明の第１７実施例で図２１のＸ−Ｘ線
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
【図３１】この発明の第１７実施例で図２１のＹ−Ｙ線
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
切断部に相当する要部断面図と電位分布図を示し、
（ａ）は要部断面図、（ｂ）は電位分布図
【図３２】この発明の第１８実施例の要部平面図
【図３３】モータ制御用インバータのパワー部分を中心
に説明する回路構成図
に説明する回路構成図
【図３４】図３３で用いられる高耐圧ＩＣの内部構成の
ブロック図
ブロック図
【図３５】図３４のＧＤＵ１とＩＧＢＴＱ１のさらに詳
細な接続図
細な接続図
【図３６】図３３と同一回路をインテリジェントパワー
モジュールと呼ばれる製品を用いて構成した構成図
モジュールと呼ばれる製品を用いて構成した構成図
【図３７】図３６のＩＧＢＴＱ１のまわりの回路を詳細
に示した構成図
に示した構成図
【図３８】図３４に示した高耐圧ＩＣのチップの平面図
１ 第一領域 ２ 第二領域 ３ 第三領域 ４ 第四領域 ５ 第五領域 ６ 第六領域 ７ 第一導電膜 ８ 第八領域 ９ 第九領域 １１ ｐ形の高濃度領域 １２ ｎ形の高濃度領域 １３ ゲート絶縁膜 １４ フィールド絶縁膜 １５ 多結晶シリコン膜 １６ 層間絶縁膜 １７ 第一金属膜 １８ 第二金属膜 １９ パッシベーション膜 ３１ ベース領域 ３２ エミッタ領域 ３３ 金属板 ３４ 絶縁板 ３５ ヒートシンク ３６ ベース領域 ３７ ソース領域 ３８ ｎ+ バッファ層 ３９ ｐ+ 基板 ４０ ｎ形ドリフト領域 ４１ 第九領域上の絶縁膜 ４２ 第二導電膜 ４３ 第三導電膜 ４４ 高抵抗膜 ４５ ｎ形の高濃度領域 ４６ ｐ形の高濃度領域 ４７ ｐ形の分離領域 ４８ ベース領域 ４９ ｎ形のソース領域 ５０ ｎ形の高濃度領域 ５１ 第一のドレイン電極 ５２ ｎ形のチャネル領域 ５３ 第二のゲート絶縁膜 ５４ ｐ形のチャネル領域 ５５ ｐ形の高濃度領域 ５６ ｐ形のソース領域 ５７ ｐ形の高濃度領域 ５８ ｎ形の埋め込み領域 ６１ 第一の出力配線 ６２ 第二の出力配線 １０１ 空乏層 １０２ 空乏層端 １０４ 第一のｐｎ接合 １０５ 第四のｐｎ接合 １１１ 第二のｐｎ接合 １１２ 第三のｐｎ接合 １１３ 第二の空乏層 １１４ 第三の空乏層 １１５ 第九領域の表面 ２０２ 第二領域（ＬＳＵ側） ２０５ 第五領域（ＬＳＵ側） ２１１ ｐ形の高濃度領域 ＨＶＩＣ 高耐圧ＩＣ ＨＶＪＴ 高耐圧接合終端構造 ｎｃｈＭＯＳＦＥＴ ｎチャネルＭＯＳＦＥＴ ｐｃｈＭＯＳＦＥＴ ｐチャネルＭＯＳＦＥＴ ＶDD1 ドライブ電源 Ｓ ソース端子 Ｓ１ 第一のソース電極（端子） Ｓ２ 第二のソース電極（端子） Ｄ ドレイン端子 Ｄ１ 第一のドレイン電極（端子） Ｄ２ 第二のドレイン電極（端子） Ｇ ゲート端子 Ｇ１ 第三のゲート電極（端子） Ｇ２ 第四のゲート電極（端子） ＮＰＮ ｎｐｎトランジスタ Ｅ エミッタ端子 Ｂ ベース端子 Ｃ コレクタ端子 ＶEE1 電源 Ｑ１ パワーデバイス（ＩＧＢＴ） Ｑ２ パワーデバイス（ＩＧＢＴ） Ｑ３ パワーデバイス（ＩＧＢＴ） Ｑ４ パワーデバイス（ＩＧＢＴ） Ｑ５ パワーデバイス（ＩＧＢＴ） Ｑ６ パワーデバイス（ＩＧＢＴ） Ｄ１ パワーデバイス（ダイオード） Ｄ２ パワーデバイス（ダイオード） Ｄ３ パワーデバイス（ダイオード） Ｄ４ パワーデバイス（ダイオード） Ｄ５ パワーデバイス（ダイオード） Ｄ６ パワーデバイス（ダイオード） Ｍｏ モータ ＶCC 主電源 ＰＣ フォトカプラ Ｉ／Ｏ 入出力端子 ＣＵ 制御回路 ＬＳＵ レベルシフト回路 ＧＤＵ１ ゲート駆動回路 ＧＤＵ２ ゲート駆動回路 ＧＤＵ３ ゲート駆動回路 ＧＤＵ４ ゲート駆動回路 ＧＤＵ５ ゲート駆動回路 ＧＤＵ６ ゲート駆動回路 ＳＩＮ 入力ライン ＳＯＵＴ 出力ライン ＶDDC 共通電源 ＶDDHC 共通電源の高電位側 ＶDDLC 共通電源の低電位側 ＶDD ドライブ電源 ＶDDH1 ドライブ電源の高電位側 ＶDDH2 ドライブ電源の高電位側 ＶDDH3 ドライブ電源の高電位側 ＶDDL1 ドライブ電源の低電位側 ＶDDL2 ドライブ電源の低電位側 ＶDDL3 ドライブ電源の低電位側 ＯＵＴ ゲート駆動端子 ＯＣ 電流検出端子 ＯＴ 温度検出端子 Ｍ 電流検出端子（ＩＧＢＴ側） Ｔｅｍｐ 温度検出端子（温度検出素子側） θ 温度検出素子 Ｋ カソード Ａ アノード Ｕ Ｕ相 ＨＶＮ 高耐圧ｎチャネルＭＯＳＦＥＴ ＨＶＰ 高耐圧ｐチャネルＭＯＳＦＥＴ ＤN ドレイン電極 ＤP ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 直樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (52)
- 【請求項１】第一導電形の第一領域と、第一領域の第一
主面の表面層に選択的に形成された第二導電形の第二領
域と、第二領域の表面層に選択的に形成された第一導電
形の第三領域と、第三領域と離れて第二領域の表面層に
選択的に形成された第一導電形の第一ソース領域および
第一ドレイン領域と、第一ソース領域および第一ドレイ
ン領域に挟まれた第二領域の表面上に絶縁膜を介して形
成された第一ゲート電極と、第三領域の表面層に選択的
に形成された第二導電形の第二ソース領域および第二ド
レイン領域と、第二ソース領域および第二ドレイン領域
に挟まれた第三領域の表面上に絶縁膜を介して形成され
た第二ゲート電極とを具備することを特徴とする高耐圧
ＩＣ。 - 【請求項２】第一領域と第二領域との間の第一のｐｎ接
合に逆バイアス電圧を印加した場合に、第二領域内に形
成される空乏層の先端が第三領域に達しないように第二
領域を形成することを特徴とする請求項１記載の高耐圧
ＩＣ。 - 【請求項３】第一領域と第三領域に挟まれた第二領域の
正味のドーピング量（第二導電形不純物のドーピング量
から第一導電形不純物のドーピング量を差し引いたドー
ピング量）が１×１０12ｃｍ-2以上、３×１０13ｃｍ-2
以下であることを特徴とする請求項１記載の高耐圧Ｉ
Ｃ。 - 【請求項４】第二領域の外周を取り囲んで（ループ状
に）形成された高耐圧接合終端構造を有することを特徴
とする請求項１記載の高耐圧ＩＣ。 - 【請求項５】第二領域で取り囲こまれ、第二領域とは離
れて、第一領域の表面層に形成された第二導電形の第四
領域を有することを特徴とする請求項４記載の高耐圧Ｉ
Ｃ。 - 【請求項６】第二領域と第四領域に挟まれた第一領域の
表面上に絶縁膜を介して第二領域と第四領域とに跨がる
第一導電膜が設けられることを特徴とする請求項５記載
の高耐圧ＩＣ。 - 【請求項７】第二領域もしくは第四領域のいずれかに電
気的に接続された導電膜を有することを特徴とする請求
項６記載の高耐圧ＩＣ。 - 【請求項８】第一導電形がｐ形の場合、第一導電膜が第
二領域と第四領域のうち低電位側の領域に接続され、第
一導電形がｎ形の場合、第一導電膜が高電位側の領域に
接続されることを特徴とする請求項７記載の高耐圧Ｉ
Ｃ。 - 【請求項９】第一導電形がｎ形であることを特徴とする
請求項１記載の高耐圧ＩＣ。 - 【請求項１０】ｎチャネルの縦型パワーデバイスのコレ
クタ電極（ＩＧＢＴなどの場合）もしくはドレイン電極
（ＭＯＳＦＥＴなどの場合）が固着される金属板上に、
第一領域の第二主面が固着されることを特徴とする請求
項９記載の高耐圧ＩＣ。 - 【請求項１１】第一導電形がｐ形であることを特徴とす
る請求項１記載の高耐圧ＩＣ。 - 【請求項１２】ｎチャネルの縦型パワーデバイスのエミ
ッタ電極（ＩＧＢＴなどの場合）上もしくはソース電極
（ＭＯＳＦＥＴなどの場合）上に、第一領域の第二主面
が固着されることを特徴とする請求項１１記載の高耐圧
ＩＣ。 - 【請求項１３】ｎチャネルの縦型パワーデバイスと同一
半導体基板に集積され、かつ、第一領域がｎチャネルの
縦型パワーデバイスの低濃度ｎ形層（ｎ形ドリフト層も
しくは低濃度ｎ形ドレイン層など）と共通に形成される
ことを特徴とする請求項９記載の高耐圧ＩＣ。 - 【請求項１４】第二領域とｎチャネルの縦型パワーデバ
イスのｐベース領域とを取り囲む高耐圧接合終端構造を
有することを特徴とする請求項１３記載の高耐圧ＩＣ。 - 【請求項１５】第二領域がｎチャネルの縦形パワーデバ
イスのｐベース領域で取り囲まれることを特徴とする請
求項１４記載の高耐圧ＩＣ。 - 【請求項１６】第一領域の第一主面の表面層に選択的に
不純物原子をイオン注入し、該不純物原子の熱拡散によ
る第二領域が形成されることを特徴とする請求項１記載
の高耐圧ＩＣ。 - 【請求項１７】第二領域の表面層に選択的に不純物原子
をイオン注入し、該不純物原子の熱拡散による第三領域
が形成されることを特徴とする請求項１６記載の高耐圧
ＩＣ。 - 【請求項１８】第三領域に隣接する第二領域の表面層
に、第二領域より高濃度の第二導電形の第五領域が選択
的に形成されることを特徴とする請求項１記載の高耐圧
ＩＣ。 - 【請求項１９】第一領域に隣接する第二領域の表面層
に、第二領域より高濃度の第二導電形の第五領域が選択
的に形成されることを特徴とする請求項１８記載の高耐
圧ＩＣ。 - 【請求項２０】第三領域をほぼ取り囲むように第五領域
が形成されたことを特徴とする請求項１８記載の高耐圧
ＩＣ。 - 【請求項２１】第二領域の表面層に形成された第一ソー
ス領域および第一ドレイン領域と、第一ソース領域およ
び第一ドレイン領域に挟まれた第二領域の表面上に絶縁
膜を介して形成された第一ゲート電極とからなるＭＯＳ
ＦＥＴが形成される活性領域を有する第二領域におい
て、該活性領域を除く第二領域の表面層の大部分に第五
領域が設けられることを特徴とする請求項１８記載の高
耐圧ＩＣ。 - 【請求項２２】第二領域と隣接する第三領域の表面層
に、第三領域より高濃度の第一導電形の第六領域が選択
的に形成されることを特徴とする請求項１８記載の高耐
圧ＩＣ。 - 【請求項２３】第一領域と、第一領域の第一主面の表面
層に選択的に形成された第二導電形の第八領域と、第八
領域の表面層に選択的に形成された第一導電形の第九領
域とで構成される三層構造を有し、第一領域と第八領域
との間の第二のｐｎ接合と、第八領域と第九領域との間
の第三のｐｎ接合とがともに逆バイアスされたときに、
第二のｐｎ接合の両側に拡がる第二の空乏層と、第三の
ｐｎ接合の両側に拡がる第三の空乏層とが第八領域内で
結合するように第八領域が形成され、かつ第三の空乏層
が第九領域の表面まで達するように第九領域が形成され
ることを特徴とする高耐圧接合終端構造。 - 【請求項２４】第九領域下で、第一領域と第九領域とに
挟まれた第八領域部分の正味のドーピング量が１×１０
11ｃｍ-2以上、４×１０12ｃｍ-2以下であり、かつ第九
領域の正味のドーピング量が１×１０11ｃｍ-2以上、２
×１０12ｃｍ -2以下である請求項２３記載の高耐圧接合
終端構造。 - 【請求項２５】第九領域上の絶縁膜と、該絶縁膜上へ延
在し第八領域と電気的に接続される第二導電膜と、前記
絶縁膜上へ延在し第九領域と電気的に接続される第三導
電膜と、第二導電膜および第三導電膜とに接触し第二導
電膜および第三導電膜との間の前記絶縁膜を覆う高抵抗
膜とを、備えたことを特徴とする請求項２４記載の高耐
圧接合終端構造。 - 【請求項２６】第一領域の第一主面の表面層に選択的に
不純物原子をイオン注入し、該不純物原子を熱拡散する
ことで第八領域が形成されることを特徴とする請求項２
４の高耐圧接合終端構造。 - 【請求項２７】第八領域の表面層に選択的に不純物原子
をイオン注入し、該不純物原子の熱拡散により第九領域
が形成されることを特徴とする請求項２６の高耐圧接合
終端構造。 - 【請求項２８】請求項２４の高耐圧接合終端構造を備
え、高耐圧接合終端構造を挟んで、一方の側に第八領域
と電気的に接続された第一のドレイン電極を備え、他方
の側に第九領域と接して形成された第一導電形のベース
領域と、ベース領域の表面層に選択的に形成された第二
導電形のソース領域と、第八領域と第二導電形のソース
領域とに挟まれたベース領域表面層の第二導電形チャネ
ル領域と、少なくとも第二導電形チャネル上に形成され
た第一のゲート絶縁膜および第一のゲート絶縁膜上に形
成された第三のゲート電極と、少なくとも前記第二導電
形のソース領域に電気的に接続された第一のソース電極
とを備えたことを特徴とする高耐圧ＭＩＳトランジス
タ。 - 【請求項２９】請求項２４の高耐圧接合終端構造を備
え、高耐圧接合終端構造を挟んで、一方の側に第八領域
表面上に選択的に形成された第一導電形のソース領域
と、第九領域と第一導電形のソース領域とに挟まれた第
八領域表面の第一導電形チャネル領域と、少なくとも第
一導電形チャネル領域上に形成された第二のゲート絶縁
膜および第二のゲート絶縁膜上の第四のゲート電極と、
少なくとも前記第一導電形のソース領域と電気的に接続
された第二のソース電極とを備え、他方の側に第九領域
と電気的に接続された第二のドレイン電極とを備えたこ
とを特徴とする高耐圧ＭＩＳトランジスタ。 - 【請求項３０】請求項２４の高耐圧接合終端構造を備
え、高耐圧接合終端構造に囲まれ、第八領域と電気的に
接続された第二導電形の第二領域と、第二領域の表面層
に選択的に形成された第一導電形の第三領域と、第二領
域の表面層に形成された第一導電形チャネルのＭＩＳト
ランジスタと、第三領域の表面層に形成された第二導電
形チャネルのＭＩＳトランジスタとを有することを特徴
とする高耐圧ＩＣ。 - 【請求項３１】第二領域と第八領域が連続して一つの領
域を形成し、同一工程による第二領域および第八領域で
あることを特徴とする請求項３０記載の高耐圧ＩＣ。 - 【請求項３２】請求項２８の第二導電形チャネルの高耐
圧ＭＩＳトランジスタを有することを特徴とする請求項
３０記載の高耐圧ＩＣ。 - 【請求項３３】請求項２９の第一導電形チャネルの高耐
圧ＭＩＳトランジスタを有することを特徴とする請求項
３０記載の高耐圧ＩＣ。 - 【請求項３４】請求項２８の第二導電形チャネルの高耐
圧ＭＩＳトランジスタを有し、かつ請求項２９の第一導
電形チャネルの高耐圧ＭＩＳトランジスタとを有するこ
とを特徴とする請求項３０記載の高耐圧ＩＣ。 - 【請求項３５】請求項２４の高耐圧接合終端構造の第一
領域の第一主面の表面層に選択的に不純物原子をイオン
注入し、該不純物原子を熱拡散することで第八領域が形
成されることを特徴とする請求項３０の高耐圧ＩＣ。 - 【請求項３６】第八領域の表面層に選択的に不純物原子
をイオン注入し、該不純物原子の熱拡散による第九領域
が形成されることを特徴とする請求項３５の高耐圧Ｉ
Ｃ。 - 【請求項３７】第一領域と第二領域との間の第一のｐｎ
接合に印加される逆バイアス電圧により第二領域内へ拡
がる第一の空乏層の先端が前記第二領域と第三領域との
間の第四のｐｎ接合と前記第一のｐｎ接合との間に位置
するように第二領域を形成することを特徴とする請求項
３０記載の高耐圧ＩＣ。 - 【請求項３８】第三領域下の、第一領域と第三領域とに
挟まれた第二領域部分の正味のドーピング量が１×１０
12ｃｍ-2以上、３×１０13ｃｍ-2以下であることを特徴
とする請求項３７記載の高耐圧ＩＣ。 - 【請求項３９】第一領域の第一主面の表面層に選択的に
不純物原子をイオン注入し、該不純物原子の熱拡散によ
り第二領域が形成され、第二領域の表面層に選択的に不
純物原子をイオン注入し、該不純物原子の熱拡散により
第三領域が形成されることを特徴とする請求項３０の高
耐圧ＩＣ。 - 【請求項４０】第一導電形の第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第二
領域と、第二領域の表面層に選択的に形成された第一導
電形の第三領域と、第三領域と離れて第二領域の表面層
に選択的に形成された第一導電形の第一ソース領域およ
び第一ドレイン領域と、第一ソース領域および第一ドレ
イン領域に挟まれた第二領域の表面上に絶縁膜を介して
形成された第一ゲート電極とを備える第一導電形チャネ
ルのＭＩＳトランジスタと、第三領域の表面層に選択的
に形成された第二導電形の第二ソース領域および第二ド
レイン領域と、第二ソース領域および第二ドレイン領域
に挟まれた第三領域の表面上に絶縁膜を介して形成され
た第二ゲート電極を備えた第二導電形チャネルのＭＩＳ
トランジスタと、前記第二領域を取り囲む第一の高耐圧
接合終端構造と、ループ状に形成された第二の高耐圧接
合終端構造と、該第二の高耐圧接合終端構造のループの
内側の第一のドレイン電極とループの外側の第三のゲー
ト電極と第一のソース電極とを備えた第二導電形チャネ
ルの高耐圧ＭＩＳトランジスタとを備え、第一の高耐圧
接合終端構造と第二の高耐圧接合終端構造とが同一構造
を有することを特徴とする高耐圧ＩＣ。 - 【請求項４１】第二の高耐圧接合終端構造が第一の高耐
圧接合終端構造と連結することを特徴とする請求項４０
記載の高耐圧ＩＣ。 - 【請求項４２】第一のドレイン電極からの第一の出力配
線が第二の高耐圧接合終端構造を横切って第一の高耐圧
接合終端構造に取り囲まれる第二領域上に延在している
ことを特徴とする請求項４１記載の高耐圧ＩＣ。 - 【請求項４３】第一導電形の第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第二
領域と、第二領域の表面層に選択的に形成された第一導
電形の第三領域と、第三領域と離れて第二領域の表面層
に選択的に形成された第一導電形の第一ソース領域およ
び第一ドレイン領域と、第一ソース領域および第一ドレ
イン領域に挟まれた第二領域の表面上に絶縁膜を介して
形成された第一ゲート電極とを備える第一導電形チャネ
ルのＭＩＳトランジスタと、第三領域の表面層に選択的
に形成された第二導電形の第二ソース領域および第二ド
レイン領域と、第二ソース領域および第二ドレイン領域
に挟まれた第三領域の表面上に絶縁膜を介して形成され
た第二ゲート電極を備えた第二導電形チャネルのＭＩＳ
トランジスタと、前記第二領域を取り囲む第一の高耐圧
接合終端構造と、ループ状に形成された第三の高耐圧接
合終端構造と、該第三の高耐圧接合終端構造のループの
内側の第二のドレイン電極とループ外側の第四のゲート
電極と第二のソース電極とを備えた第一導電形チャネル
の高耐圧ＭＩＳトランジスタとを備え、第一の高耐圧接
合終端構造と第三の高耐圧接合終端構造とが基本的に同
一構造を有することを特徴とする高耐圧ＩＣ。 - 【請求項４４】第三の高耐圧接合終端構造が第一の高耐
圧接合終端構造と連結することを特徴とする請求項４３
記載の高耐圧ＩＣ。 - 【請求項４５】第二のドレイン電極からの第二の出力配
線が第三の高耐圧接合終端構造を横切って第一の高耐圧
接合終端構造の外側に延在していることを特徴とする請
求項４４記載の高耐圧ＩＣ。 - 【請求項４６】第一の高耐圧接合終端構造が、請求項２
４の高耐圧接合終端構造であって、第二導電形チャネル
の高耐圧ＭＩＳトランジスタが請求項２８の第二導電形
チャネルの高耐圧ＭＩＳトランジスタであることを特徴
とする請求項４０記載の高耐圧ＩＣ。 - 【請求項４７】第一の高耐圧接合終端構造が、請求項２
４の高耐圧接合終端構造であって、第一導電形チャネル
の高耐圧ＭＩＳトランジスタが請求項２９の第一導電形
チャネルの高耐圧ＭＩＳトランジスタであることを特徴
とする請求項４３記載の高耐圧ＩＣ。 - 【請求項４８】同一工程による第二領域と第八領域であ
ることを特徴とする請求項４６記載の高耐圧ＩＣ。 - 【請求項４９】同一工程による第二領域と第八領域であ
ることを特徴とする請求項４７記載の高耐圧ＩＣ。 - 【請求項５０】第一導電形の第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第二
領域と、第二領域の表面層に選択的に形成された第一導
電形の第三領域と、第三領域と離れて第二領域の表面層
に選択的に形成された第一導電形の第一ソース領域およ
び第一ドレイン領域と、第一ソース領域および第一ドレ
イン領域に挟まれた第二領域の表面上に絶縁膜を介して
形成された第一ゲート電極とを備える第一導電形チャネ
ルのＭＩＳトランジスタと、第三領域の表面層に選択的
に形成された第二導電形の第二ソース領域および第二ド
レイン領域と、第二ソース領域および第二ドレイン領域
に挟まれた第三領域の表面上に絶縁膜を介して形成され
た第二ゲート電極を備えた第二導電形チャネルのＭＩＳ
トランジスタと、前記第二領域を取り囲む第一の高耐圧
接合終端構造と、切り欠きを有するループ状に形成され
た第二の高耐圧接合終端構造と、該第二の高耐圧接合終
端構造のループの内側の第一のドレイン電極とループの
外側の第三のゲート電極と第一のソース電極とを備えた
第二導電形チャネルの高耐圧ＭＩＳトランジスタとを備
え、第一のドレイン電極からの第一の出力配線が第二領
域上に延在している領域近傍に第二の高耐圧接合終端構
造を形成せず、かつ第一の高耐圧接合終端構造と第二の
高耐圧接合終端構造とが同一構造を有することを特徴と
する高耐圧ＩＣ。 - 【請求項５１】第一導電形の第一領域と、第一領域の第
一主面の表面層に選択的に形成された第二導電形の第二
領域と、第二領域の表面層に選択的に形成された第一導
電形の第三領域と、第三領域と離れて第二領域の表面層
に選択的に形成された第一導電形の第一ソース領域およ
び第一ドレイン領域と、第一ソース領域および第一ドレ
イン領域に挟まれた第二領域の表面上に絶縁膜を介して
形成された第一ゲート電極とを備える第一導電形チャネ
ルのＭＩＳトランジスタと、第三領域の表面層に選択的
に形成された第二導電形の第二ソース領域および第二ド
レイン領域と、第二ソース領域および第二ドレイン領域
に挟まれた第三領域の表面上に絶縁膜を介して形成され
た第二ゲート電極を備えた第二導電形チャネルのＭＩＳ
トランジスタと、前記第二領域を取り囲む第一の高耐圧
接合終端構造と、切り欠きを有するループ状に形成され
た第三の高耐圧接合終端構造と、該第三の高耐圧接合終
端構造のループの内側の第二のドレイン電極とループの
外側の第四のゲート電極と第二のソース電極とを備えた
第一導電形チャネルの高耐圧ＭＩＳトランジスタとを備
え、第二のドレイン電極からの第二の出力配線が第一の
高耐圧接合終端構造の外側に延在している領域近傍に第
三の高耐圧接合終端構造を形成せず、かつ第一の高耐圧
接合終端構造と第三の高耐圧接合終端構造とが同一構造
を有することを特徴とする高耐圧ＩＣ。 - 【請求項５２】請求項２４の高耐圧接合終端構造を有す
ることを特徴とする請求項５０もしくは５１記載の高耐
圧ＩＣ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19289195A JP3808116B2 (ja) | 1995-04-12 | 1995-07-28 | 高耐圧ｉｃ |
| EP10180293.2A EP2325889B1 (en) | 1995-04-12 | 1996-04-11 | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| EP06009337A EP1699084B1 (en) | 1995-04-12 | 1996-04-11 | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| EP96302540.8A EP0738011B1 (en) | 1995-04-12 | 1996-04-11 | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| US08/631,017 US6124628A (en) | 1995-04-12 | 1996-04-12 | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| US09/639,738 US6323539B1 (en) | 1995-04-12 | 2000-08-16 | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-86601 | 1995-04-12 | ||
| JP8660195 | 1995-04-12 | ||
| JP7-141469 | 1995-06-08 | ||
| JP14146995 | 1995-06-08 | ||
| JP19289195A JP3808116B2 (ja) | 1995-04-12 | 1995-07-28 | 高耐圧ｉｃ |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003049641A Division JP4048978B2 (ja) | 1995-04-12 | 2003-02-26 | 高耐圧ｉｃ |
| JP2003049639A Division JP3952967B2 (ja) | 1995-04-12 | 2003-02-26 | 高耐圧ｉｃ |
| JP2003049640A Division JP4013785B2 (ja) | 1995-04-12 | 2003-02-26 | 高耐圧ｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955498A true JPH0955498A (ja) | 1997-02-25 |
| JP3808116B2 JP3808116B2 (ja) | 2006-08-09 |
Family
ID=27305205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19289195A Expired - Lifetime JP3808116B2 (ja) | 1995-04-12 | 1995-07-28 | 高耐圧ｉｃ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6124628A (ja) |
| JP (1) | JP3808116B2 (ja) |
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|---|---|
| JP3808116B2 (ja) | 2006-08-09 |
| US6124628A (en) | 2000-09-26 |
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| JPH01125967A (ja) | 半導体装置 |
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| Date | Code | Title | Description |
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|
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|
| A521 | Request for written amendment filed |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140526 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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