JPH09307102A - 半導体装置 - Google Patents
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- JPH09307102A JPH09307102A JP8120076A JP12007696A JPH09307102A JP H09307102 A JPH09307102 A JP H09307102A JP 8120076 A JP8120076 A JP 8120076A JP 12007696 A JP12007696 A JP 12007696A JP H09307102 A JPH09307102 A JP H09307102A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳ構造の微細化を妨げることなくホット
キャリア劣化の原因となる電界集中を緩和できるように
することを課題とする。 【解決手段】 ゲート電極１下方のＰ形シリコン基板１
１中のソース６−ドレイン５間で導電形を反転させてチ
ャネルを形成するＭＯＳ構造において、そのチャネル領
域のソース６及びドレイン５のいずれの端部からも離間
した位置に、Ｐ形シリコン基板１１の導電形にほぼ等し
い導電形をもつ例えばＢ（ボロン）イオンをイオンイン
プラントして電界緩和領域４を設け、ゲート電極１の印
加時にその電界緩和領域４は反転が弱まり、高抵抗とな
る。この高抵抗領域による電圧降下によって、ドレイン
端部での電界集中を緩和する。
キャリア劣化の原因となる電界集中を緩和できるように
することを課題とする。 【解決手段】 ゲート電極１下方のＰ形シリコン基板１
１中のソース６−ドレイン５間で導電形を反転させてチ
ャネルを形成するＭＯＳ構造において、そのチャネル領
域のソース６及びドレイン５のいずれの端部からも離間
した位置に、Ｐ形シリコン基板１１の導電形にほぼ等し
い導電形をもつ例えばＢ（ボロン）イオンをイオンイン
プラントして電界緩和領域４を設け、ゲート電極１の印
加時にその電界緩和領域４は反転が弱まり、高抵抗とな
る。この高抵抗領域による電圧降下によって、ドレイン
端部での電界集中を緩和する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ（Metal In
sulator Semiconductor）構造において、チャネルを形
成する電圧が印加された際に、ドレイン端の電界集中を
緩和する電界緩和領域が形成される構造の半導体装置に
関する。
sulator Semiconductor）構造において、チャネルを形
成する電圧が印加された際に、ドレイン端の電界集中を
緩和する電界緩和領域が形成される構造の半導体装置に
関する。
【０００２】
【従来の技術】ＭＩＳ構造をもつ半導体装置には、微細
ＭＯＳ（Metal Oxide Semiconductor）トランジスタが
ある。この微細ＭＯＳトランジスタでは、ゲート電極に
電圧が印加されると、ゲート電極下にチャネルと呼ばれ
る反転層が形成され、ドレイン−ソース間に流れる電流
が制御される。
ＭＯＳ（Metal Oxide Semiconductor）トランジスタが
ある。この微細ＭＯＳトランジスタでは、ゲート電極に
電圧が印加されると、ゲート電極下にチャネルと呼ばれ
る反転層が形成され、ドレイン−ソース間に流れる電流
が制御される。
【０００３】しかしながら、上記微細ＭＯＳトランジス
タにおいては、ドレイン電位が大きくなってゲート電位
に近づくと、ドレイン電極付近のチャネルの反転が他の
部分に比べて弱くなる。このような場合、ドレイン−ソ
ース間にかかる電界は、ゲート電極下で一様にならず、
ドレイン付近の電界分布が他の部分に比べて高くなる。
このドレイン付近の高電界が極めて大きくなると、チャ
ネルを流れる電流の一部にホットキャリアが生じて、ゲ
ート酸化膜が劣化する。このゲート酸化膜の劣化は、ト
ランジスタ特性の劣化を招く。
タにおいては、ドレイン電位が大きくなってゲート電位
に近づくと、ドレイン電極付近のチャネルの反転が他の
部分に比べて弱くなる。このような場合、ドレイン−ソ
ース間にかかる電界は、ゲート電極下で一様にならず、
ドレイン付近の電界分布が他の部分に比べて高くなる。
このドレイン付近の高電界が極めて大きくなると、チャ
ネルを流れる電流の一部にホットキャリアが生じて、ゲ
ート酸化膜が劣化する。このゲート酸化膜の劣化は、ト
ランジスタ特性の劣化を招く。
【０００４】このように、近年、ＭＩＳ構造の微細化に
伴って、ドレイン端部の電界集中によって生じるホット
キャリア劣化が問題化している。このホットキャリア劣
化は、ゲート端に高電界部分が生じることによって起こ
るものであり、微細化が進むにつれてドレイン−ソース
間の電界が増すことで顕著になる。このため、従来、ド
レイン端部に低抵抗の電界緩和層を設けてドレイン端部
の電界集中を防ぎ、これによって、ホットキャリア劣化
を防止するＬＤＤ(Lightly Doped Drain Structure) 構
造が提案されている。
伴って、ドレイン端部の電界集中によって生じるホット
キャリア劣化が問題化している。このホットキャリア劣
化は、ゲート端に高電界部分が生じることによって起こ
るものであり、微細化が進むにつれてドレイン−ソース
間の電界が増すことで顕著になる。このため、従来、ド
レイン端部に低抵抗の電界緩和層を設けてドレイン端部
の電界集中を防ぎ、これによって、ホットキャリア劣化
を防止するＬＤＤ(Lightly Doped Drain Structure) 構
造が提案されている。
【０００５】このＬＤＤ構造について図２０を参照して
説明する。図２０に示したＮ形チャネルＭＯＳトランジ
スタは、Ｐ形シリコン基板１１にゲート酸化膜２とゲー
ト電極１とを積層してこれらを絶縁膜３で被覆すると共
に、Ｐ形シリコン表面においてソース６とドレイン５と
をＮ形拡散層により形成してＮ形の伝導層を形成し、ゲ
ート酸化膜２とソース６端部との間、及びゲート酸化膜
２とドレイン５端部との間にそれぞれ低抵抗の電界緩和
層７，７を設けた構造を有している。
説明する。図２０に示したＮ形チャネルＭＯＳトランジ
スタは、Ｐ形シリコン基板１１にゲート酸化膜２とゲー
ト電極１とを積層してこれらを絶縁膜３で被覆すると共
に、Ｐ形シリコン表面においてソース６とドレイン５と
をＮ形拡散層により形成してＮ形の伝導層を形成し、ゲ
ート酸化膜２とソース６端部との間、及びゲート酸化膜
２とドレイン５端部との間にそれぞれ低抵抗の電界緩和
層７，７を設けた構造を有している。
【０００６】以上のＬＤＤ構造を有したＮ形チャネルＭ
ＯＳトランジスタでは、ドレイン５端部に形成した電界
緩和層７によってそのドレイン５端部での空乏層内の電
界が弱まることで、ホットエレクトロン効果が低減され
る。その結果、ホットキャリア劣化寿命を延ばすことが
可能になる。
ＯＳトランジスタでは、ドレイン５端部に形成した電界
緩和層７によってそのドレイン５端部での空乏層内の電
界が弱まることで、ホットエレクトロン効果が低減され
る。その結果、ホットキャリア劣化寿命を延ばすことが
可能になる。
【０００７】
【発明が解決しようとする課題】ところが、上述した従
来例による半導体装置は、例えばＬＤＤ構造においてド
レイン５−ソース６間の電界の増加に従って電界緩和層
７，７を延設すると、ＭＩＳ構造の微細化に伴って一素
子あたりの電界緩和層７，７の占める面積が増大するこ
とから、ＭＩＳ構造の微細化を妨げてしまうという問題
が生じる。
来例による半導体装置は、例えばＬＤＤ構造においてド
レイン５−ソース６間の電界の増加に従って電界緩和層
７，７を延設すると、ＭＩＳ構造の微細化に伴って一素
子あたりの電界緩和層７，７の占める面積が増大するこ
とから、ＭＩＳ構造の微細化を妨げてしまうという問題
が生じる。
【０００８】本発明の目的は、ＭＩＳ構造の微細化を妨
げることなくホットキャリア劣化の原因となる電界集中
を緩和することが可能な半導体装置を提供することを目
的とする。
げることなくホットキャリア劣化の原因となる電界集中
を緩和することが可能な半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、チャネル形成領域の、ソース、ドレイ
ンのいずれからも離間した少なくとも一部の領域に、ゲ
ートにチャネルを形成する電圧が印加された際に、他の
領域よりも反転が弱く高抵抗となる電界緩和領域を設け
るようにしたので、ゲート電極の印加時に、その電界緩
和領域が高抵抗となってこの領域にて電圧降下が大きく
なり、他の領域に比べて電界集中するようになる。その
結果、ソースあるいはドレイン端での電界集中を、電界
緩和領域にて緩和することができる。従って、ソース、
ドレインの各端に例えばＬＤＤ構造による電界緩和層を
設けなくてもホットキャリア劣化を抑制することができ
るので、このような電界緩和層の面積に左右されずにＭ
ＩＳ構造の微細化を実現することが可能になる。
る半導体装置は、チャネル形成領域の、ソース、ドレイ
ンのいずれからも離間した少なくとも一部の領域に、ゲ
ートにチャネルを形成する電圧が印加された際に、他の
領域よりも反転が弱く高抵抗となる電界緩和領域を設け
るようにしたので、ゲート電極の印加時に、その電界緩
和領域が高抵抗となってこの領域にて電圧降下が大きく
なり、他の領域に比べて電界集中するようになる。その
結果、ソースあるいはドレイン端での電界集中を、電界
緩和領域にて緩和することができる。従って、ソース、
ドレインの各端に例えばＬＤＤ構造による電界緩和層を
設けなくてもホットキャリア劣化を抑制することができ
るので、このような電界緩和層の面積に左右されずにＭ
ＩＳ構造の微細化を実現することが可能になる。
【００１０】請求項２記載の発明に係る半導体装置は、
電界緩和層をその不純物濃度を他のチャネル形成する領
域よりも濃くするようにして形成しているので、この領
域にて反転が弱まり、上述したようにソースあるいはド
レイン端における電界集中を緩和できる。請求項３記載
の発明に係る半導体装置は、チャネル形成領域のソー
ス、ドレインのいずれからも離間した領域上でゲート電
極の少なくとも一部に切欠部を設けるようにしたので、
ゲート電極の印加時に、その切欠部から電界は発生せ
ず、その切欠部下に位置するチャネル領域は反転を弱め
ることになる。これにより、上述したようにソースある
いはドレイン端での電界集中を緩和することができる。
電界緩和層をその不純物濃度を他のチャネル形成する領
域よりも濃くするようにして形成しているので、この領
域にて反転が弱まり、上述したようにソースあるいはド
レイン端における電界集中を緩和できる。請求項３記載
の発明に係る半導体装置は、チャネル形成領域のソー
ス、ドレインのいずれからも離間した領域上でゲート電
極の少なくとも一部に切欠部を設けるようにしたので、
ゲート電極の印加時に、その切欠部から電界は発生せ
ず、その切欠部下に位置するチャネル領域は反転を弱め
ることになる。これにより、上述したようにソースある
いはドレイン端での電界集中を緩和することができる。
【００１１】請求項４記載の発明に係る半導体装置は、
チャネル形成領域のソース、ドレインのいずれからも離
間した領域上でゲート酸化膜の少なくとも一部に他より
も膜厚を有する突出部を設けるようにしたので、ゲート
電極の印加時に、その突出部の電界が他よりも弱まり、
その突出部下に位置するチャネル領域は反転を弱めるこ
とになる。これにより、上述したようにソースあるいは
ドレイン端での電界集中を緩和することができる。
チャネル形成領域のソース、ドレインのいずれからも離
間した領域上でゲート酸化膜の少なくとも一部に他より
も膜厚を有する突出部を設けるようにしたので、ゲート
電極の印加時に、その突出部の電界が他よりも弱まり、
その突出部下に位置するチャネル領域は反転を弱めるこ
とになる。これにより、上述したようにソースあるいは
ドレイン端での電界集中を緩和することができる。
【００１２】
【発明の実施の形態】以下に添付図面を参照して、本発
明に係る好適な実施の形態を詳細に説明する。まず、第
１の実施の形態について説明する。図１は本発明に係る
半導体装置の第１の実施の形態を示す側断面図であり、
同図に示した半導体装置は、一例としてＮ形チャネルＭ
ＯＳトランジスタの側断面構造である。
明に係る好適な実施の形態を詳細に説明する。まず、第
１の実施の形態について説明する。図１は本発明に係る
半導体装置の第１の実施の形態を示す側断面図であり、
同図に示した半導体装置は、一例としてＮ形チャネルＭ
ＯＳトランジスタの側断面構造である。
【００１３】この図１に示したＮ形チャネルＭＯＳトラ
ンジスタは、例えば、導電形がＰ形であるＰ形シリコン
基板１１上にゲート酸化膜２、多結晶シリコンからなる
ゲート電極１を上方に積層し、その積層物の表面を側壁
酸化膜３で被覆して外部から絶縁するとともに、ゲート
酸化膜２の両端にそれぞれソース６、ドレイン５を配し
て、ゲート電極１下（Ｐ形シリコン基板１１内）のドレ
イン５−ソース６間に形成されるチャネル領域にＰ形シ
リコン基板１１よりも反転を弱くする電界緩和領域４を
形成してなる構造を有している。この電界緩和領域４
は、シリコン基板１１と同一の導電形で、かつ不純物濃
度が基板１１よりも高濃度に設定してあり、ゲート電極
１にチャネルを形成する電圧が印加された際に、他のチ
ャネル形成領域よりも反転状態が弱くなる。
ンジスタは、例えば、導電形がＰ形であるＰ形シリコン
基板１１上にゲート酸化膜２、多結晶シリコンからなる
ゲート電極１を上方に積層し、その積層物の表面を側壁
酸化膜３で被覆して外部から絶縁するとともに、ゲート
酸化膜２の両端にそれぞれソース６、ドレイン５を配し
て、ゲート電極１下（Ｐ形シリコン基板１１内）のドレ
イン５−ソース６間に形成されるチャネル領域にＰ形シ
リコン基板１１よりも反転を弱くする電界緩和領域４を
形成してなる構造を有している。この電界緩和領域４
は、シリコン基板１１と同一の導電形で、かつ不純物濃
度が基板１１よりも高濃度に設定してあり、ゲート電極
１にチャネルを形成する電圧が印加された際に、他のチ
ャネル形成領域よりも反転状態が弱くなる。
【００１４】次に、上述したＮ形チャネルＭＯＳトラン
ジスタの製造方法について詳述する。図２〜図６は第１
の実施の形態によるＮ形チャネルＭＯＳトランジスタの
製造工程を説明する断面図であり、図７は図１に示した
Ｎ形チャネルＭＯＳトランジスタの上断面図である。ま
ず、一般のＮ形チャネルＭＯＳトランジスタの製造工程
に従い、Ｐ形シリコン基板１１が形成された後に、その
Ｐ形シリコン基板１１が熱酸化されその表面にはゲート
酸化膜２が形成され、一方、Ｐ形シリコン基板１１のフ
ィールド酸化によってＬＯＣＯＳ（Local Oxidation of
Silicon）酸化膜８，８が形成される（図２参照）。そ
のゲート酸化膜２上には、後にゲート電極１を形成する
ための多結晶シリコン（Doped PolySi）１０が堆積され
る（図３参照）。
ジスタの製造方法について詳述する。図２〜図６は第１
の実施の形態によるＮ形チャネルＭＯＳトランジスタの
製造工程を説明する断面図であり、図７は図１に示した
Ｎ形チャネルＭＯＳトランジスタの上断面図である。ま
ず、一般のＮ形チャネルＭＯＳトランジスタの製造工程
に従い、Ｐ形シリコン基板１１が形成された後に、その
Ｐ形シリコン基板１１が熱酸化されその表面にはゲート
酸化膜２が形成され、一方、Ｐ形シリコン基板１１のフ
ィールド酸化によってＬＯＣＯＳ（Local Oxidation of
Silicon）酸化膜８，８が形成される（図２参照）。そ
のゲート酸化膜２上には、後にゲート電極１を形成する
ための多結晶シリコン（Doped PolySi）１０が堆積され
る（図３参照）。
【００１５】次に、その堆積された多結晶シリコン１０
上には、フォトリソ工程でレジストによるマスク９が形
成され、そのマスク９の一部に開口部９ａが設けられ
る。その開口部９ａからは多結晶シリコン１０の一部が
露出される。この状態でマスク９上よりＢ（ボロン）イ
オンによるイオン注入が行われる。この場合、Ｂイオン
がマスク９中に設けた開口部９ａを通って多結晶シリコ
ン１０、ゲート酸化膜２を介してＰ形シリコン基板１１
に注入される。このＰ形シリコン基板１１では、Ｂイオ
ンの注入によってこの部分の不純物濃度が高濃度とな
り、ゲート電極１の印加に伴って形成されるチャネル領
域で高抵抗となる、すなわち反転を弱めるための電界緩
和領域４が形成される（図４参照）。
上には、フォトリソ工程でレジストによるマスク９が形
成され、そのマスク９の一部に開口部９ａが設けられ
る。その開口部９ａからは多結晶シリコン１０の一部が
露出される。この状態でマスク９上よりＢ（ボロン）イ
オンによるイオン注入が行われる。この場合、Ｂイオン
がマスク９中に設けた開口部９ａを通って多結晶シリコ
ン１０、ゲート酸化膜２を介してＰ形シリコン基板１１
に注入される。このＰ形シリコン基板１１では、Ｂイオ
ンの注入によってこの部分の不純物濃度が高濃度とな
り、ゲート電極１の印加に伴って形成されるチャネル領
域で高抵抗となる、すなわち反転を弱めるための電界緩
和領域４が形成される（図４参照）。
【００１６】この後、マスク９が剥離されると、従来通
りのトランジスタ製造方法に従って、ゲート電極１とな
る部分（多結晶シリコン１０）に対するフォトリソ工
程、エッチング工程、及び熱酸化工程が実施される。そ
の結果、ゲート酸化膜２及びゲート電極１よりなる積層
体を被覆するように熱酸化膜からなる側壁酸化膜３が形
成される（図５参照）。この状態で側壁酸化膜３及びゲ
ート酸化膜２上から再びＮ形イオン（例えばリン、ヒ素
イオン）によるイオン注入が行われ（図６）、図１に示
した如くトランジスタ構造が完成する。なお、図１に示
したトランジスタ構造は、上方から見ると、電界緩和領
域４、ドレイン５、ソース６、ＬＯＣＯＳ酸化膜８が図
７に示した如く配置関係となる。
りのトランジスタ製造方法に従って、ゲート電極１とな
る部分（多結晶シリコン１０）に対するフォトリソ工
程、エッチング工程、及び熱酸化工程が実施される。そ
の結果、ゲート酸化膜２及びゲート電極１よりなる積層
体を被覆するように熱酸化膜からなる側壁酸化膜３が形
成される（図５参照）。この状態で側壁酸化膜３及びゲ
ート酸化膜２上から再びＮ形イオン（例えばリン、ヒ素
イオン）によるイオン注入が行われ（図６）、図１に示
した如くトランジスタ構造が完成する。なお、図１に示
したトランジスタ構造は、上方から見ると、電界緩和領
域４、ドレイン５、ソース６、ＬＯＣＯＳ酸化膜８が図
７に示した如く配置関係となる。
【００１７】通常、ゲート電極１に電圧を加えてそのゲ
ート電極１下にチャネルと呼ばれる反転層が形成される
と、ドレイン５の電位が高くなり、ゲート電位に近づく
とドレイン５付近のチャネルの反転が他の部分に比べて
弱くなるので、ドレイン５付近は高い電界分布となる。
そこで、図１、図４〜図７に示したように、ドレイン５
−ソース６間のチャネル領域において電界緩和領域４を
ドレイン５には接触させず離間させてドレイン５近傍の
設定にすることで、ドレイン５付近の電界集中を緩和す
ることができる。
ート電極１下にチャネルと呼ばれる反転層が形成される
と、ドレイン５の電位が高くなり、ゲート電位に近づく
とドレイン５付近のチャネルの反転が他の部分に比べて
弱くなるので、ドレイン５付近は高い電界分布となる。
そこで、図１、図４〜図７に示したように、ドレイン５
−ソース６間のチャネル領域において電界緩和領域４を
ドレイン５には接触させず離間させてドレイン５近傍の
設定にすることで、ドレイン５付近の電界集中を緩和す
ることができる。
【００１８】このように、ゲート電極１下方のチャネル
領域の一部（例えばドレイン５寄り）に、チャネル形成
を妨げるシリコン基板１１と同一導電形の不純物として
例えばＢ（ボロン）イオンを注入することで、そのチャ
ネル領域の一部に、ゲート電極１への印加の際に、反転
が弱くなる、すなわち比較的抵抗が高くなる電界緩和領
域４を得ることができる。この電界緩和領域４はドレイ
ン５の電位が上がるに連れてさらに反転を弱めていく弱
反転層なので、その電界緩和領域４は高抵抗領域とな
り、その高抵抗による電圧降下を利用してドレイン５−
ソース６間のドレイン５付近の電界集中を緩和すること
ができる。また、ドレイン５の電位が低い場合には、弱
反転部分には十分なチャネルが形成され、一方、ドレイ
ン５の電位が高くなる程、高抵抗にならないようにチャ
ネル領域が変化するので、ドレイン５の電位に応じた抵
抗を形成することができる。
領域の一部（例えばドレイン５寄り）に、チャネル形成
を妨げるシリコン基板１１と同一導電形の不純物として
例えばＢ（ボロン）イオンを注入することで、そのチャ
ネル領域の一部に、ゲート電極１への印加の際に、反転
が弱くなる、すなわち比較的抵抗が高くなる電界緩和領
域４を得ることができる。この電界緩和領域４はドレイ
ン５の電位が上がるに連れてさらに反転を弱めていく弱
反転層なので、その電界緩和領域４は高抵抗領域とな
り、その高抵抗による電圧降下を利用してドレイン５−
ソース６間のドレイン５付近の電界集中を緩和すること
ができる。また、ドレイン５の電位が低い場合には、弱
反転部分には十分なチャネルが形成され、一方、ドレイ
ン５の電位が高くなる程、高抵抗にならないようにチャ
ネル領域が変化するので、ドレイン５の電位に応じた抵
抗を形成することができる。
【００１９】また、本実施の形態では、図２０に示した
ＬＤＤ構造のようにドレイン５及びソース６に隣接して
電界緩和領域７，７を設けずに、ドレイン５及びソース
６から離間したチャネル領域の任意の位置に電界緩和領
域４を設ける構造としたので、ゲート長を短く設定する
際に電界緩和領域４がその妨げになることはなく、よっ
て、素子当たりの面積を少なくして微細化を向上させる
ことが可能である。
ＬＤＤ構造のようにドレイン５及びソース６に隣接して
電界緩和領域７，７を設けずに、ドレイン５及びソース
６から離間したチャネル領域の任意の位置に電界緩和領
域４を設ける構造としたので、ゲート長を短く設定する
際に電界緩和領域４がその妨げになることはなく、よっ
て、素子当たりの面積を少なくして微細化を向上させる
ことが可能である。
【００２０】ここで、従来のＮ形チャネルＭＯＳトラン
ジスタ構造と本実施の形態によるＮ形チャネルＭＯＳト
ランジスタ構造との間の電界集中の差異について図８〜
図１１の横方向電界（計算値）を参照して説明する。図
８はＮ形チャネルＭＯＳトランジスタの一般的な構造に
おける電界強度（ｖ／ｃｍ）とゲート長を示す距離（μ
ｍ）との関係を示すグラフ図であり、図９はＮ形チャネ
ルＭＯＳトランジスタのＬＤＤ構造における電界強度
（ｖ／ｃｍ）とゲート長を示す距離（μｍ）との関係を
示すグラフ図であり、図１０は本実施の形態によるＮ形
チャネルＭＯＳトランジスタ構造における電界強度（ｖ
／ｃｍ）とゲート長を示す距離（μｍ）との関係を示す
グラフ図である。そして、図１１は図８、図９、図１０
に示した各グラフを合成したグラフ図である。なお、図
８〜図１１の例では、縦軸の電界の値は１０の５乗分の
１の値を示す。また、ドレイン５の電位を例えば５ｖ、
ゲート電位を例えば２．５ｖとして、いずれもゲート長
（例えば１．０μｍとする）、閾値をほぼ同じに設定す
る。但し、図９に示したＬＤＤ構造のグラフについて
は、ゲート長に対して電界緩和領域７，７間（図２０参
照）の距離を設定するので、これも比較上、一例として
１．０μｍとする。
ジスタ構造と本実施の形態によるＮ形チャネルＭＯＳト
ランジスタ構造との間の電界集中の差異について図８〜
図１１の横方向電界（計算値）を参照して説明する。図
８はＮ形チャネルＭＯＳトランジスタの一般的な構造に
おける電界強度（ｖ／ｃｍ）とゲート長を示す距離（μ
ｍ）との関係を示すグラフ図であり、図９はＮ形チャネ
ルＭＯＳトランジスタのＬＤＤ構造における電界強度
（ｖ／ｃｍ）とゲート長を示す距離（μｍ）との関係を
示すグラフ図であり、図１０は本実施の形態によるＮ形
チャネルＭＯＳトランジスタ構造における電界強度（ｖ
／ｃｍ）とゲート長を示す距離（μｍ）との関係を示す
グラフ図である。そして、図１１は図８、図９、図１０
に示した各グラフを合成したグラフ図である。なお、図
８〜図１１の例では、縦軸の電界の値は１０の５乗分の
１の値を示す。また、ドレイン５の電位を例えば５ｖ、
ゲート電位を例えば２．５ｖとして、いずれもゲート長
（例えば１．０μｍとする）、閾値をほぼ同じに設定す
る。但し、図９に示したＬＤＤ構造のグラフについて
は、ゲート長に対して電界緩和領域７，７間（図２０参
照）の距離を設定するので、これも比較上、一例として
１．０μｍとする。
【００２１】一般的なＮ形チャネルＭＯＳトランジスタ
では、図８に示したように、電界強度の曲線８０は、
０．０〜０．６μｍ付近までは緩い勾配となっている
が、０．６〜０．９μｍ間は電界集中を起こすピーク部
分で急な勾配となっている。また、ＬＤＤ構造のＮ形チ
ャネルＭＯＳトランジスタでは、図９に示したように、
電界強度の曲線９０は、図８に示したグラフよりも電界
集中を起こすピーク部分の勾配が緩やかとなり、そのピ
ーク値も下がっている（図１１参照）。
では、図８に示したように、電界強度の曲線８０は、
０．０〜０．６μｍ付近までは緩い勾配となっている
が、０．６〜０．９μｍ間は電界集中を起こすピーク部
分で急な勾配となっている。また、ＬＤＤ構造のＮ形チ
ャネルＭＯＳトランジスタでは、図９に示したように、
電界強度の曲線９０は、図８に示したグラフよりも電界
集中を起こすピーク部分の勾配が緩やかとなり、そのピ
ーク値も下がっている（図１１参照）。
【００２２】そして、本実施の形態によるＮ形チャネル
ＭＯＳトランジスタでは、図１０に示したように、電界
強度の曲線１００は、図８に示したグラフに比べると、
０．６μｍ付近に第１のピーク部分Ｐ１をもち、続く
０．８μｍ付近で図８に示したグラフのピーク部分より
も低い第２のピーク部分Ｐ２をもつ形となり（図１１参
照）、第１のピーク部分Ｐ１は電界緩和領域４に相当す
る。この第１のピーク部分Ｐ１の発生位置からも電界緩
和領域４はドレイン５付近に設定されることになる。
ＭＯＳトランジスタでは、図１０に示したように、電界
強度の曲線１００は、図８に示したグラフに比べると、
０．６μｍ付近に第１のピーク部分Ｐ１をもち、続く
０．８μｍ付近で図８に示したグラフのピーク部分より
も低い第２のピーク部分Ｐ２をもつ形となり（図１１参
照）、第１のピーク部分Ｐ１は電界緩和領域４に相当す
る。この第１のピーク部分Ｐ１の発生位置からも電界緩
和領域４はドレイン５付近に設定されることになる。
【００２３】従って、一般のＮ形チャネルＭＯＳトラン
ジスタ構造（不図示）に対して、ＬＤＤ構造（図２０参
照）及び本実施の形態による構造（図１参照）は、図１
１に示したように、いずれも電界強度のピーク値が減少
しており、これは電界を緩和していることを示すもので
ある。特に、図１０に示した本実施の形態による構造で
は、電界緩和領域４に対応する電界強度のピーク部分
（０．６μｍ付近）の面積が増すため、その増した面積
だけ他の部分の電界が減少するので、ドレイン５の端部
においてもピーク電界を下げることができる。
ジスタ構造（不図示）に対して、ＬＤＤ構造（図２０参
照）及び本実施の形態による構造（図１参照）は、図１
１に示したように、いずれも電界強度のピーク値が減少
しており、これは電界を緩和していることを示すもので
ある。特に、図１０に示した本実施の形態による構造で
は、電界緩和領域４に対応する電界強度のピーク部分
（０．６μｍ付近）の面積が増すため、その増した面積
だけ他の部分の電界が減少するので、ドレイン５の端部
においてもピーク電界を下げることができる。
【００２４】次に、第２の実施の形態について説明す
る。図１２は本発明に係る半導体装置の第２の実施の形
態を示す側断面図であり、同図に示した半導体装置は、
第１の実施の形態と同様にＮ形チャネルＭＯＳトランジ
スタの側断面構造である。この図１２に示したＮ形チャ
ネルＭＯＳトランジスタは、例えば、Ｐ形シリコン基板
１１上にゲート酸化膜２、ゲート電極１を上方に積層
し、ゲート電極１については一部切欠部１ａを設け、そ
の結果得られた積層物の表面を側壁酸化膜３で被覆して
外部から絶縁するとともに、ゲート酸化膜２の両端にそ
れぞれソース６、ドレイン５を配して、ゲート電極１下
方（Ｐ形シリコン基板１１内）のドレイン５−ソース６
間のチャネル領域の切欠部１ａ下に前記電界緩和領域４
と同様の機能をもつ電界緩和領域４１を得ようとする構
造を有している。
る。図１２は本発明に係る半導体装置の第２の実施の形
態を示す側断面図であり、同図に示した半導体装置は、
第１の実施の形態と同様にＮ形チャネルＭＯＳトランジ
スタの側断面構造である。この図１２に示したＮ形チャ
ネルＭＯＳトランジスタは、例えば、Ｐ形シリコン基板
１１上にゲート酸化膜２、ゲート電極１を上方に積層
し、ゲート電極１については一部切欠部１ａを設け、そ
の結果得られた積層物の表面を側壁酸化膜３で被覆して
外部から絶縁するとともに、ゲート酸化膜２の両端にそ
れぞれソース６、ドレイン５を配して、ゲート電極１下
方（Ｐ形シリコン基板１１内）のドレイン５−ソース６
間のチャネル領域の切欠部１ａ下に前記電界緩和領域４
と同様の機能をもつ電界緩和領域４１を得ようとする構
造を有している。
【００２５】次に、上述したＮ形チャネルＭＯＳトラン
ジスタの製造方法について詳述する。図１３及び図１４
は第２の実施の形態によるＮ形チャネルＭＯＳトランジ
スタの製造工程を説明する断面図である。この第２の実
施の形態でも、前述の第１の実施の形態と同様に、ま
ず、図３に示したゲート電極１を構成するための多結晶
シリコン１０を堆積させる工程までを実施する。
ジスタの製造方法について詳述する。図１３及び図１４
は第２の実施の形態によるＮ形チャネルＭＯＳトランジ
スタの製造工程を説明する断面図である。この第２の実
施の形態でも、前述の第１の実施の形態と同様に、ま
ず、図３に示したゲート電極１を構成するための多結晶
シリコン１０を堆積させる工程までを実施する。
【００２６】次に、その堆積された多結晶シリコン１０
上には、フォトリソ・エッチング工程、及び熱酸化工程
で、この場合にもチャネル領域において前述の電界緩和
領域４を設けた位置と同様の位置に切欠部１ａを配した
ゲート電極１が形成され、絶縁膜となる側壁酸化膜３が
形成される（図１３参照）。この状態で側壁酸化膜３及
びゲート酸化膜２上から再びＮ形イオンによるイオン注
入が行われ（図１４）、図１２に示した如くトランジス
タ構造が完成する。
上には、フォトリソ・エッチング工程、及び熱酸化工程
で、この場合にもチャネル領域において前述の電界緩和
領域４を設けた位置と同様の位置に切欠部１ａを配した
ゲート電極１が形成され、絶縁膜となる側壁酸化膜３が
形成される（図１３参照）。この状態で側壁酸化膜３及
びゲート酸化膜２上から再びＮ形イオンによるイオン注
入が行われ（図１４）、図１２に示した如くトランジス
タ構造が完成する。
【００２７】このように、ゲート電極１の少なくとも一
部に電界を発生しない切欠部１ａを設ければ、ゲート電
極１への印加の際に、その切欠部１ａ下方での電界が弱
くなる、すなわち反転が弱くなる電界緩和領域４１が前
述の電界緩和領域４と同様の位置に形成されるので、前
述の第１の実施の形態と同様の効果が得られる。次に、
第３の実施の形態について説明する。
部に電界を発生しない切欠部１ａを設ければ、ゲート電
極１への印加の際に、その切欠部１ａ下方での電界が弱
くなる、すなわち反転が弱くなる電界緩和領域４１が前
述の電界緩和領域４と同様の位置に形成されるので、前
述の第１の実施の形態と同様の効果が得られる。次に、
第３の実施の形態について説明する。
【００２８】図１５は本発明に係る半導体装置の第３の
実施の形態を示す側断面図であり、同図に示した半導体
装置は、第１、第２の各実施の形態と同様にＮ形チャネ
ルＭＯＳトランジスタの側断面構造である。この図１５
に示したＮ形チャネルＭＯＳトランジスタは、例えば、
Ｐ形シリコン基板１１上にゲート酸化膜２、ゲート電極
１を上方に積層し、ゲート酸化膜２については一部ゲー
ト電極１側（上方）に隆起した突出部２ａを設けて他よ
りも膜厚をもたせ、その結果得られた積層物の表面を側
壁酸化膜３で被覆して外部から絶縁するとともに、ゲー
ト酸化膜２の両端にそれぞれソース６、ドレイン５を配
して、ゲート電極１下方（Ｐ形シリコン基板１１内）の
ドレイン５−ソース６間のチャネル領域の突出部２ａ下
に前記電界緩和領域４と同様の機能をもつ電界緩和領域
４２を得ようとする構造を有している。
実施の形態を示す側断面図であり、同図に示した半導体
装置は、第１、第２の各実施の形態と同様にＮ形チャネ
ルＭＯＳトランジスタの側断面構造である。この図１５
に示したＮ形チャネルＭＯＳトランジスタは、例えば、
Ｐ形シリコン基板１１上にゲート酸化膜２、ゲート電極
１を上方に積層し、ゲート酸化膜２については一部ゲー
ト電極１側（上方）に隆起した突出部２ａを設けて他よ
りも膜厚をもたせ、その結果得られた積層物の表面を側
壁酸化膜３で被覆して外部から絶縁するとともに、ゲー
ト酸化膜２の両端にそれぞれソース６、ドレイン５を配
して、ゲート電極１下方（Ｐ形シリコン基板１１内）の
ドレイン５−ソース６間のチャネル領域の突出部２ａ下
に前記電界緩和領域４と同様の機能をもつ電界緩和領域
４２を得ようとする構造を有している。
【００２９】次に、上述したＮ形チャネルＭＯＳトラン
ジスタの製造方法について詳述する。図１６〜図１９は
第３の実施の形態によるＮ形チャネルＭＯＳトランジス
タの製造工程を説明する断面図である。この第３の実施
の形態では、前述の第１の実施の形態と同様に、まず、
Ｐ形シリコン基板１１に選択酸化によってＬＯＣＯＳ酸
化膜８，８が形成され、その後、熱酸化により薄い酸化
膜が形成される（図１６参照）。この後、第１の実施の
形態における電界緩和領域４もしくは第２の実施の形態
における電界緩和領域を得る切欠部１ａを配した位置
（チャネル領域の横方向での距離）と同様の位置に、エ
ッチング工程でゲート酸化膜２の一部が形成される（図
１７参照）。
ジスタの製造方法について詳述する。図１６〜図１９は
第３の実施の形態によるＮ形チャネルＭＯＳトランジス
タの製造工程を説明する断面図である。この第３の実施
の形態では、前述の第１の実施の形態と同様に、まず、
Ｐ形シリコン基板１１に選択酸化によってＬＯＣＯＳ酸
化膜８，８が形成され、その後、熱酸化により薄い酸化
膜が形成される（図１６参照）。この後、第１の実施の
形態における電界緩和領域４もしくは第２の実施の形態
における電界緩和領域を得る切欠部１ａを配した位置
（チャネル領域の横方向での距離）と同様の位置に、エ
ッチング工程でゲート酸化膜２の一部が形成される（図
１７参照）。
【００３０】次に、Ｐ形シリコン基板１１の２回目の熱
酸化により再びゲート酸化膜２が形成されるが、その
際、図１７に示した工程で既にゲート酸化膜２の一部が
所定の厚みをもって形成されているので、この２回目の
熱酸化により設けられたゲート酸化膜２が加算されるこ
とになる。その結果、図１８に示したように、１回目の
熱酸化で形成したゲート酸化膜２の部分に他の部分より
も隆起して厚みを呈した突出部２ａが形成される。
酸化により再びゲート酸化膜２が形成されるが、その
際、図１７に示した工程で既にゲート酸化膜２の一部が
所定の厚みをもって形成されているので、この２回目の
熱酸化により設けられたゲート酸化膜２が加算されるこ
とになる。その結果、図１８に示したように、１回目の
熱酸化で形成したゲート酸化膜２の部分に他の部分より
も隆起して厚みを呈した突出部２ａが形成される。
【００３１】以降は、前述の第１の実施の形態と同様
に、多結晶シリコン１０を堆積させ、ゲート電極１を形
成してから、絶縁膜となる側壁酸化膜３を形成する工程
を踏む。この状態で側壁酸化膜３及びゲート酸化膜２上
から再びＮ形イオンによるイオン注入が行われ（図１
９）、図１５に示した如くトランジスタ構造が完成す
る。このように、ゲート酸化膜２に少なくとも一部に他
よりも膜厚のある突出部２ａを設ければ、ゲート電極１
への印加の際に、その突出部２ａ下方での電界が弱くな
る、すなわち反転が弱くなる電界緩和領域４２が前述の
電界緩和領域４と同様の位置に形成されるので、前述の
第１、第２の各実施の形態と同様の効果が得られる。
に、多結晶シリコン１０を堆積させ、ゲート電極１を形
成してから、絶縁膜となる側壁酸化膜３を形成する工程
を踏む。この状態で側壁酸化膜３及びゲート酸化膜２上
から再びＮ形イオンによるイオン注入が行われ（図１
９）、図１５に示した如くトランジスタ構造が完成す
る。このように、ゲート酸化膜２に少なくとも一部に他
よりも膜厚のある突出部２ａを設ければ、ゲート電極１
への印加の際に、その突出部２ａ下方での電界が弱くな
る、すなわち反転が弱くなる電界緩和領域４２が前述の
電界緩和領域４と同様の位置に形成されるので、前述の
第１、第２の各実施の形態と同様の効果が得られる。
【００３２】また、本工程を採用することにより、容易
に、ゲート酸化膜の一部を厚くした電界緩和領域４２を
形成することができる。さて、上述した第１、第２、第
３の実施の形態では、Ｎ形チャネルＭＯＳトランジスタ
を例に挙げて説明していたが、本発明はＰ形チャネルＭ
ＯＳトランジスタにも適用可能である。このＰ形チャネ
ルトランジスタでは、例えばサブミクロン程度の微細Ｍ
ＯＳトランジスタからホットキャリア劣化が問題となる
ので、Ｎ形チャネルＭＯＳトランジスタの場合と同様に
チャネル領域に弱反転層に相当する電界緩和領域を設け
ることで、そのホットキャリア劣化を防止することがで
きる。
に、ゲート酸化膜の一部を厚くした電界緩和領域４２を
形成することができる。さて、上述した第１、第２、第
３の実施の形態では、Ｎ形チャネルＭＯＳトランジスタ
を例に挙げて説明していたが、本発明はＰ形チャネルＭ
ＯＳトランジスタにも適用可能である。このＰ形チャネ
ルトランジスタでは、例えばサブミクロン程度の微細Ｍ
ＯＳトランジスタからホットキャリア劣化が問題となる
ので、Ｎ形チャネルＭＯＳトランジスタの場合と同様に
チャネル領域に弱反転層に相当する電界緩和領域を設け
ることで、そのホットキャリア劣化を防止することがで
きる。
【図１】本発明に係る半導体装置の第１の実施の形態を
示す側断面図である。
示す側断面図である。
【図２】第１実施形態のＭＯＳトランジスタの製造工程
を説明する断面図である。
を説明する断面図である。
【図３】第１実施形態のＭＯＳトランジスタの製造工程
を説明する断面図である。
を説明する断面図である。
【図４】第１実施形態のＭＯＳトランジスタの製造工程
を説明する断面図である。
を説明する断面図である。
【図５】第１実施形態のＭＯＳトランジスタの製造工程
を説明する断面図である。
を説明する断面図である。
【図６】第１実施形態のＭＯＳトランジスタの製造工程
を説明する断面図である。
を説明する断面図である。
【図７】本発明に係る半導体装置の第１の実施の形態を
示す上面図である。
示す上面図である。
【図８】ＭＯＳトランジスタのチャネル領域における電
界強度を示すグラフである。
界強度を示すグラフである。
【図９】ＬＤＤ構造のＭＯＳトランジスタのチャネル領
域の電界強度を示すグラフである。
域の電界強度を示すグラフである。
【図１０】第１実施形態のＭＯＳトランジスタのチャネ
ル領域における電界強度を示すグラフである。
ル領域における電界強度を示すグラフである。
【図１１】図８、図９、図１０に示した各グラフを合成
したグラフである。
したグラフである。
【図１２】本発明に係る半導体装置の第２実施形態を示
す断面図である。
す断面図である。
【図１３】第２実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図１４】第２実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図１５】本発明に係る半導体装置の第３の実施の形態
を示す断面図である。
を示す断面図である。
【図１６】第３実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図１７】第３実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図１８】第３実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図１９】第３実施形態のＭＯＳトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図２０】ＬＤＤ構造のＭＯＳトランジスタの断面図で
ある。
ある。
【符号の説明】 １ ゲート電極 １ａ 切欠部 ２ ゲート酸化膜 ２ａ 突出部 ３ 側壁酸化膜 ４ 電界緩和領域 ５ ドレイン ６ ソース ８ ＬＯＣＯＳ酸化膜 １１ Ｐ形シリコン基板 ４１，４２ 電界緩和領域
Claims (4)
- 【請求項１】 ゲート電極下方の半導体基板中のソース
−ドレイン間で前記半導体基板の導電形を反転させてチ
ャネルを形成する半導体装置において、 前記チャネルを形成する領域のうち、前記ソース及びド
レインのいずれからも離間した領域に、前記ゲート電極
に前記チャネルを形成する電圧が印加された際に、他の
領域よりも反転状態が弱く高抵抗となる電界緩和領域を
設けたことを特徴とする半導体装置。 - 【請求項２】 前記電界緩和領域は、前記チャネルを形
成する領域で、前記ソース及びドレインの中で、他の前
記チャネルを形成する領域よりもその不純物濃度が高濃
度であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 ゲート電極下方の半導体基板中のソース
−ドレイン間で前記半導体基板の導電形を反転させてチ
ャネルを形成する半導体装置において、 前記ソース−ドレイン方向の、前記チャネルを形成する
前記半導体基板の領域の前記ソース及び前記ドレインの
いずれからも離間した領域上で、前記ゲート電極の少な
くとも一部に切欠部を設けたことを特徴とする半導体装
置。 - 【請求項４】 ゲート酸化膜上に積層されたゲート電極
下方の半導体基板中のソース−ドレイン間で前記半導体
基板の導電形を反転させてチャネルを形成する半導体装
置において、 前記ソース−ドレイン方向の、前記チャネルを形成する
前記半導体基板の領域の前記ソース及び前記ドレインの
いずれからも離間した領域上で、前記ゲート酸化膜の少
なくとも一部に他よりも膜厚を有するように突出部を設
けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120076A JPH09307102A (ja) | 1996-05-15 | 1996-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120076A JPH09307102A (ja) | 1996-05-15 | 1996-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307102A true JPH09307102A (ja) | 1997-11-28 |
Family
ID=14777315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120076A Withdrawn JPH09307102A (ja) | 1996-05-15 | 1996-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307102A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008502148A (ja) * | 2004-06-04 | 2008-01-24 | マイクロン テクノロジー， インク． | ゲート型電界効果デバイス及びその製法 |
-
1996
- 1996-05-15 JP JP8120076A patent/JPH09307102A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008502148A (ja) * | 2004-06-04 | 2008-01-24 | マイクロン テクノロジー， インク． | ゲート型電界効果デバイス及びその製法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |