JPH0656855B2 - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPH0656855B2 JPH0656855B2 JP60097304A JP9730485A JPH0656855B2 JP H0656855 B2 JPH0656855 B2 JP H0656855B2 JP 60097304 A JP60097304 A JP 60097304A JP 9730485 A JP9730485 A JP 9730485A JP H0656855 B2 JPH0656855 B2 JP H0656855B2
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- Japan
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- insulated gate
- impurity concentration
- field effect
- conductive layer
- effect transistor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は絶縁ゲート型電界効果トランジスタに係り、特
にドレイン領域内のゲート電極近傍に低不純物濃度層を
持つトランジスタ構造に関する。
にドレイン領域内のゲート電極近傍に低不純物濃度層を
持つトランジスタ構造に関する。
近年の半導体集積回路の高集積化、素子の微細化は目覚
ましいものがある。絶縁ゲート型電界効果トランジスタ
（以下、単にＭＯＳトランジスタと略称する）を用いた
集積回路では特に素子の微細化が進み、このため、素子
内部の電界強度が非常に大きいものとなっている。この
様なＭＯＳトランジスタにおいては、チャネルでのキャ
リアは強電界により加速され、これによりドレイン領域
近傍で高エネルギー・キャリアが生成され、これがゲー
ト絶縁膜中に捕獲されるとしきい値電圧や相互コンダク
タンスが変化してしまう。これは、ホット・キャリヤ効
果と呼ばれている、この効果により、素子特性、引いて
はこの様な素子を用いた集積回路の特性が著しく損われ
る。
ましいものがある。絶縁ゲート型電界効果トランジスタ
（以下、単にＭＯＳトランジスタと略称する）を用いた
集積回路では特に素子の微細化が進み、このため、素子
内部の電界強度が非常に大きいものとなっている。この
様なＭＯＳトランジスタにおいては、チャネルでのキャ
リアは強電界により加速され、これによりドレイン領域
近傍で高エネルギー・キャリアが生成され、これがゲー
ト絶縁膜中に捕獲されるとしきい値電圧や相互コンダク
タンスが変化してしまう。これは、ホット・キャリヤ効
果と呼ばれている、この効果により、素子特性、引いて
はこの様な素子を用いた集積回路の特性が著しく損われ
る。
このホット・キャリア効果に対する対策として、ドレイ
ン領域のゲート電極近傍に低不純物濃度層を設けるトラ
ンジスタ構造が提案されている。その一つとして、いわ
ゆるＬＤＤ（Ｌightly Ｄoped Ｄrain）構造がある。
このＬＤＤ構造を用いると、ドレイン領域端部の低不純
物濃度層の存在により、ドレイン領域近傍の強電界が緩
和され、この結果ホット・キャリアの生成が抑制され
る。
ン領域のゲート電極近傍に低不純物濃度層を設けるトラ
ンジスタ構造が提案されている。その一つとして、いわ
ゆるＬＤＤ（Ｌightly Ｄoped Ｄrain）構造がある。
このＬＤＤ構造を用いると、ドレイン領域端部の低不純
物濃度層の存在により、ドレイン領域近傍の強電界が緩
和され、この結果ホット・キャリアの生成が抑制され
る。
しかしこのＬＤＤ構造のＭＯＳトランジスタは、ホット
・キャリア効果の抑制によりしきい値電圧の変化をある
程度小さくすることはできるが、相互コンダクタンスの
変化量を抑制する効果が余り認められない。これは、ド
レイン近傍で発生したホット・キャリアがゲート電極側
壁部の絶縁膜中に捕獲されると、その静電気力によりチ
ャネル電流が基板下法に押しやられて、実効的な直列抵
抗が大きくなるためである。
・キャリア効果の抑制によりしきい値電圧の変化をある
程度小さくすることはできるが、相互コンダクタンスの
変化量を抑制する効果が余り認められない。これは、ド
レイン近傍で発生したホット・キャリアがゲート電極側
壁部の絶縁膜中に捕獲されると、その静電気力によりチ
ャネル電流が基板下法に押しやられて、実効的な直列抵
抗が大きくなるためである。
本発明は上記した点に鑑みなされたもので、ホット・キ
ャリア効果による相互コンダクタンスの低下を抑制でき
るようにした高信頼性のＭＯＳトランジスタを提供する
ことを目的とする。
ャリア効果による相互コンダクタンスの低下を抑制でき
るようにした高信頼性のＭＯＳトランジスタを提供する
ことを目的とする。
本発明にかかるＭＯＳトランジスタは、ドレイン領域の
ゲート電極近傍に低不純物濃度層を有する絶縁ゲート型
電界効果トランジスタにおいて、前記低不純物濃度層か
らその外側の前記ドレイン領域にまたがる領域上の前記
ゲート電極近傍の絶縁膜内に、ホット・キャリア効果に
より前記絶縁膜中に注入される電荷を拡散させる導電層
を設けたことを特徴とする。
ゲート電極近傍に低不純物濃度層を有する絶縁ゲート型
電界効果トランジスタにおいて、前記低不純物濃度層か
らその外側の前記ドレイン領域にまたがる領域上の前記
ゲート電極近傍の絶縁膜内に、ホット・キャリア効果に
より前記絶縁膜中に注入される電荷を拡散させる導電層
を設けたことを特徴とする。
本発明によるＭＯＳトランジスタでは、少なくともドレ
イン領域のゲート電極近傍にある低不純物濃度層上に低
抵抗の導電層を設けたことにより、ホット・キャリア効
果による注入電荷がゲート電極近傍に局在するのが防止
され、しきい値の変化が小さくなると共に、相互コンダ
クタンスの低下が抑制される。
イン領域のゲート電極近傍にある低不純物濃度層上に低
抵抗の導電層を設けたことにより、ホット・キャリア効
果による注入電荷がゲート電極近傍に局在するのが防止
され、しきい値の変化が小さくなると共に、相互コンダ
クタンスの低下が抑制される。
以下本発明の実施例を説明する。
第１図は一実施例のＬＤＤ構造ＭＯＳトランジスタであ
る。１１はｐ型Ｓｉ基板であり、この基板上にゲート絶
縁膜１２を介して多結晶シリコン膜によるゲート電極１
３が形成されている。ソース，ドレイン領域は、ゲート
電極１３をマスクとして浅く拡散形成された低不純物濃
度層であるｎ−型層１４，１５と、ゲート電極１３の側
壁に残した絶縁膜１９をマスクとして拡散形成された高
不純物濃度のｎ＋型層１６，１７とにより構成されてい
る。
る。１１はｐ型Ｓｉ基板であり、この基板上にゲート絶
縁膜１２を介して多結晶シリコン膜によるゲート電極１
３が形成されている。ソース，ドレイン領域は、ゲート
電極１３をマスクとして浅く拡散形成された低不純物濃
度層であるｎ−型層１４，１５と、ゲート電極１３の側
壁に残した絶縁膜１９をマスクとして拡散形成された高
不純物濃度のｎ＋型層１６，１７とにより構成されてい
る。
このようなＬＤＤ構造において本実施例では、少なくと
もドレイン側のｎ−型層１５表面からｎ＋型層１７表面
に渡って連続的に、これらに接して導電層１８を設けて
いる。この導電層１８はｎ−型層１４，１５より低抵抗
の層、例えばタングステン（Ｗ）膜である。
もドレイン側のｎ−型層１５表面からｎ＋型層１７表面
に渡って連続的に、これらに接して導電層１８を設けて
いる。この導電層１８はｎ−型層１４，１５より低抵抗
の層、例えばタングステン（Ｗ）膜である。
第２図（ａ）〜（ｅ）はこの様な構造を得るための製造
工程例である。ｐ型Ｓｉ基板１１に、周知の工程に従っ
て熱酸化によるゲート酸化膜１２を介して多結晶シリコ
ン膜によるゲート電極１３を形成し、ゲート電極１３を
マスクとしてイオン注入を行なってゲート電極１３に自
己整合された浅いｎ−型層１４，１５を形成する
（（ａ））。次に選択ＣＶＤ法により導電層１８を形成
する（（ｂ））。この導電層１８は、この実施例ではＷ
膜である。ＣＶＤによるＷ膜はその条件により選択的に
Ｓｉ表面に成長し、絶縁膜上には成長しない。従って図
示のようにソース，ドレイン領域上のＷ膜とゲート電極
１３表面のＷ膜とは自動的に分離される。この後全面に
ＣＶＤ法によりシリコン酸化膜１９を堆積する
（（ｃ））。そしてＲＩＥなどの異方性エッチング法に
よりシリコン酸化膜１９とＷ膜１８の積層膜を全面エッ
チングし、これをゲート電極１３の側壁部にのみ残す
（（ｄ））。この後、ゲート電極１３とその側壁のシリ
コン酸化膜１９をマスクとしてイオン注入を行なってソ
ース，ドレイン領域に高不純物濃度のｎ＋型層１６，１
７を形成する（（ｅ））。
工程例である。ｐ型Ｓｉ基板１１に、周知の工程に従っ
て熱酸化によるゲート酸化膜１２を介して多結晶シリコ
ン膜によるゲート電極１３を形成し、ゲート電極１３を
マスクとしてイオン注入を行なってゲート電極１３に自
己整合された浅いｎ−型層１４，１５を形成する
（（ａ））。次に選択ＣＶＤ法により導電層１８を形成
する（（ｂ））。この導電層１８は、この実施例ではＷ
膜である。ＣＶＤによるＷ膜はその条件により選択的に
Ｓｉ表面に成長し、絶縁膜上には成長しない。従って図
示のようにソース，ドレイン領域上のＷ膜とゲート電極
１３表面のＷ膜とは自動的に分離される。この後全面に
ＣＶＤ法によりシリコン酸化膜１９を堆積する
（（ｃ））。そしてＲＩＥなどの異方性エッチング法に
よりシリコン酸化膜１９とＷ膜１８の積層膜を全面エッ
チングし、これをゲート電極１３の側壁部にのみ残す
（（ｄ））。この後、ゲート電極１３とその側壁のシリ
コン酸化膜１９をマスクとしてイオン注入を行なってソ
ース，ドレイン領域に高不純物濃度のｎ＋型層１６，１
７を形成する（（ｅ））。
この製造工程によれば、ドレイン側だけでなく、ソース
側にも対照的に導電層１８が形成される。ソース側では
高電界がかからないので、ソース側の導電層は本質的に
は無用であるが、このように両方に導電層を設けておけ
ば、集積回路内でいずれをソース，ドレインとして用い
る場合にも有効である、という利点がある。
側にも対照的に導電層１８が形成される。ソース側では
高電界がかからないので、ソース側の導電層は本質的に
は無用であるが、このように両方に導電層を設けておけ
ば、集積回路内でいずれをソース，ドレインとして用い
る場合にも有効である、という利点がある。
この実施例のＭＯＳトランジスタでは、ドレイン側のｎ
−型層１５上に設けた導電層１８により、ホット・エレ
クトロン効果によりゲート電極１３近傍の絶縁膜中に捕
獲される電荷がそこに止まることなく、拡散してｎ＋型
層１７に逃がされる。したがって相互コンダクタンスの
低下が抑制され、微細化した場合の信頼性向上が図られ
る。
−型層１５上に設けた導電層１８により、ホット・エレ
クトロン効果によりゲート電極１３近傍の絶縁膜中に捕
獲される電荷がそこに止まることなく、拡散してｎ＋型
層１７に逃がされる。したがって相互コンダクタンスの
低下が抑制され、微細化した場合の信頼性向上が図られ
る。
第３図は本発明の別の実施例のＬＤＤ構造ＭＯＳトラン
ジスタである。基本的な構造は第１図のものと同じであ
り、従って第１図と対応する部分には第１図と同じ符号
を付してある。第１図のものと異なる点は、第１図では
導電層１８がｎ−型層表面に接して形成されているのに
対して、この実施例では薄い絶縁膜２０を介して導電層
１８が形成されていることである。
ジスタである。基本的な構造は第１図のものと同じであ
り、従って第１図と対応する部分には第１図と同じ符号
を付してある。第１図のものと異なる点は、第１図では
導電層１８がｎ−型層表面に接して形成されているのに
対して、この実施例では薄い絶縁膜２０を介して導電層
１８が形成されていることである。
第４図（ａ）〜（ｅ）はこのＭＯＳトランジスタの製造
工程例である。この製造工程も基本的に先の実施例の第
２図（ａ）〜（ｅ）と同じであり、従って第２図（ａ）
〜（ｅ）と対応する部分にはこれと同じ符号を付して詳
細な説明は省略する。先の製造工程と異なる点は、第４
図（ｂ）において導電層１８を形成する前に薄い絶縁膜
として予め熱酸化等によるシリコン酸化膜２０を形成し
ていることである。また絶縁膜上には選択ＣＶＤによる
Ｗ膜を形成することはできないので、蒸着法またはスパ
ッタ法によりＷ膜等の導電層を形成する。
工程例である。この製造工程も基本的に先の実施例の第
２図（ａ）〜（ｅ）と同じであり、従って第２図（ａ）
〜（ｅ）と対応する部分にはこれと同じ符号を付して詳
細な説明は省略する。先の製造工程と異なる点は、第４
図（ｂ）において導電層１８を形成する前に薄い絶縁膜
として予め熱酸化等によるシリコン酸化膜２０を形成し
ていることである。また絶縁膜上には選択ＣＶＤによる
Ｗ膜を形成することはできないので、蒸着法またはスパ
ッタ法によりＷ膜等の導電層を形成する。
この実施例によっても、導電層１８の存在により、ホッ
ト・キャリア効果により絶縁膜中に注入される電荷が局
在することなく分散されるため、先の実施例と同様の効
果が得られる。
ト・キャリア効果により絶縁膜中に注入される電荷が局
在することなく分散されるため、先の実施例と同様の効
果が得られる。
本発明は上記した実施例に限られない。例えば導電層と
してＷ膜の他、ｎ−型層より低抵抗の他の金属膜等を用
いることができる。
してＷ膜の他、ｎ−型層より低抵抗の他の金属膜等を用
いることができる。
また実施例ではＬＤＤ構造の場合を説明したが、ドレイ
ン近傍に低不純物濃度層を有する他の構造例えば ＧＤ
Ｄ（Ｇraded and Ｄiffused Ｄrain）構造のＭＯＳ
トランジスタ等にも同様に本発明を適用することができ
る。また本発明は、ゲート電極近傍の低不純物濃度層が
その外側の高不純物濃度層より浅い場合に限られない。
ン近傍に低不純物濃度層を有する他の構造例えば ＧＤ
Ｄ（Ｇraded and Ｄiffused Ｄrain）構造のＭＯＳ
トランジスタ等にも同様に本発明を適用することができ
る。また本発明は、ゲート電極近傍の低不純物濃度層が
その外側の高不純物濃度層より浅い場合に限られない。
第１図は本発明の一実施例のＭＯＳトランジスタを示す
図、第２図（ａ）〜（ｅ）はその製造工程例を示す図、
第３図は他の実施例のＭＯＳトランジスタを示す図、第
４図（ａ）〜（ｅ）はその製造工程例を示す図である。 １１……ｐ型Ｓｉ基板、１２……ゲート絶縁膜、１３…
…ゲート電極、１４，１５……ｎ−型層（低不純物濃度
層）、１６，１７……ｎ＋型層（高不純物濃度層）、１
８……導電層（タングステン膜）、１９，２０……シリ
コン酸化膜。
図、第２図（ａ）〜（ｅ）はその製造工程例を示す図、
第３図は他の実施例のＭＯＳトランジスタを示す図、第
４図（ａ）〜（ｅ）はその製造工程例を示す図である。 １１……ｐ型Ｓｉ基板、１２……ゲート絶縁膜、１３…
…ゲート電極、１４，１５……ｎ−型層（低不純物濃度
層）、１６，１７……ｎ＋型層（高不純物濃度層）、１
８……導電層（タングステン膜）、１９，２０……シリ
コン酸化膜。
Claims (6)
- 【請求項１】ドレイン領域のゲート電極近傍に低不純物
濃度層を有する絶縁ゲート型電界効果トランジスタにお
いて、前記低不純物濃度層からその外側の前記ドレイン
領域にまたがる領域上の前記ゲート電極近傍の絶縁膜内
に、ホット・キャリア効果により前記絶縁膜中に注入さ
れる電荷を拡散させる導電層を設けたことを特徴とする
絶縁ゲート型電界効果トランジスタ。 - 【請求項２】前記導電層は前記低不純物濃度層より低抵
抗でかつ前記低不純物濃度層表面に接して設けられてい
る特許請求の範囲第１項記載の絶縁ゲート型効果トラン
ジスタ。 - 【請求項３】前記導電層は前記低不純物濃度層より低抵
抗でかつ前記低不純物濃度層表面に薄い絶縁膜を介して
設けられている特許請求の範囲第１項記載の絶縁ゲート
型電界効果トランジスタ。 - 【請求項４】前記導電層は選択ＣＶＤによる金属膜であ
る特許請求の範囲第２項記載の絶縁ゲート型電界効果ト
ランジスタ。 - 【請求項５】前記導電層は蒸着法またはスパッタ法によ
り形成された金属膜である特許請求の範囲第３項記載の
絶縁ゲート型電界効果トランジスタ。 - 【請求項６】前記導電層はタングステンからなることを
特徴とする特許請求の範囲第１項乃至第５項のいずれか
に記載の絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097304A JPH0656855B2 (ja) | 1985-05-08 | 1985-05-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097304A JPH0656855B2 (ja) | 1985-05-08 | 1985-05-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255069A JPS61255069A (ja) | 1986-11-12 |
| JPH0656855B2 true JPH0656855B2 (ja) | 1994-07-27 |
Family
ID=14188745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097304A Expired - Fee Related JPH0656855B2 (ja) | 1985-05-08 | 1985-05-08 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656855B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834310B2 (ja) * | 1987-03-26 | 1996-03-29 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JPH01179364A (ja) * | 1987-12-29 | 1989-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型トランジスタ及びその製法 |
| JP2537940B2 (ja) * | 1988-01-08 | 1996-09-25 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US5281841A (en) * | 1990-04-06 | 1994-01-25 | U.S. Philips Corporation | ESD protection element for CMOS integrated circuit |
| JP2657588B2 (ja) * | 1991-01-11 | 1997-09-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5235203A (en) * | 1991-06-27 | 1993-08-10 | Motorola, Inc. | Insulated gate field effect transistor having vertically layered elevated source/drain structure |
| JPH1079506A (ja) * | 1996-02-07 | 1998-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136975A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS61214474A (ja) * | 1985-03-19 | 1986-09-24 | Sony Corp | 電界効果型トランジスタ |
-
1985
- 1985-05-08 JP JP60097304A patent/JPH0656855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255069A (ja) | 1986-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |