JPH09307418A

JPH09307418A - 半導体集積回路

Info

Publication number: JPH09307418A
Application number: JP8115840A
Authority: JP
Inventors: Masakatsu Owada; 政勝大和田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】動作の高速化、電力消費の低減及び雑音特性
の改善等を可能にした入力インバータを有する半導体集
積回路を提供する。【解決手段】相補型ＭＯＳトランジスタで構成される
入力インバータ回路Ｑ１１〜Ｑ１４の電源電圧として、
半導体集積回路の入力論理ハイレベルの最小規格値の電
圧ＶＯに、閾値電圧発生回路２８で発生したＰチャネル
型ＭＯＳトランジスタＱ１１の閾値電圧ＶＴＰを加えた
電圧とする。入力信号がハイレベルの時にトランジスタ
の特性のバラツキに関係なくＰチャネル型ＭＯＳトラン
ジスタ１１をオフに近い状態に適正且つ安定に維持でき
るため、動作の高速化、貫通電流の削減による電力消費
の低減及び雑音特性の改善が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に関し、特に、低電源電圧対応の入力バッファ回路とし
て好適なインバータ回路を有する半導体集積回路に関す
る。

【０００２】

【従来の技術】半導体集積回路の初段回路には、外部信
号を入力する相補型ＭＯＳトランジスタにより構成され
たインバータ回路をバッファ回路として使用しており、
入力論理レベルに応じ該インバータ回路の論理閾値によ
り外部入力信号を集積回路内に取り込むように構成され
ている。そして、低電源電圧対応の半導体集積回路にお
けるインバータ回路を用いたバッファ回路では、入力信
号の論理レベルの各規格値が低く且つ電圧幅は狭い。更
に、インバータ回路の論理閾値は、回路を構成するＰチ
ャネル型及びＮチャネル型のそれぞれのトランジスタ自
体の閾値と電源電圧との影響を大きく受けることから、
これらトランジスタ素子の特性のバラツキや電源電圧の
変動等に対してインバータ回路の動作の最適化のための
回路設計が極めて重要となる。

【０００３】例えば、６４ＭＤＲＡＭにおけるワード線
の選択信号ＲＡＳＢ等の入力バッファ回路においては、
前記ＤＲＡＭの外部電源電圧Ｖｃｃは、Ｖｃｃ＝３．３
±０．３Ｖと低電圧であり、また、前記選択信号ＲＡＳ
Ｂの入力電圧規格は、入力信号のハイレベル信号の最小
値ＶＩＨｍｉｎ及びローレベル信号の最大値ＶＩＬｍａ
ｘはそれぞれ２．０Ｖ及び０．８Ｖ（ＬＶＴＴＬレベ
ル）である。このような集積回路に用いるインバータ回
路では電源電圧の変動並びに素子の特性のバラツキによ
る貫通電流やハイレベル入力電圧ＶＩＨ及びローレベル
入力電圧ＶＩＬのノイズマージンの悪化等の影響を抑制
し、且つ高速動作を可能にすることが要請される。

【０００４】図４に、半導体メモリ等の半導体集積回路
の入力バッファ回路におけるインバータ回路の基本的構
成を示す。

【０００５】同図において、選択信号（ＲＡＳＢ）等の
入力信号の入力端子１は、半導体集積回路の外部入力端
子であり、Ｐチャネル型トランジスタＱ１及びＮチャネ
ル型トランジスタＱ２はそれぞれのソース端子を電源Ｖ
ｃｃ及び基準電位に接続されドイレンは出力端子２に共
通に接続されインバータ回路を構成する。また、出力端
子２は同様に構成された次段のＰチャネル型トランジス
タＱ３及びＮチャネル型トランジスタＱ４でなるインバ
ータ回路の入力端子に接続され、両インバータの出力端
子２，３から、半導体集積回路内の選択信号（ＲＡＳＢ
ｉ）として所望の半導体内部回路に供給される。

【０００６】同図の各インバータ回路は、入力端子の論
理レベルに対しその出力端子に前記論理レベルを反転し
た論理レベルを出力する。前記インバータ回路は、半導
体集積回路の外部電源電圧Ｖｃｃが供給されるが、論理
閾値は外部電源電圧Ｖｃｃの依存性を有しているため、
外部電源電圧が変動するとハイレベル入力電圧ＶＩＨ及
びローレベル入力電圧ＶＩＬのノイズマージンが悪化す
る。また、外部電源電圧レベルと入力レベルによっては
貫通電流が流れてしまう。例えば外部電源電圧が３．６
Ｖで入力ＶＩＨレベルが２．０Ｖのときに、出力はロー
レベルであるが、Ｐチャネル型トランジスタもオンして
しまうため貫通電流が流れる。これは、ＤＲＡＭのＲＡ
Ｓ入力回路として使った場合に、チップのスタンバイ状
態（ＲＡＳＢがＨレベル）での電流が増加してしまうこ
とになり、チップの性能低下となる。

【０００７】図５は、インバータ回路の論理閾値の外部
電源電圧の依存特性を示す図である。同特性図におい
て、横軸に外部電源電圧Ｖｃｃの電圧値をとり、縦軸に
インバータ回路の論理閾値をとっている。また、横軸の
３．３Ｖは前記ＤＲＡＭの電源電圧規格の中心値、縦軸
の１．４Ｖはそのときのインバータの論理閾値を示す。
更に、縦軸の電圧値０．８Ｖ及び２．０Ｖはそれぞれ入
力信号の論理ローレベルの電圧の最大規格値ＶＩＬｍａ
ｘ、及び論理ハイレベルの最小規格値ＶＩＨｍｉｎを表
している。

【０００８】同特性図に特性４で示すように、前記イン
バータ回路の論理閾値は傾きを持っており外部電源電圧
Ｖｃｃに応じて変化する。また、同図に特性５，５′で
示すように、論理閾値特性は、集積回路の製造プロセス
等の影響によりバラツキを生じ実際には約±０．４Ｖの
幅で上下に変動する。このため、電源電圧Ｖｃｃ＝３．
６Ｖのときにハイレベル入力電圧ＶＩＨの、また、Ｖｃ
ｃ＝３．０Ｖのときにローレベルのローレベル入力電圧
ＶＩＬのノイズマージンが悪化する。

【０００９】このように低電圧動作のインバータ回路は
プロセス変動及び電源電圧の変動により、論理閾値が大
きく影響を受けノイズマージンが悪化する。また、Ｐチ
ャネル型トランジスタをオフに近い状態に維持するため
の最適回路設計が困難であった。

【００１０】図６は、このような電源電圧の変動や素子
の特性のバラツキによる弊害を抑制するようにした従来
のインバータ回路である（特開平５−１３６６８１号公
報参照）。

【００１１】同図の回路は、Ｐチャネル型トランジスタ
Ｑ５及びＮチャネル型トランジスタＱ６で構成した相補
型ＭＯＳインバータ回路１０に対して、同一プロセスで
作られたＰチャネル型トランジスタＱ７及びＮチャネル
型トランジスタＱ８でなるゲート、ドレイン共通接続の
論理閾値の検出回路１１を設け、電源電圧（Ｖｃｃ＝
３．３Ｖ）が供給される定電圧回路８の定電圧出力７を
差動増幅回路９に出力し、差動増幅回路９は前記検出回
路１１の出力６との差信号を増幅して前記インバータ回
路１０及び検出回路１１への電源電圧を出力するＰチャ
ネル型トランジスタＱ９を制御するように構成されてい
る。

【００１２】図６のインバータ回路において、トランジ
スタＱ７及びＱ８とトランジスタＱ５及びＱ６とをほぼ
同一特性とすると、出力端子６の電圧値はインバータ回
路１０の論理閾値に等しい。そして、前記出力端子６の
電圧値は、定電圧回路８からの電源変動の影響のない定
電圧出力７と比較され両電圧が一致するようにトランジ
スタＱ９を介して検出回路１１側の電圧ＶＣＬを負帰還
制御するように構成されているため、出力端子６の電圧
値は定電圧出力７とほぼ同一になる。従って、インバー
タ回路１０の論理閾値は同一特性の検出回路１１の出力
端子６の電圧値とほぼ同一、即ち定電圧出力７と同一に
なる。このことは、上記回路は、定電圧回路８の出力電
圧にインバータ回路１０の論理閾値を一致させるように
制御、調整するものであることが分かる。このようにし
てインバータ回路の論理閾値は、電源電圧の変動や素子
の特性のバラツキの影響が抑制される。

【００１３】また、図７（Ａ）は、通常の電源電圧（Ｖ
ｃｃ＝５Ｖ）が供給されるインバータ回路を低電圧対応
のバッファとして使用するために、インバータ回路の電
源とＰチャネル型トランジスタのソース間に電圧降圧素
子等１２を接続するように構成した回路である。電源側
から電源電圧Ｖｃｃを電圧降下素子１２の電圧だけ下げ
て所望のソース電圧値に合わせ込み低電源電圧のインバ
ータ回路動作を行わせるようにしている。

【００１４】具体的には、図７（Ｂ）に示すように、電
源とＰチャネル型トランジスタのソース間に接続する電
圧降下素子として、Ｎチャネル型トランジスタＱ１０を
用いたＴＴＬレベル入力バッファ回路が知られている
（特開平５−３２７４６７号公報参照）。Ｎチャネル型
トランジスタの閾値の変化等に応じて電源電圧からＮチ
ャネル型トランジスタＱ１０の閾値だけ降下させＰチャ
ネル型トランジスタのソース電圧として供給して、相補
型トランジスタの特性のバラツキによる論理閾値の変化
を抑制する。

【００１５】また、図７（Ｃ）に示すように、電源側に
電圧降下用のタイオード１３，１４を接続し該ダイオー
ドの出力電流をＧＮＤへ流す電流通路１５を設ける構成
とし、インバータ回路の入力論理レベルがハイレベルの
ときにＰチャネル型トランジスタＱ９のゲート・ソース
間電圧が該Ｐチャネル型トランジスタの閾値電圧を負で
越えないようにするものが知られている（特開平５−６
３５４３号公報参照）。Ｐチャネル型トランジスタＱ９
のオフ側特性を調整することでＮチャネル型トランジス
タがオン状態の時にＰチャネル型トランジスタに流れる
電流（貫通電流）を抑制し消費電力量を低減する。

【００１６】

【発明が解決しようとする課題】しかしながら、上述の
各従来例は以下説明するような点で問題がある。

【００１７】即ち、図６のインバータ回路は、その制御
原理から明らかなようにインバータの論理閾値を定電圧
回路の出力電圧に一致させるように制御するものである
ため、例えば、Ｐチャネル型トランジスタの閾値が一定
としても、Ｎチャネル型トランジスタの閾値が低下する
ように変化すれば論理閾値は低下して電源電圧Ｖｃｃは
上昇し、入力電圧がハイレベルの時にＰチャネル型トラ
ンジスタの動作点はオン状態の方向に制御されるから、
入力電圧がハイレベルのときＰチャネル型トランジスタ
のオフに近い状態を適正に維持することができない。こ
のようなＰチャネル型トランジスタのオフに近い状態の
時の動作点の変動は、Ｐチャネル型及びＮチャネル型の
トランジスタのいずれの特性のバラツキに対しても生ず
るものであり、図６のインバータ回路は論理閾値を制御
できるが上述のような難点があり、更に、ゲート、ドレ
インを共通接続した相補型トランジスタの検出回路１１
を設ける必要があることから電力消費が大きくなる点に
おいても問題がある。

【００１８】また、図７（Ｂ）のように、インバータ回
路の電源とＰチャネルトランジスタのソース間にＮチャ
ネル型トランジスタを電圧降圧素子として接続し素子の
バラツキを補償するようにしたものも、Ｐチャネル型ト
ランジスタの閾値をＮチャネル型トランジスタにより、
且つ電源側から補償するため、やはりＰチャネル型トラ
ンジスタのオフに近い状態の調整が困難であり、電源電
圧の変動の影響を回避できないことにかわりがなく、特
に、Ｐチャネル型トランジスタの特性のバラツキの補償
も十分適切になし得るものでない。

【００１９】更に、図７（Ｃ）のように、電圧降下素子
にダイオードを接続したインバータ回路も、電源電圧か
ら一定の電圧を降下させることでＰチャネル型トランジ
スタの動作点を設定することになるから、Ｐチャネル型
トランジスタのオフに近い状態の調整が困難であるこ
と、相補型トランジスタの各々の閾値、及び電圧降下素
子の降下電圧の特性のバラツキによる影響を適正に補償
できないこと、電源電圧の変動の影響を回避できないこ
と等の多くの難点がある。

【００２０】このように、上述した従来の回路技術で
は、入力信号のハイレベル状態においてインバータ回路
のＰチャネル型トランジスタのオフに近い状態を適切且
つ容易に設定することができない。また、トランジスタ
の特性のバラツキや電源電圧の変動による影響を適切に
改善することができない。このため、従来のインバータ
回路では前記要因のため動作の高速化、低消費電力化、
入力電圧特性の改善等を適切になし得なかった。

【００２１】本発明の目的は、入力信号がハイレベルの
時にトランジスタの特性のバラツキに関係なくＰチャネ
ル型トランジスタのオフに近い状態を確保でき、高速動
作及び電力消費の低減を可能とした入力インバータを有
する半導体集積回路を提供することにある。

【００２２】本発明の他の目的は、Ｐチャネル型トラン
ジスタのオフに近い状態が外部電源電圧の変動に影響さ
れず、また入力特性の良い入力インバータを有する半導
体集積回路を提供することにある。

【００２３】

【課題を解決するための手段】本発明の半導体集積回路
は、相補型ＭＯＳトランジスタで構成される入力インバ
ータを有する半導体集積回路であって、前記入力インバ
ータの電源電圧は、論理ハイレベルの入力電圧よりＰ導
電型ＭＯＳトランジスタの閾値電圧の絶対値だけ高い電
圧程度に設定することを特徴とし、また、本発明の半導
体集積回路は、相補型ＭＯＳトランジスタで構成される
入力インバータを有する半導体集積回路において、前記
入力インバータ回路の電源電圧は、論理ハイレベルの入
力電圧の最小規格値に相当する電圧にＰ導電型ＭＯＳト
ランジスタの閾値電圧を同一極性に加算した電圧とする
ことを特徴とする。

【００２４】そして、前記入力インバータは縦続接続さ
れた２段構成を有するように構成することができる。

【００２５】また、入力インバータを構成するＰ導電型
ＭＯＳトランジスタの電流駆動能力は、Ｎ導電型ＭＯＳ
トランジスタの電流駆動能力より大きくすることができ
る。

【００２６】更に、前記半導体集積回路における前記入
力インバータの電源電圧は、半導体集積回路の外部電源
電圧が供給され、定電圧を出力する定電圧発生回路と前
記定電圧にＰ導電型ＭＯＳトランジスタの閾値電圧を重
畳する閾値電圧発生回路とからなる内部電源電圧発生回
路により発生することができる。

【００２７】前記２段構成のインバータを有する半導体
集積回路では、ソースが各々外部電源電圧に接続されゲ
ートとドレインが交差接続された第１、第２のＰ導電型
ＭＯＳトランジスタと、前記第１、第２のＰ導電型ＭＯ
Ｓトランジスタの前記各ドレインにドレインが各々接続
されソースが接地され各ゲートに前記各入力インバータ
の出力が各々印加された第１、第２のＮ導電型ＭＯＳト
ランジスタからなり、少なくとも信号出力側の前記Ｎ導
電型ＭＯＳトランジスタの電流駆動能力は前記Ｐ導電型
ＭＯＳトランジスタの電流駆動能力の１０倍以上である
レベルシフタを有するように構成することができる。

【００２８】

【発明の実施の形態】次に、本発明の一実施の形態につ
いて詳細に説明する。図１に本実施の形態として入力バ
ッファ回路として使用される、インバータ回路とその後
段のレベルシフト回路とからなる入力回路を示す。

【００２９】本実施の形態において、入力端子２１は半
導体集積回路の外部入力端子であり、選択信号（ＲＡＳ
Ｂ）等の入力信号が印加される。Ｐチャネル型トランジ
スタＱ１１及びＮチャネル型トランジスタＱ１２は初段
のインバータ回路を構成し、それぞれのゲートが共通接
続され前記入力端子２１に接続される。また、Ｐチャネ
ル型トランジスタＱ１１のソース端子はインバータ回路
の電源部２６に、Ｎチャネル型トランジスタＱ１２のソ
ース端子は基準電位に接続され、各トランジスタのドレ
インは出力端子２２に共通に接続され、該インバータ回
路は第１の信号を出力する。また、出力端子２２は、前
記初段と同様に構成されたＰチャネル型トランジスタＱ
１３及びＮチャネル型トランジスタＱ１４からなる次段
のインバータ回路のゲート入力端子に接続され、該イン
バータ回路の出力端子２３から第１の信号と逆位相の第
２の信号を出力する。

【００３０】また、本実施の形態では、前記出力端子２
２及び２３は、ソース接地のＮチャネルトランジスタＱ
１６及びＱ１８のそれぞれのゲート電極に接続され、前
記トランジスタＱ１６及びＱ１８の各ドレインはＰチャ
ネル型トランジスタＱ１５及びＱ１７のドレインにそれ
ぞれ接続されている。そして、前記トランジスタＱ１５
及びＱ１７は、それぞれのゲート及びドレインが互いに
ドレイン及びゲートに交差接続されており、それぞれの
ソースは外部電源電圧Ｖｃｃに接続されている。トラン
ジスタＱ１５乃至Ｑ１８からなる回路は、前記相補関係
の各インバータ出力２２，２３を集積回路の外部電源電
圧Ｖｃｃで動作する信号レベルに変換するレベルシフト
回路を構成する。前記レベルシフト回路の出力はＮチャ
ネル型トランジスタＱ１８のドレイン出力端子２４から
集積回路の所要の回路部に供給される。

【００３１】そして、本実施の形態においては、インバ
ータ回路の電源電圧として、半導体集積回路内で定電圧
ＶＯを発生する定電圧発生回路、インバータのＰチャネ
ルトランジスタＱ１１，Ｑ１３の閾値電圧ＶＴＰ分の閾
値電圧発生回路を有し、前記定電圧ＶＯと前記閾値電圧
ＶＴＰとを加算した電圧を前記電源電圧ＶＩＮＴとして
供給している。

【００３２】次に、本実施の形態の回路動作について詳
細に説明する。

【００３３】インバータ回路の論理閾値電圧の規格値の
中心を１．４Ｖ、入力インバータへ入力信号の電圧の論
理ローレベルの最大規格値ＶＩＬｍａｘを０．８Ｖ、論
理ハイレベルの電圧の最小規格値ＶＩＨｍｉｎを２．０
Ｖとすると、定電圧ＶＯとしてハイレベル最小規格値Ｖ
ＩＨｍｉｎ＝２．０Ｖを与え、また、閾値電圧発生回路
２８はＰチャネルトランジスタＱ１１，Ｑ１３の閾値電
圧ＶＴＰ＝０．５Ｖを発生し、インバータ回路の電源部
２６の電源電圧ＶＩＮＴとして、ＶＩＮＴ＝ＶＩＨｍｉ
ｎ（＝２．０Ｖ）＋ＶＴＰ（＝０．５Ｖ）を印加する。

【００３４】このようにすると、入力側のインバータ回
路の動作は、入力信号がローレベル（アクティブ状態）
の０．８Ｖ以下のときは、トランジスタＱ１２は、ゲー
ト・ソース間電圧がその閾値を下まわるためオフ状態と
なり、トランジスタＱ１１は、ゲート・ソース間に閾値
以上の電圧が印加されオン状態になる。

【００３５】また、入力信号がハイレベル（スタンバイ
状態）の２．０Ｖのときは、トランジスタＱ１２は、ゲ
ート・ソース間電圧は充分その閾値を超えるためオン状
態となり、また、トランジスタＱ１１は、そのソース電
位からみて閾値電圧に相当する電圧がゲート、ソース間
に印加されることになり、オフに近い状態が保証され
る。

【００３６】したがって、入力信号がスタンバイ状態の
２．０Ｖ以上のときに相補トランジスタを介する貫通電
流がほとんど流れない。このため、このインバータ回路
においては、初段のＰチャネルトランジスタＱ１１のト
ランジスタサイズ（チャネル幅Ｗ）を大きくすることが
できる。Ｐチャネルトランジスタのサイズを大きくする
ことにより、電源側からの電流を増大できるから、入力
信号のハイレベル（スタンバイ状態）からローレベル
（アクティブ状態）の２．０Ｖ以上から０．８Ｖ以下へ
の切り替わり時（信号の立ち下がり時）の回路動作速度
を高速化することが可能となる。また、貫通電流が流れ
ないので電力消費が最小限に抑制される。しかも、トラ
ンジスタの製造時のバラツキや温度特性等の特性変動が
あっても前記閾値電圧発生回路をＰチャネル型トランジ
スタと同様の特性を持たせることによりこれに影響され
ないようにすることができる。更に、相補型ＭＯＳイン
バータ回路は、Ｐチャネル型トランジスタの閾値の増減
変動によりその論理閾値が逆方向に増減変動するから、
この論理閾値はＰチャネル型トランジスタのソース電圧
の増減により抑制され、インバータ回路の論理閾値の変
動幅の圧縮、安定化に寄与する。トランジスタＱ１３及
びＱ１４により構成された次段のインバータ回路におい
ては、入力信号及び出力信号共にハイレベルは電源電圧
ＶＩＮＴ、ローレベルは基準電位となる。

【００３７】また、前記各インバータ回路の出力は、半
導体集積回路の外部電源電圧Ｖｃｃで動作するレベルシ
フト回路により論理振幅を変換して内部回路に供給され
る。インバータ回路の各出力は、ゲート、ソース間が交
差接続された正帰還構成のトランジスタＱ１５及びＱ１
７を負荷とするトランジスタＱ１６及びＱ１８に印加さ
れ、一方のトランジスタＱ１８から半導体集積回路の外
部電源電圧Ｖｃｃレベルの信号（ＲＡＳＢｉ）として出
力される。本実施の形態では選択信号（ＲＡＳＢ）のハ
イレベル（スタンバイ状態）からローレベル（アクティ
ブ状態）への切り替わりの高速化を図るようにしてお
り、レベルシフト回路もこの切り替わり時の動作を高速
化するように出力信号（ＲＡＳＢｉ）の立ち下がり時の
電流吸い込み能力を高めるのが好適であり、Ｎチャネル
型トランジスタＱ１８のサイズ（チャネル幅Ｗ）を大き
くする。具体的には、Ｎチャネル型トランジスタＱ１８
の電流駆動能力（ｇｍ）をＰチャネル型トランジスタＱ
１７の１０倍程度以上になるようにすると効果的であ
る。

【００３８】次に、本実施の形態の電源電圧を発生する
ための半導体内の内部電源電圧発生回路の一例を図２に
示す。

【００３９】同図の内部電源電圧発生回路は、ソースフ
ォロア回路を基本構成とする。外部電源電圧（Ｖｃｃ）
依存及び温度依存のないリファレンス電圧Ｖｒｅｆを端
子３１に与え、抵抗Ｒ１，Ｒ２で電圧分割した接続点３
２の定電圧ＶＯをゲート電極の入力とし、ドレイン電極
を接地し、ソース電極３３を電流源３４を介して電源Ｖ
ｃｃに接続したＰチャネルのトランジスタＱ３１からな
るソースフォロアの端子３３の出力電圧を、差動増幅器
３５及び出力用Ｐチャネル型トランジスタＱ３２からな
る出力用ボルテージフォロアを介して出力端子３６から
電源電圧ＶＩＮＴを発生する。なお、端子３２から端子
３６までの回路は図１における閾値電圧発生回路２８に
相当する。リファレンス電圧ＶｒｅｆはＤＲＡＭ等で一
般に用いられているリファレンス電圧を使用できる。同
図の構成によりＰチャネル型トランジスタＱ３１のソー
ス電圧は、（接続点３２の電位）＋（トランジスタＱ３
１の閾値ＶＴＰ）となり、これが出力端子３６から電源
電圧ＶＩＮＴとして出力される。この電圧は外部電源電
圧Ｖｃｃに依存せずトランジスタの閾値電圧ＶＴＰにの
み依存する電圧である。ここで、前記内部電源電圧発生
回路およびレベルシフト回路にこの供給される電源電圧
は、外部電源電圧Ｖｃｃに基づき半導体集積回路内で発
生されるように構成することができる。

【００４０】前記抵抗分割の接続点３２の電圧をインバ
ータ回路の論理ハイレベルの入力信号の最小規格値ＶＩ
Ｈｍｉｎ（＝２．０Ｖ）となるように設定し、前記電圧
ＶＩＮＴを、図１のインバータ回路の電源部２６に印加
する。このことにより、前記インバータ回路のＰチャネ
ルトランジスタのソースに印加する電源電圧を論理ハイ
レベルの入力信号の最小規格値よりその閾値電圧分高い
電圧とすることができる。

【００４１】インバータ回路のＰチャネルトランジスタ
と内部電源電圧発生回路のＰチャネルトランジスタを同
一のプロセスで製造されたものとすれば、その特性はほ
ぼ一致するから、インバータ回路のＶＴＰが変動する
と、そのとき電圧ＶＩＮＴのレベルも同様に変動して、
インバータ回路の動作点はトランジスタのバラツキや温
度特性等の特性変動に影響を受けなくなる。

【００４２】図３に本実施の形態のインバータ回路の特
性図を示す。

【００４３】同図には電源電圧Ｖｃｃと入力信号の論理
レベル及び論理閾値の関係が表されている。特性図から
分かるように本実施の形態では電源電圧Ｖｃｃに依存せ
ずトランジスタの閾値ＶＴＰにのみ依存する電圧である
ＶＩＮＴをＰチャネル型トランジスタのソース電極に印
加する構成としたことから、集積回路製造時のプロセス
のバラツキ等の原因で起こる論理閾値の変動幅は小さく
なっている。しかも、インバータの電源電圧ＶＩＮＴが
外部電源電圧Ｖｃｃの変動に依存しないため、論理閾値
の特性もＶｃｃ変動の影響を受けず、ノイズマージンが
大幅に拡大している。

【００４４】以上説明したように本発明においては入力
バッファ回路を構成するインバータ回路の電源電圧とし
て定電圧とＰチャネル型トランジスタの閾値電圧とを加
えた電圧を供給する構成を採用したために、前記閾値電
圧のバラツキや温度変動等に影響されずに常にＰチャネ
ル型トランジスタのオフに近い状態の特性を所定状態に
安定化することができ、また、インバータ回路の論理閾
値も安定化させることができる。

【００４５】前記一実施の形態においては、電圧源の一
定電圧値としてハイレベルの入力信号の最低規格値を採
用しているが、この電圧値は実際の入力信号の論理ハイ
レベルの電圧の設定値やＰチャネル型トランジスタに必
要なオフに近い状態の程度に応じて調整するようにして
も本発明の本質に反するものではない。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
入力信号側（ハイレベル）の電圧値を基準としてこれよ
りＰチャネル型トランジスタの閾値ＶＴＰだけ高い電圧
値を生成してＰチャネル型トランジスタのソースに電圧
を供給することから、以下のような顕著な効果を奏す
る。

【００４７】即ち、入力信号側の論理レベルの電圧値を
基準としてＰチャネル型トランジスタのソース電位を設
定することからインバータ回路の電源電圧の設定が容易
である。Ｐチャネル型トランジスタのオフに近い状態で
の該トランジスタのゲート・ソース電圧差の設定に同一
特性のＰチャネル型トランジスタが利用できるから、閾
値電圧ＶＴＰの電圧発生が容易である。

【００４８】入力信号のハイレベルでのＰチャネル型ト
ランジスタのオフに近い状態の動作点を該トランジスタ
の特性のバラツキ、温度変化等の影響を受けずに適正且
つ安定に維持することができる。

【００４９】入力信号の待機状態（ハイレベル）でのＰ
チャネル型トランジスタのオフに近い状態が保証される
ことから、相補型トランジスタの貫通電流を低下させる
ことができ電力消費を抑制することができる。

【００５０】相補型トランジスタの貫通電流を低下でき
ることから、Ｐチャネル型トランジスタのチャネル幅を
大きくし電流駆動能力（ｇｍ）を高めることが可能とな
り、出力のハイレベルへの立ち上がり特性を高速化する
ことができる。

【００５１】Ｐチャネル型トランジスタの製造バラツキ
や温度変動による閾値の増減変動により増減するインバ
ータ回路の論理閾値は、内部電源電圧発生回路のＰチャ
ネル型トランジスタのソース電位の同様の増減により抑
制できるから、インバータ回路の論理閾値を安定化させ
ることができる。

【００５２】内部電源電圧発生回路内に定電圧発生回路
を用いることにより、前記論理閾値の安定化と相俟って
ノイズマージン等の入力特性を改善することができる。

【００５３】本発明のインバータ回路をＤＲＡＭのＲＡ
Ｓ信号（ＲＯＷＡＤＤＲＥＳＳＳＴＲＯＢＥ）の入力
回路として適用した場合、入力信号のＲＡＳＢ信号がハ
イレベルの時の貫通電流を削減できることから、チップ
スタンバイ状態での消費電流を削減することが可能であ
る。また、入力信号のハイレベルからローレベルへの切
り替わり時の出力を高速化できることから、ＲＡＳ信号
からのアクセススピードの高速化が可能となる。

【００５４】また、インバータ回路の出力部にサイズの
大きいＮチャネル型トランジスタを有するレベルシフト
回路を用いることにより選択信号（ＲＡＳＢ）のハイレ
ベル（スタンバイ状態）からローレベル（アクティブ状
態）への切り替わりの高速化を図ることができ、インバ
ータ回路の出力部の立ち下がり時の電流吸い込み能力の
高い入力バッファ回路を構成することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の入力回路を示す図であ
る。

【図２】本実施の形態の内部電源電圧発生回路を示す図
である。

【図３】本実施の形態の閾値特性を示す図である。

【図４】従来のインバータ回路を示す図である。

【図５】従来のインバータ回路の閾値特性を示す図であ
る。

【図６】従来の改良されたインバータ回路を示す図であ
る。

【図７】従来の改良された他のインバータ回路を示す図
である。

【符号の説明】１外部入力端子２初段出力部３次段出力部４，５，５′ 論理閾値特性６閾値検出回路出力部７定電圧回路出力部８定電圧回路９増差動幅回路１０インバータ回路１１閾値検出回路２１外部入力端子２２初段インバータ出力部２３次段出力部２４レベルシフト回路出力端子２５定電圧端子２６インバータ回路の電源部２７電源部２８閾値電圧発生回路３１リファレンス電圧入力部３２抵抗分割点３３ソース端子３４電流源３５差動増幅器３６出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/01 Ｈ０３Ｋ 19/00 １０１Ｅ 19/0948 19/094 Ｂ

Claims

【特許請求の範囲】

【請求項１】相補型ＭＯＳトランジスタで構成される
入力インバータを有する半導体集積回路において、前記
入力インバータの電源電圧は、論理ハイレベルの入力電
圧よりＰ導電型ＭＯＳトランジスタの閾値電圧の絶対値
だけ高い電圧程度に設定することを特徴とする半導体集
積回路。
【請求項２】相補型ＭＯＳトランジスタで構成される
入力インバータを有する半導体集積回路において、前記
入力インバータ回路の電源電圧は、論理ハイレベルの入
力電圧の最小規格値に相当する電圧にＰ導電型ＭＯＳト
ランジスタの閾値電圧を同一極性に加算した電圧とする
ことを特徴とする半導体集積回路。
【請求項３】前記入力インバータは縦続接続された２
段構成を有することを特徴とする請求項１又は２記載の
半導体集積回路。
【請求項４】入力インバータを構成するＰ導電型ＭＯ
Ｓトランジスタの電流駆動能力は、Ｎ導電型ＭＯＳトラ
ンジスタの電流駆動能力より大きいことを特徴とする請
求項１，２又は３記載の半導体集積回路。
【請求項５】半導体集積回路の外部電源電圧が供給さ
れ、定電圧を出力する定電圧発生回路と前記定電圧にＰ
導電型ＭＯＳトランジスタの閾値電圧を重畳する閾値電
圧発生回路とからなる内部電源電圧発生回路により前記
入力インバータの電源電圧を発生することを特徴とする
請求項１，２，３又は４記載の半導体集積回路。
【請求項６】前記内部電源電圧発生回路に供給される
電源電圧は前記外部電源電圧に替えて外部電源電圧より
半導体集積回路内で発生された電圧とすることを特徴と
する請求項５記載の半導体集積回路。
【請求項７】ソースが各々外部電源電圧に接続されゲ
ートとドレインが交差接続された第１、第２のＰ導電型
ＭＯＳトランジスタと、前記第１、第２のＰ導電型ＭＯ
Ｓトランジスタの前記各ドレインにドレインが各々接続
されソースが接地され各ゲートに前記各入力インバータ
の出力が各々印加された第１、第２のＮ導電型ＭＯＳト
ランジスタからなり、少なくとも信号出力側の前記Ｎ導
電型ＭＯＳトランジスタの電流駆動能力は前記Ｐ導電型
ＭＯＳトランジスタの電流駆動能力の１０倍以上である
レベルシフタを有することを特徴とする請求項３，４，
５又は６記載の半導体集積回路。