JPH0770983B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は一般的に出力バッファに係り、特に相補型金属
−酸化物−半導体（CMOS）の論理レベルからエミッタ結
合ロジック（ELC）の論理レベルへの出力バッファ回路
に関する。

［従来技術の説明］ エミッタ結合ロジック（ELC）は高速動作を優先する場
合において、優れたロジック類である。例えば、ECLは
現在の最も速い計算器の計算機の演算部に使用されてい
る。それに対して、相補型金属−酸化物−半導体（CMO
S）ロジックは低速度、低消費電力のロジック類と考え
られてきた。しかし、CMOSの回路設計及びプロセッシン
グ技術における最近の進歩はCMOSロジックの低消費電力
一の特徴を保ちながら、ECLとCMOSロジックとの速度の
差を短縮しつつある。CMOSロジック回路がECL回路の速
度に近づくにつれ、新設計及び現存のシステム再設計で
従来ECLを利用していたものであっても、現在では性能
をほとんど低下させることなく、しかも低消費電力とい
うメリットを有するCMOSロジック回路を用いるようにな
っている。CMOSロジックは低消費電力であるから高集積
化が可能であり、よりコンパクトなシステムを達成でき
る。ECLをCMOSロジックで置換えるような再設計におい
て、上述の利点は依然として得られるが、しばしば新し
いCMOSロジックは既存の“周辺の（peripharal）”また
は“グルーの（glue）"ECL回路と接続しなければならな
い。このためには、入力バッファによりECLのロジック
レベル（論理“1"に対して約−0.9ボルト；論理“0"に
対して約−1.8ボルト）をCMOSのロジックレベルい典型
的に論理“1"に対して電源電圧値の半分より高い電圧；
論理“0"に対して電源電圧値の半分より低い電圧）に変
換すること、及び出力バッファにより逆にCMOSのロジッ
クレベルをECLのロジックレベルに変換することが必要
である。

CMOSからECLへの出力バッファ回路設計の一例は米国特
許第4,656,372号に開示されている。それの第１図にお
いて、出力バッファは、４つの直列に結合さた電界効果
トランジスタ（FET）から構成され、従来のCMOSインバ
ータと類似し、その中の２つのFET（22、23）は出力電
圧レベルのシフトに適合する。FETの直列接続は出力イ
ンピーダンスを増加するため、バッファ速度の低下をも
たらす。その上、この設計では、の−4.5ないし5.2ボル
トの電源の代わりに−３ボルトの電源に限定され、十分
な電流容量を得るために大型のFETを必要とする。

他の１つのCMOSからECLへの出力バッファの設計は米国
特許第4,645,951号に開示されている。それの最も簡単
な構成図（第１図）において、CMOSロジック20からのCM
OSロジック信号は電界効果トランジスタF5を駆動する。
トランジスタF5はスイッチとして動作して、電流源Isを
抵抗R5及び出力トランジスタQ5のベースに選択的に接続
する。トランジスタF5が導通状態のとき、電流源Isから
負荷抵抗R5に流れる電流により生じる負荷抵抗R5での電
圧降下はトランジスタQ5によって緩和され、トランジス
タQ5のエミッタでECLの“0"ロジックレベルを与える。
トランジスタF5が導通でない状態では、負荷抵抗R5はト
ランジスタQ5のエミッタがECLの論理“1"となるように
トランジスタQ5のベース電位をプルアップする。負荷抵
抗R5がトランジスタQ5のベース電位をプルアップするこ
とにより、出力バッファの速度はトランジスタF5、Q5及
び負荷抵抗R5自体の寄生容量の充電時間によって制限さ
れる。

更に、他のCMOSからECLへの出力バッファが米国特許第
4,437,171号の第４図に開示されている。この複雑な回
路は直列抵抗70と71による電圧降下を利用してECL論理
“0"の出力電圧を発生させる。そのためECL論理“0"の
出力電圧は電源の入力電圧（Vee）に依存し、Vee電源の
精密な調整を必要とする。

公表されたECLのロジック電圧レベル仕様は非常に厳し
いものであって、CMOSとECL回路間のインターフェース
の速度を最適化するために、ECL電圧仕様は厳守されな
ければならない。特にECLの論理“1"と論理“0"との間
の電圧差はしっかりと規定されており、温度変化に対し
て実質的に変化しないものである。しかし、従来の技術
による出力バッファからの出力電圧は温度及び製作中の
プロセスの変動によって変化する。例えば、上述の米国
特許第4,645,951号に開示された出力バッファはこの問
題に引っ掛かる。製作プロセスだけでも、負荷抵抗R5の
抵抗値は典型的に30％〜40％の大きなバラツキを持つ。
これは電流源Isが所定の一定の電流を供給するとき、EC
L論理“0"の出力電圧に対応する変動をもたらし、この
変動はECLの論理“0"電圧及び論理レベル間電圧差の規
定値を越える可能性もある。

米国特許第4,533,842号の第２図には、負荷抵抗の抵抗
値の変動に追従する電流源が開示されている。そこにお
いて、トランジスタ36、抵抗47及び圧源Vccは定電流源
を形成し、トランジスタ36のコレクタを通して流れる一
定の電流は電圧Vccと抵抗47によって発生する。しか
し、トランジスタ36はバイポーラデバイスであって、高
速動作を保証するためにトランジスタ36のコレクタを通
して流れる電流はゼロにまで下げなければならない。こ
のようにすると、トランジスタ36は飽和状態となり、ト
ランジスタ36からの電流を再供給するにはかなりの回復
時間を必要とする。従って、トランジスタ32と33の微分
ステージは、それらの間にあるトランジスタ36から対応
する負荷抵抗45と46にを通して流れる電流をスイッチし
て、トランジスタ36を通して流れる電流を一定に保つ。
大きな電流が常時にトランジスタ36に流れるため、この
タイプの電流源は高消費電力という問題点がある。チッ
プ上に多数の出力ステージがあれば、かなりの量の電力
が消費されることとなる。

出力電圧を安定化する他の方法は米国特許第4,656,375
号に開示されている。そこにおいて、未使用のECLゲー
トは、CMOSからECLへの出力バッファとして動作する従
来のCMOSインバータへの供給電圧（Va、Vb）を発生させ
るのに用いられる。しかし、この設計は上述の米国特許
第4,464,372と同様の欠点を持つ。その上、複数の供給
電圧Vcc、Vss及びVeeと、Va及びVbを必要とする欠点を
有する。このように電源が多数存在すると、このような
回路を含むパッケージ上のデータ信号などに利用できる
ピンが数の減少してしまう。更に、外部電源のフィルタ
リングも必要とされる（１マイクロファラッドのキャパ
シタ）。

（発明の概要） 低伝搬遅延、低消費電力、電源電圧から実質上独立した
ECL出力電圧及びデバイス特性の変動に関して良好な性
能を有するCMOSからECLへの出力バッファが開示され
る。本出力バッファは、CMOSのロジック入力信号をECL
の出力信号へ出力ノード上で変換するバッファであり第
１の電源（Vss）に接続された電流源（17）と;CMOSのロ
ジック入力信号に応じて電流源を中間ノードに選択的に
接続するための第一導電型の第１のトランジスタ（16）
と；所定の抵抗値R18を有し、第２の電源（Vcc）と前記
中間ノードとの間に接続される第１の抵抗と；コレクタ
が第２の電源に、ベースが中間ノードに、エミッタが出
力ノードに各々接続されるベース、コレクタ及びエミッ
タを有するバイポーラトランジスタ（19）とを含み、更
にCMOSのロジック入力信号に応じて中間ノードを第２の
電源に選択的に接続するための第二種導電型の第２のト
ランジスタ（14）を含むことを特徴とする。第２のトラ
ンジスタは第１の抵抗をシャントして、出力信号をECL
の論理“0"から論理“1"へより速く変換する。電流源
は、第１の抵抗に流れる電流により第１の抵抗の両端に
生じる電圧がECLの論理“0"の出力電圧を発生するよう
に電流を供給する。電流源からの電流は第１の抵抗の抵
抗値の変動に追従してECLの論理“0"とECLの論理“1"間
の出力電圧差を本質的に一定であるように保持する。そ
の上、この電流源は従来の技術による電流源より消費電
力が少なく、多数の出力バッファが共有することができ
る。

（発明の詳細な説明） 第１図には改良された相補型金属−酸化物−半導体（CM
OS）からエミッタ結合ロジック（ECL）への出力バッフ
ァ10が示されている。ECL回路は、実質的にゼロボルト
すなわちグランドの正の電源電圧（Vcc）と−4.5ボルト
ないし−5.2ボルトの負の電源電圧（vss）（本実施例に
おいては−５ボルトの公称電圧）とによって動作する。
また、CMOSのロジック回路は典型的に５ボルトのパワー
で動作する。よってECLとCMOSロジックが混在したシス
テムにおいては、CMOSロジックはECLの電源を利用する
ため、正の５ボルトの電源を供給しなくてすむ。従っ
て、本実施例の目的に対して、出力バッファ10を駆動す
るCMOSロジック（図示せず）は実質上のゼロと−５ボル
トの電源で動作し、論理“1"は−2.5ボルトより高い電
圧であり、論理“0"は−2.5ボルトより低い電圧であ
る。CMOSロジック（図示せず）からのロジック信号はCM
OSインバータ12を駆動し、そのインバータ12はトランジ
スタ14と16のゲートを駆動する。インバータ12が論理反
転を実行するため、出力バッファ10はそこを通過するデ
ータを論理的に反転しない。しかし、このような論理反
転がバッファ10の出力に結合するCMOSロジック（図示せ
ず）または他のECL回路（図示せず）によって補償され
るならば、インバータ12を省略することができる。トラ
ンジスタ14と16はインバータ12と類似するCMOSインバー
タを形成するように配置される。但し、Vssの電源に接
続される代わりに、トランジスタ16は電流源17を介して
電源Vssに接続される。トランジスタ14と16のドレイン
は相互に結合して抵抗R18とトランジスタ19のベースを
駆動する出力を形成する。トランジスタ19はコレクタを
Vcc（ゼロボルト）に接続してエミッタ（電圧）フォロ
アを構成している。トランジスタ19のエミッタはベース
電圧に追従し、順方向バイアスダイオード一個分の電圧
降下、約0.8ボルトだけ低い電圧となる。典型的な抵抗
値として50オームを有する抵抗R20はバッファ10には属
さないが、本実施例においては、バッファ10の負荷抵抗
の役割を果たして、トランジスタ19のエミッタ電圧をプ
ルダウンさせている。抵抗R20はバッファ10の負荷とし
てのECL回路で置換えてもよい。ダイドオード21と22は
保護ダイオードであって、バッファが破壊されないよう
にバッファ10の出力にかかる静電放電を強制的に行うた
めに用いられる。

バッファ10の典型的な動作を以下に述べる。インバータ
12への入力が論理“1"であれば、それの出力は論理“0"
であって実質的に電源電圧Vss、本実施例においては−
５ボルト、に等しい。これにより、トランジスタ16はカ
ットオフされ、トランジスタ14は導、通となる。トラン
ジスタ14が導通となると、トランジスタ19のベースはVc
cにつながる。ECLの論理“1"を出力する際にトランジス
タ19から負荷抵抗R20に流れ込む比較的大きな電流（約2
2ミリアンペア）及びトランジスタ19の有限の電流利得
（50倍位）により、実質的な電流はトランジスタ19のベ
ースに流れ込み、この電流により抵抗R18とトランジス
タ14の並列結合にわたって約100ミリボルトの電圧降下
が生じる。従って、トランジスタ19のベースでの−100
ミリボルトとベース−エミッタ間の0.8ボルトの電圧降
下とを合わせると、トランジスタ19のエミッタ、従って
バッファ10の出力は約−0.9ボルトの電圧、即ち、ECLの
論理“1"となる。逆に、インバータ12への入力が論理
“0"の場合、インバータ12の出力は論理“1"であって、
Vccの電源電圧またはゼロボルトに実質的に等しい。こ
れによりトランジスタ14はカットオフされ、トランジス
タ16は導通となって、電流源17は抵抗R18及びトランジ
スタ19のベースに接続された状態になる。電流源17につ
いては後で詳しく説明するが、本実施例においては、電
流源17により供給される電流は、抵抗R18にわたる電圧
降下とトランジスタ19のベース−エミッタ間の0.8ボル
トの電圧降下と合わせてトランジスタ19のエミッタがEC
Lの論理“0"の電圧、即ち−1.8ボルトとなるような電流
を供給するには十分である。R18の両端に生じた電圧降
下は約１ボルト、すなわちECLの論理“1"（−0.9ボル
ト）とECLの論理“0"（−1.8ボルト）との電圧差であ
る。ただし、100ミリボルトのオフセットが存在し、こ
れはトランジスタ19がECLの論理“1"を供給するときト
ランジスタ19のベースに流される電流による。トランジ
スタ19のベースを通して流れる電流が十分小さく、論理
“0"を出力するときトランジスタ19を通してり負荷R20
に供給される電流が相対的に低いために（約４ミリアン
ペアの電流が負荷R20に流れる）、トランジスタ19のエ
ミッタ電圧は、ベースでの−１ボルトよりダイオード一
個分の電圧降下程度低くなり、結果として−1.8ボル
ト、即ちECLを論理“0"電圧となる。抵抗R18と電流源17
の例示的な値はそれぞれ500オームと２ミリアンペアで
ある。トランジスタ14によって、論理“0"から論理“1"
へ移行する際のバッファ10の回復が迅速となる。これ
は、トランジスタ14がトランジスタ19のベースをプルア
ップする唯一の手段としての抵抗R18を消去する機能を
有するからである。また電流源17と抵抗R18との結合はE
CLの論理“1"とECLの論理“0"との出力電圧差を精密に
制御できる。

第２図にはバッファ10（第１図）における出力電圧差を
精密に制御できる電流源17（第１図）の詳細が示され
る。精密な制御を得るために、電流源17は動作温度及び
製作プロセスの変化により生じた抵抗R18の抵抗値のバ
ラツキに追従しなければならない。その上、電流源17は
定電力でしかも、そこに流れる電流をカットオフしてか
ら回復するまでの遅延を与えないことが必要である。こ
の様な要求を満たすために、電流源17は、抵抗R25を用
いて抵抗R18の抵抗値の変動を補償し、そこに流れる電
流を増幅するFET型のカレントミラーを用いる。抵抗R18
と抵抗R25との関係は後で詳しく説明するが、本実施例
においては抵抗R25は抵抗値を除けば本質的に抵抗R18と
同一である。本実施例の説明においては、Vssより約1.3
ボルト高い出力電圧を有するバンドギャップ電圧基準手
段である電圧源Vsは、演算増幅器28の非反転入力を駆動
する。電圧源Vsは多くの適当な電圧源のどれでもよい
が、例えばツェナーダイオードを用いた電圧基準手段で
もよい。演算増幅器からの出力はトランジスタ29のゲー
トを駆動して、ソースまたは電圧フォロアとして動作す
る。演算増幅器28の反転入力はトランジスタ29のソース
及び抵抗R25に接続される。この構成において、演算増
幅器28の高い開ループ利得により、トランジスタ29のソ
ースは電圧源Vsが供給する電圧と実質上同一の電圧を持
つ。トランジスタ29のソース上の電圧は電流を抵抗R25
に流し、この電流はまず第１のカレントミラー30によっ
て鏡影され、それから第２のカレントミラー31によって
鏡影される。カレントミラー30及び31中の電界効果トラ
ンジスタ30a、30b、31a及び31bの寸法の設計によって、
２つのカレントミラー30及び31の鏡影電流を定めること
ができ、トランジスタ16（第１図）へ出力電流を基準と
した適当な電圧を供給できる。トランジスタ30aと30bの
幅及び流さの例示的な比率は100:10であり、トランジス
タ31aと31bの幅及び長さの例示的な比率は20:4と200:4
である。これによりカレントミラー30に対して電流倍率
１が得られ、カレントミラー31に対して電流倍率10が得
られる。カレントミラー30及び31は本実施例においてウ
ィドラーミラー（widlar mirror）として示されている
が、ウィルソンミラー（wilson mirror）のような他の
回路も用いられる。抵抗R25が6.5キロオーム、電圧源Vs
が1.3ボルトという例示的な値を用いると、200マイクロ
アンペアの公称電流は抵抗R25を通して流れる。200マイ
クロアンペアのカレントは電流ミラー30及び31によって
増幅され、バッファ10（第１図）に対して電流源17（第
１図）の２ミリアンペアの電流を供給する。この構成は
バイポーラトランジスタ電流源とにおける飽和問題を排
除した。よってバッファは電流源17からの電流に対して
常時に電流通路を提供する必要がなく、バッファ10がEC
Lの論理“0"を出力するときだけ電流通路を提供する。
これによりバッファ10の消費電力は低減される。またカ
レントミラー31は、抵抗R25、増幅器28、トランジスタ
及びカレントミラー30を多重に設けることなく、複数の
出力バッファ10に対して電流を供給することができる。

抵抗R18（第１図）の抵抗値の変化に応じる電流源17の
出力電流の追従は、抵抗R25とR18の抵抗値の変化による
効果を比較すればよく理解できる。上述したように、抵
抗値を除けば、抵抗R18と抵抗R25は本質的に同一であっ
て、バッファ10（第１図）がECLの論理“0"を出力する
とき抵抗R18での電圧降下は約１ボルトである。この電
圧は、抵抗R18の抵抗値に変化を与える回路製造（処
理）の変動によって変わるものではない。本実施例にお
いて、抵抗R18及びR25は、バッファ10（第１図）を含む
集積回路基板（図示せず）の拡散領域（図示せず）であ
って、それらの抵抗値は領域長により決定される。抵抗
R18、従って抵抗R25の抵抗値の変動割合は公称30％ない
し40％が代表的であって、両抵抗に対して変動率はほぼ
同じである。抵抗の製造に関しては抵抗性材料を基板上
に堆積するような他の技術もあるが、この様な技術は高
価であり、抵抗R18の抵抗値の変動に追従する必要もあ
る。電流源17の出力電流は M1M2（Vs/R25） である。但し、M1はカレントミラー30の倍率、M2はカレ
ントミラー31の倍率、Vsは電圧源Vsからの電圧、R25は
抵抗R25の抵抗値である。電流源17からの電流が抵抗R18
に流れる際の抵抗R18での電圧降下は抵抗R18の抵抗値と
電流源17からの電流との積で与えられる。従って以上の
式を結合すると抵抗R18での電圧降下は M1M2（Vs）（R18/R25） となる。但し、R18は抵抗R18の抵抗値である。個々の抵
抗値ではなく、抵抗R18とR25との抵抗値の比率が抵抗R1
8での電圧降下を決めるために、プロセスによる抵抗値
の割合変動の影響が本質的に除去される。以上より、次
の例示的な数値及び式 M1 ＝１ M2 ＝10 Vs ＝1.3ボルト R18＝500オーム R25＝6500オーム を用いると、抵抗R18での１ボルトという望ましい電圧
降下が得られる。この電圧降下は、トランジスタ19（第
１図）のベース・エミッタ間の0.8ボルトの電圧降下を
加えると、バッファ10の出力は−1.8ボルトなる。

電流源17からの出力電流は実質上電源電圧（Vee）に依
存しない。従って、バッファ10（第１図）からの出力電
圧も電源電圧に依存しない。これにより電源電圧が広い
範囲において変動しても、回路の性能は影響されない。
異なる電源電圧により動作できるという特徴は、出力バ
ッファ10を複数の異なるECL類の回路に適応させる可能
性を与えてくれる。

本発明の好ましい実施例について説明したが、本発明の
概念を含む他の実施例が用いられることは当業者に対し
て明らかなことである。従って、本発明は、開示した実
施例に限定されるものではない。

【図面の簡単な説明】

第１図は出力バッファの概略的回路図、 第２図は第１図の出力バッファに用いられた電流源の概
略的回路図である。 10……出力バッファ 12……CMOSインバータ 14,16……電界効果トランジスタ 17……電流源 R18、R25……抵抗 19……バイポーラトランジスタ R20……負荷抵抗 28……演算増幅器 29……電界効果トランジスタ 30,31……カレントミラー

Claims (4)

【特許請求の範囲】
1. 【請求項１】CMOSロジック入力信号をECL出力信号へ変
   換する出力バッファ回路において、 第１の電源（Vss）に接続された電流源（17）と、 前記CMOSロジック入力信号に応じて前記電流源を中間ノ
   ードに選択的に接続するための第一導電型の第１のトラ
   ンジスタ（16）と、 予め定められた抵抗値R18を有し、第２の電源（Vcc）と
   前記中間ノードとの間に接続される第１の抵抗（R18）
   と、 コレクタが前記第２の電源に、ベースが前記中間ノード
   に、エミッタが出力ノードに接続されたパイポーラトラ
   ンジスタ（19）と、 前記CMOSロジック入力信号に応じて、前記中間ノード
   を、前記第２の電源に選択的に接続するための第二導電
   型の第２のトランジスタ（14）と、 を有し、 前記第１の電源は前記第２の電源より低い電位を有し、 前記出力ノードは前記ECL出力信号を有し、 上記電流源は、該電流源からの電流により上記第１の抵
   抗での電圧降下がその抵抗値の変動によらず実質的に一
   定となるように、前記第１の抵抗の抵抗値の変動に応じ
   て変化する電流を供給し、 かつ、上記電流源は、 上記第１の電源を基準にして一定の電圧Vsを供給する電
   圧源と、 一出力、反転入力及び非反転入力を有し、前記非反転入
   力が前記電圧源に接続された増幅器（28）と、 制御電極、第一出力及び第二出力を有し、前記制御電極
   が前記増幅器の出力に接続され、前記第一出力が前記増
   幅器の反転入力に接続された第３のトランジスタ（29）
   と、 予め定められた抵抗値R25を有し、FETの第１の出力と前
   記第１の電源との間に接続された第２の抵抗（R25）
   と、 電流倍率M1を有し、前記第２の電源と前記トランジスタ
   の第２の出力との間に接続された第１のカレントミラー
   （30）と、 電流倍率M2を有し、前記第１の電源と前記第１のカレン
   トミラーとの間に接続された第２のカレントミラー（3
   1）と、 を有し、 前記第２のカレントミラーは、 M1M2（Vs/R25） に従って前記電流源の出力電流を供給する、 ことを特徴とする出力バッファ回路。
2. 【請求項２】上記第３のトランジスタは、第一導電型の
   電界効果トランジスタである ことを特徴とする特許請求の範囲第１項に記載の出力バ
   ッファ回路。
3. 【請求項３】第一導電型のトランジスタは、Ｎ−チャネ
   ルの電界効果トランジスタであり、 第二導電型のトランジスタは、Ｐ−チャネルの電界効果
   トランジスタあり、 バイポーラトランジスタは、NPNシリコンバイポーラト
   ランジスタである ことを特徴とする特許請求の範囲第２項に記載の出力バ
   ッファ回路。
4. 【請求項４】第１と第２のトランジスタとの組合わせの
   しきい値電圧は、第２の電源と第１の電源との電圧差の
   ほぼ半分の電圧である ことを特徴とする特許請求の範囲第３項に記載の出力バ
   ッファ回路。