JPH09307430A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09307430A JPH09307430A JP8118078A JP11807896A JPH09307430A JP H09307430 A JPH09307430 A JP H09307430A JP 8118078 A JP8118078 A JP 8118078A JP 11807896 A JP11807896 A JP 11807896A JP H09307430 A JPH09307430 A JP H09307430A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 6
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 6
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 5
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 5
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】５／６系２モジュラス・プリスケーラにおける
高速分周動作化を計る。 【解決手段】５／６系２モジュラス・プリスケーラにお
いて、分周比の切り換え信号ＭＣを、レベルシフト回路
（トランジスタ４、７、抵抗５、８、定電流源６）に入
力し、レベルシフト回路の出力レベルを信号ＭＣによっ
て制御し、分周比を切り換える。
高速分周動作化を計る。 【解決手段】５／６系２モジュラス・プリスケーラにお
いて、分周比の切り換え信号ＭＣを、レベルシフト回路
（トランジスタ４、７、抵抗５、８、定電流源６）に入
力し、レベルシフト回路の出力レベルを信号ＭＣによっ
て制御し、分周比を切り換える。
Description
【０００１】
【発明の属する技術分野】本発明は高周波において用い
る２モジュラス・プリスケーラとして用いて好適な半導
体集積回路に関する。
る２モジュラス・プリスケーラとして用いて好適な半導
体集積回路に関する。
【０００２】
【従来の技術】従来、２種類の分周比を有する２モジュ
ラス・プリスケーラ回路は、たとえば、特開昭６１−６
２２３２号公報に示されるように、無線受信機の周波数
シンセサイザ等において、高速分周動作及び消費電流の
低減を目的として用いられている。図５は、この公報に
示されている従来の４×２n／４×２n＋１（ｎは１以上
の整数；４／５，８／９，…）分周機能を備えた２モジ
ュラス・プリスケーラ回路を示すブロック図である。図
５に示す２モジュラス・プリスケーラ回路は、マスタ・
スレーブ型のＤフリップ・フロップ（以下、ＤＦＦ）20
1,202,203と、Ｔフリップ・フロップ（以下、ＴＦＦ）2
04,205と、ＮＯＲゲート回路（以下、ＮＯＲ）208,209
と、ＯＲゲート回路（以下、ＯＲ）208とから構成され
ていて、ＤＦＦ201,202,203のクロック端子ＣＬに分周
すべき信号を入力して、１／１６あるいは１／１７の分
周器として動作し、ＴＦＦ205の端子Ｑから分周した信
号を出力する。分周比の切換は、ＯＲ208に入力される
信号ＭＣ（モジュラス・コントロール）のＨｉｇｈ／Ｌ
ｏｗのレベルを切り換えることで行う。また、３個のＤ
ＦＦ201,202,203は、信号ＭＣの値に応じて１／４ある
いは１／５の分周器として動作する。
ラス・プリスケーラ回路は、たとえば、特開昭６１−６
２２３２号公報に示されるように、無線受信機の周波数
シンセサイザ等において、高速分周動作及び消費電流の
低減を目的として用いられている。図５は、この公報に
示されている従来の４×２n／４×２n＋１（ｎは１以上
の整数；４／５，８／９，…）分周機能を備えた２モジ
ュラス・プリスケーラ回路を示すブロック図である。図
５に示す２モジュラス・プリスケーラ回路は、マスタ・
スレーブ型のＤフリップ・フロップ（以下、ＤＦＦ）20
1,202,203と、Ｔフリップ・フロップ（以下、ＴＦＦ）2
04,205と、ＮＯＲゲート回路（以下、ＮＯＲ）208,209
と、ＯＲゲート回路（以下、ＯＲ）208とから構成され
ていて、ＤＦＦ201,202,203のクロック端子ＣＬに分周
すべき信号を入力して、１／１６あるいは１／１７の分
周器として動作し、ＴＦＦ205の端子Ｑから分周した信
号を出力する。分周比の切換は、ＯＲ208に入力される
信号ＭＣ（モジュラス・コントロール）のＨｉｇｈ／Ｌ
ｏｗのレベルを切り換えることで行う。また、３個のＤ
ＦＦ201,202,203は、信号ＭＣの値に応じて１／４ある
いは１／５の分周器として動作する。
【０００３】図６（ａ）は、図５に示す２モジュラス・
プリスケーラ回路における２個のＮＯＲ206,207と、Ｄ
ＦＦ201のマスタ部201Mの回路構成を示す回路図である
（図６（ｂ）の等価回路参照）。この図において、ＮＯ
Ｒ206、ＮＯＲ207に相当する回路（破線で囲まれた部
分）は、ＤＦＦ201のマスタ部201Mの定電流源に直接付
加され、ＤＦＦ201の内部に組み込まれた形になってい
る。
プリスケーラ回路における２個のＮＯＲ206,207と、Ｄ
ＦＦ201のマスタ部201Mの回路構成を示す回路図である
（図６（ｂ）の等価回路参照）。この図において、ＮＯ
Ｒ206、ＮＯＲ207に相当する回路（破線で囲まれた部
分）は、ＤＦＦ201のマスタ部201Mの定電流源に直接付
加され、ＤＦＦ201の内部に組み込まれた形になってい
る。
【０００４】図６（ａ）において、ソース端が共通接続
されたＦＥＴ・Ｔ101／Ｔ101a、Ｔ102／Ｔ102a、Ｔ103
／Ｔ103aは、いわば階段上に接続され、信号入力端子10
1に接続された駆動トランジスタＴ104の負荷トランジス
タの形をとっている。そしてＦＥＴ・Ｔ104／Ｔ104aの
共通ソース端が定電流源用のＦＥＴ・Ｔgを介して定電
圧源111に接続されている。また上記ＦＥＴ・Ｔ101／Ｔ
101aの各ドレインが抵抗Ｒ101,102の端子108、108aに各
々接続されている。
されたＦＥＴ・Ｔ101／Ｔ101a、Ｔ102／Ｔ102a、Ｔ103
／Ｔ103aは、いわば階段上に接続され、信号入力端子10
1に接続された駆動トランジスタＴ104の負荷トランジス
タの形をとっている。そしてＦＥＴ・Ｔ104／Ｔ104aの
共通ソース端が定電流源用のＦＥＴ・Ｔgを介して定電
圧源111に接続されている。また上記ＦＥＴ・Ｔ101／Ｔ
101aの各ドレインが抵抗Ｒ101,102の端子108、108aに各
々接続されている。
【０００５】図６（ａ）に示す回路においては、端子10
4、105、106に入力される信号は端子104a、105a、106a
に入力される信号と逆相となり、ＦＥＴ・Ｔ101がオン
のときには、ＦＥＴ・Ｔ102aがオフになるというように
動作する。
4、105、106に入力される信号は端子104a、105a、106a
に入力される信号と逆相となり、ＦＥＴ・Ｔ101がオン
のときには、ＦＥＴ・Ｔ102aがオフになるというように
動作する。
【０００６】図７は、従来の５×２n／５×２n＋１（ｎ
は０以上の整数；５／６，１０／１１，２０／２１，
…）分周機能を備えた２モジュラス・プリスケーラ回路
の回路構成を示すブロック図である。この図に示す２モ
ジュラス・プリスケーラ回路は、図６（ａ）に示すよう
なＤＦＦ及びＮＯＲの複合回路であるＮＯＲ付ＤＦＦ30
1と、ＤＦＦ302,303と、ＮＯＲ304とから構成されてい
て、ＮＯＲ付ＤＦＦ301とＤＦＦ302,303のクロック端子
に分周すべき信号を入力し、ＮＯＲ304の一方に入力す
る入力信号ＭＣによって分周比を切り換え制御し、ＤＦ
Ｆ303の端子Ｑから１／５あるいは１／６の分周比によ
る分周出力を得るものである。なお、ＤＦＦ302の負論
理出力Ｑ￣は、ＮＯＲ304の一方の端子に帰還され、Ｄ
ＦＦ303の正論理出力Ｑは、ＮＯＲ付ＤＦＦ301内のＮＯ
Ｒの一方の端子に帰還されるようになっている。なお、
ＮＯＲ付ＤＦＦ301内のＤＦＦと、ＤＦＦ302,303は、マ
スタ・スレーブ型のＤフリップ・フロップであり、順に
従属接続されている。
は０以上の整数；５／６，１０／１１，２０／２１，
…）分周機能を備えた２モジュラス・プリスケーラ回路
の回路構成を示すブロック図である。この図に示す２モ
ジュラス・プリスケーラ回路は、図６（ａ）に示すよう
なＤＦＦ及びＮＯＲの複合回路であるＮＯＲ付ＤＦＦ30
1と、ＤＦＦ302,303と、ＮＯＲ304とから構成されてい
て、ＮＯＲ付ＤＦＦ301とＤＦＦ302,303のクロック端子
に分周すべき信号を入力し、ＮＯＲ304の一方に入力す
る入力信号ＭＣによって分周比を切り換え制御し、ＤＦ
Ｆ303の端子Ｑから１／５あるいは１／６の分周比によ
る分周出力を得るものである。なお、ＤＦＦ302の負論
理出力Ｑ￣は、ＮＯＲ304の一方の端子に帰還され、Ｄ
ＦＦ303の正論理出力Ｑは、ＮＯＲ付ＤＦＦ301内のＮＯ
Ｒの一方の端子に帰還されるようになっている。なお、
ＮＯＲ付ＤＦＦ301内のＤＦＦと、ＤＦＦ302,303は、マ
スタ・スレーブ型のＤフリップ・フロップであり、順に
従属接続されている。
【０００７】この図に示す構成において、信号ＭＣがＨ
ｉｇｈの場合には、ＮＯＲ304の出力は常にＬｏｗとな
り、１／６分周が行われる。この場合、２モジュラス・
プリスケーラ回路の最高動作周波数ｆmaxは下式で示さ
れる。 ｆmax＝１／（２Ｔpd（ＤＦＦ）） …（１） ここで、Ｔpd（ＤＦＦ）は、ＮＯＲ付ＤＦＦ301、ＤＦ
Ｆ302,303においてマスタあるいはスレーブとして用い
る１個のＤＦＦの動作時間である。この場合、各ＤＦＦ
は同一のクロック信号で動作するため、回路全体でのＤ
ＦＦによる動作時間は１個のＤＦＦのマスタ部とスレー
ブ部とを合わせた時間となり、また出力が一定であるＮ
ＯＲ304による動作時間の遅延は含まれない。
ｉｇｈの場合には、ＮＯＲ304の出力は常にＬｏｗとな
り、１／６分周が行われる。この場合、２モジュラス・
プリスケーラ回路の最高動作周波数ｆmaxは下式で示さ
れる。 ｆmax＝１／（２Ｔpd（ＤＦＦ）） …（１） ここで、Ｔpd（ＤＦＦ）は、ＮＯＲ付ＤＦＦ301、ＤＦ
Ｆ302,303においてマスタあるいはスレーブとして用い
る１個のＤＦＦの動作時間である。この場合、各ＤＦＦ
は同一のクロック信号で動作するため、回路全体でのＤ
ＦＦによる動作時間は１個のＤＦＦのマスタ部とスレー
ブ部とを合わせた時間となり、また出力が一定であるＮ
ＯＲ304による動作時間の遅延は含まれない。
【０００８】一方、信号ＭＣがＬｏｗの場合には、ＮＯ
Ｒ304がインバータ回路として動作してＤＦＦ302の出力
Ｑ￣からのパルス列を反転して出力し、１／５分周が行
われる。この場合、１／６分周の場合と異なり、全体の
動作時間にＮＯＲ304の動作時間Ｔpd（ＮＯＲ）が含ま
れることになり、２モジュラス・プリスケーラ回路の最
高動作周波数ｆmaxは下式で示されるようになる。 ｆmax＝１／（２Ｔpd（ＤＦＦ）＋Ｔpd（ＮＯＲ））…（２）
Ｒ304がインバータ回路として動作してＤＦＦ302の出力
Ｑ￣からのパルス列を反転して出力し、１／５分周が行
われる。この場合、１／６分周の場合と異なり、全体の
動作時間にＮＯＲ304の動作時間Ｔpd（ＮＯＲ）が含ま
れることになり、２モジュラス・プリスケーラ回路の最
高動作周波数ｆmaxは下式で示されるようになる。 ｆmax＝１／（２Ｔpd（ＤＦＦ）＋Ｔpd（ＮＯＲ））…（２）
【０００９】
【発明が解決しようとする課題】このように、従来の５
×２n／５×２n＋１（ｎは０以上の整数）分周機能を備
えた２モジュラス・プリスケーラ回路においては、分周
比によって最高動作周波数ｆmaxが異なり、ＮＯＲ回路
をインバータとして動作させる、１／５分周時には、Ｎ
ＯＲ回路の動作時間によって回路動作が遅延するため、
１／６分周時に可能である高速な分周動作が不可能であ
るという問題があった。
×２n／５×２n＋１（ｎは０以上の整数）分周機能を備
えた２モジュラス・プリスケーラ回路においては、分周
比によって最高動作周波数ｆmaxが異なり、ＮＯＲ回路
をインバータとして動作させる、１／５分周時には、Ｎ
ＯＲ回路の動作時間によって回路動作が遅延するため、
１／６分周時に可能である高速な分周動作が不可能であ
るという問題があった。
【００１０】本発明の目的は、５×２n／５×２n＋１
（ｎは０以上の整数）分周機能を備えた２モジュラス・
プリスケーラ回路において高速分周動作を可能にする半
導体集積回路を提供することである。
（ｎは０以上の整数）分周機能を備えた２モジュラス・
プリスケーラ回路において高速分周動作を可能にする半
導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、入力信号を切換信号に従い
１／（５×２n）または１／（５×２n＋１）（ｎは０以
上の整数）分周する分周回路と前記切換信号によって前
記分周回路の動作状態を切り換える制御回路とを備えた
半導体集積回路において、前記制御回路をレベルシフト
回路で構成することを特徴としている。
め、請求項１記載の発明は、入力信号を切換信号に従い
１／（５×２n）または１／（５×２n＋１）（ｎは０以
上の整数）分周する分周回路と前記切換信号によって前
記分周回路の動作状態を切り換える制御回路とを備えた
半導体集積回路において、前記制御回路をレベルシフト
回路で構成することを特徴としている。
【００１２】また、請求項２記載の発明は、前記制御回
路が、定電流源と、該定電流源に並列接続されたスイッ
チング回路とその負荷回路からなることを特徴とする請
求項１記載の半導体集積回路である。
路が、定電流源と、該定電流源に並列接続されたスイッ
チング回路とその負荷回路からなることを特徴とする請
求項１記載の半導体集積回路である。
【００１３】また、請求項３記載の発明は、入力信号を
切換信号に従い１／（５×２n）または１／（５×２n＋
１）（ｎは０以上の整数）分周する分周回路と前記切換
信号によって前記分周回路の動作状態を切り換える制御
回路とを備えた半導体集積回路において、前記制御回路
を、前記分周回路を構成するＤフリップ・フロップ回路
内にスレイブ回路を２個配置することで構成し、前記切
換信号により、該２個のスレイブ回路の一方の動作状態
を切り換えて、分周比を切り換えることを特徴としてい
る。
切換信号に従い１／（５×２n）または１／（５×２n＋
１）（ｎは０以上の整数）分周する分周回路と前記切換
信号によって前記分周回路の動作状態を切り換える制御
回路とを備えた半導体集積回路において、前記制御回路
を、前記分周回路を構成するＤフリップ・フロップ回路
内にスレイブ回路を２個配置することで構成し、前記切
換信号により、該２個のスレイブ回路の一方の動作状態
を切り換えて、分周比を切り換えることを特徴としてい
る。
【００１４】この構成によれば、ＮＯＲ回路（ＮＯＲ30
4）を削除し、遅延のない制御回路に置換することによ
って、２モジュラス・プリスケーラ回路の最高動作周波
数ｆ maxを ｆmax＝１／（２Ｔpd（ＤＦＦ））…（１） のみで表される高速分周動作に適したものとすることが
できる。
4）を削除し、遅延のない制御回路に置換することによ
って、２モジュラス・プリスケーラ回路の最高動作周波
数ｆ maxを ｆmax＝１／（２Ｔpd（ＤＦＦ））…（１） のみで表される高速分周動作に適したものとすることが
できる。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の実施
形態について説明する。まず、本発明の第１の実施形態
について図１を参照して説明する。図１に示す５×２n
／５×２n＋１（ｎは０以上の整数；ただし、この場合
はｎ＝０である）分周機能を備えた２モジュラス・プリ
スケーラ回路は、カスケード接続されたＮＯＲ付ＤＦＦ
１と、ＤＦＦ２及びＤＦＦ３と、ＤＦＦ２の出力Ｑ2に
接続されている、トランジスタ４、抵抗５からなるエミ
ッタホロア回路と、抵抗５とグランド間に接続されてい
る定電流源６と、定電流源６と並列に接続されているト
ランジスタ７と抵抗８の直列回路から構成されている。
ＮＯＲ付ＤＦＦ１は、ＤＦＦ１０とＮＯＲ１１から構成
され、分周する入力信号は、ＤＦＦ１０、ＤＦＦ２、Ｄ
ＦＦ３の各クロック端子に入力される。また、各ＤＦＦ
１０、２、３は、マスタ・スレーブ型のＤＦＦである。
形態について説明する。まず、本発明の第１の実施形態
について図１を参照して説明する。図１に示す５×２n
／５×２n＋１（ｎは０以上の整数；ただし、この場合
はｎ＝０である）分周機能を備えた２モジュラス・プリ
スケーラ回路は、カスケード接続されたＮＯＲ付ＤＦＦ
１と、ＤＦＦ２及びＤＦＦ３と、ＤＦＦ２の出力Ｑ2に
接続されている、トランジスタ４、抵抗５からなるエミ
ッタホロア回路と、抵抗５とグランド間に接続されてい
る定電流源６と、定電流源６と並列に接続されているト
ランジスタ７と抵抗８の直列回路から構成されている。
ＮＯＲ付ＤＦＦ１は、ＤＦＦ１０とＮＯＲ１１から構成
され、分周する入力信号は、ＤＦＦ１０、ＤＦＦ２、Ｄ
ＦＦ３の各クロック端子に入力される。また、各ＤＦＦ
１０、２、３は、マスタ・スレーブ型のＤＦＦである。
【００１６】ＤＦＦ３の出力Ｑ3はＮＯＲ１１の一方の
端子に接続され、抵抗５と定電流源６の接続点が他方の
端子に接続されている。トランジスタ４のコレクタは電
源Ｖ ccに、ベースはＤＦＦ２の出力Ｑ2に接続されてい
る。トランジスタ７のベースには分周比を切り換えるＭ
Ｃ信号が入力される。また、ＤＦＦ１の出力Ｑ1はＤＦ
Ｆ２の入力Ｄ2に、ＤＦＦ２の出力Ｑ2はＤＦＦ３の入力
Ｄ3に、それぞれ接続されている。そして、分周した出
力信号はＤＦＦ３の出力Ｑ3から得る。
端子に接続され、抵抗５と定電流源６の接続点が他方の
端子に接続されている。トランジスタ４のコレクタは電
源Ｖ ccに、ベースはＤＦＦ２の出力Ｑ2に接続されてい
る。トランジスタ７のベースには分周比を切り換えるＭ
Ｃ信号が入力される。また、ＤＦＦ１の出力Ｑ1はＤＦ
Ｆ２の入力Ｄ2に、ＤＦＦ２の出力Ｑ2はＤＦＦ３の入力
Ｄ3に、それぞれ接続されている。そして、分周した出
力信号はＤＦＦ３の出力Ｑ3から得る。
【００１７】以上構成において、モジュラス・コントロ
ール（ＭＣ）信号によって定電流源６と並行に接続した
トランジスタ７をＯＮ／ＯＦＦさせて分周比を切り換え
る。ここで、図１に示す実施形態の動作について図１及
び図２を参照して説明する。ＭＣ信号がＨｉｇｈの場
合、帰還信号（図１の（ａ））のＤＣレベルは、低下し
て、ＮＯＲ付ＤＦＦ１（ＮＯＲ１１）の入力のスレッシ
ョルドレベルより低くなる。つまりＮＯＲ１１の一方の
端子にＬｏｗ信号が入力されてＮＯＲ１１がインバータ
としてスイッチング動作することになる。よってＤＦＦ
３の出力信号が、ＮＯＲ１１で反転され、タイミングチ
ャート（図２）に示す様に１／６分周動作することにな
る。
ール（ＭＣ）信号によって定電流源６と並行に接続した
トランジスタ７をＯＮ／ＯＦＦさせて分周比を切り換え
る。ここで、図１に示す実施形態の動作について図１及
び図２を参照して説明する。ＭＣ信号がＨｉｇｈの場
合、帰還信号（図１の（ａ））のＤＣレベルは、低下し
て、ＮＯＲ付ＤＦＦ１（ＮＯＲ１１）の入力のスレッシ
ョルドレベルより低くなる。つまりＮＯＲ１１の一方の
端子にＬｏｗ信号が入力されてＮＯＲ１１がインバータ
としてスイッチング動作することになる。よってＤＦＦ
３の出力信号が、ＮＯＲ１１で反転され、タイミングチ
ャート（図２）に示す様に１／６分周動作することにな
る。
【００１８】なお、ＭＣ信号がＨｉｇｈの場合の帰還信
号（ａ）の電圧低下の大きさ（ＭＣ信号がＨｉｇｈのと
きとＬｏｗのときの電位差）ΔＶは、抵抗５の抵抗値を
Ｒ、トランジスタ７がオンした時に流れる電流値をＩと
したとき、ΔＶ＝Ｒ・Ｉで表される。
号（ａ）の電圧低下の大きさ（ＭＣ信号がＨｉｇｈのと
きとＬｏｗのときの電位差）ΔＶは、抵抗５の抵抗値を
Ｒ、トランジスタ７がオンした時に流れる電流値をＩと
したとき、ΔＶ＝Ｒ・Ｉで表される。
【００１９】一方、ＭＣ信号がＬｏｗの場合、帰還信号
（（ａ））は、ＤＦＦ２の出力信号Ｑ2と同じになる。
つまり、２つの帰還信号をＮＯＲ１１でスイッチングす
ることになり、図２に示すように１／５分周動作するこ
とになる。ただし、この時インバータ回路がないため、
ＤＦＦ２の出力にエミッタホロア回路を接続する際、従
来例の逆相（Ｑ￣2→Ｑ2）に接続する。
（（ａ））は、ＤＦＦ２の出力信号Ｑ2と同じになる。
つまり、２つの帰還信号をＮＯＲ１１でスイッチングす
ることになり、図２に示すように１／５分周動作するこ
とになる。ただし、この時インバータ回路がないため、
ＤＦＦ２の出力にエミッタホロア回路を接続する際、従
来例の逆相（Ｑ￣2→Ｑ2）に接続する。
【００２０】このように本実施形態では、レベルシフト
回路によって、１個のＮＯＲを置換することにより、１
／５分周と１／６分周の動作時間の差を無くし、さら
に、ＮＯＲによって発生する動作遅延時間を無くすこと
ができるので、従来に比べ高速な動作が可能となる。
回路によって、１個のＮＯＲを置換することにより、１
／５分周と１／６分周の動作時間の差を無くし、さら
に、ＮＯＲによって発生する動作遅延時間を無くすこと
ができるので、従来に比べ高速な動作が可能となる。
【００２１】次に、本発明の第２の実施形態について図
３を参照して説明する。図３（ａ）において、符号２０
は、本実施形態が特徴とする１個のマスタ部とその出力
に並列接続される２個のスレイブ部からなるＤＦＦであ
る。また、図３（ｂ）はそのＤＦＦ２０の回路構成例を
示す回路図である。図３において、図１に示すものと同
一の構成には同一の符号を付けている。ただし、図３で
は、各ＤＦＦをマスタ回路Ｍとスレイブ回路Ｓの２つの
ブロックに分けて図示している。また、各ＤＦＦのクロ
ック端子に入力される入力信号は、その図示を省略して
いる。
３を参照して説明する。図３（ａ）において、符号２０
は、本実施形態が特徴とする１個のマスタ部とその出力
に並列接続される２個のスレイブ部からなるＤＦＦであ
る。また、図３（ｂ）はそのＤＦＦ２０の回路構成例を
示す回路図である。図３において、図１に示すものと同
一の構成には同一の符号を付けている。ただし、図３で
は、各ＤＦＦをマスタ回路Ｍとスレイブ回路Ｓの２つの
ブロックに分けて図示している。また、各ＤＦＦのクロ
ック端子に入力される入力信号は、その図示を省略して
いる。
【００２２】この図に示す２モジュラス・プリスケーラ
回路では、一段目ＮＯＲ付ＤＦＦ１の正負両出力を２段
目のＤＦＦ２０の正負両入力端子に入力する。２段目の
ＤＦＦ２０は、マスター回路Ｍと２つのスレイブ回路Ｓ
1、Ｓ2で構成されており、第１のスレイブ回路Ｓ1の出
力Ｑ2は３段目のＤＦＦ３の入力Ｄ3に接続されている。
第２のスレイブ回路Ｓ2は、ＭＣ信号によりスイッチン
グされ、その出力Ｑ2’はＮＯＲ付ＤＦＦ１に入力され
る。
回路では、一段目ＮＯＲ付ＤＦＦ１の正負両出力を２段
目のＤＦＦ２０の正負両入力端子に入力する。２段目の
ＤＦＦ２０は、マスター回路Ｍと２つのスレイブ回路Ｓ
1、Ｓ2で構成されており、第１のスレイブ回路Ｓ1の出
力Ｑ2は３段目のＤＦＦ３の入力Ｄ3に接続されている。
第２のスレイブ回路Ｓ2は、ＭＣ信号によりスイッチン
グされ、その出力Ｑ2’はＮＯＲ付ＤＦＦ１に入力され
る。
【００２３】第２のスレイブ回路Ｓ2では、図３（ｂ）
に示すように、トランジスタＴ1とＴ 2、トランジスタＴ
3とＴ4は、共にコレクタとエミッタが共通に接続されて
おり、トランジスタＴ1とＴ4のベースは抵抗Ｒ1を介し
て入力されるＭＣ信号のＨｉｇｈ／Ｌｏｗの切り換えに
よって設定されるようになっている。また、出力Ｑ2’
はトランジスタＴ1、Ｔ2のコレクタに接続されている抵
抗Ｒ2の一方の端子から取り出している。なお、図３
（ｂ）において、符号Ｔ5〜Ｔ8はトランジスタ、Ｒ3は
抵抗、Ｉ2は定電流源を表し、ＣＬおよびＣＬ￣は、図
１に示すＣＬ端子とその反転入力端子にそれぞれ対応す
るものである。
に示すように、トランジスタＴ1とＴ 2、トランジスタＴ
3とＴ4は、共にコレクタとエミッタが共通に接続されて
おり、トランジスタＴ1とＴ4のベースは抵抗Ｒ1を介し
て入力されるＭＣ信号のＨｉｇｈ／Ｌｏｗの切り換えに
よって設定されるようになっている。また、出力Ｑ2’
はトランジスタＴ1、Ｔ2のコレクタに接続されている抵
抗Ｒ2の一方の端子から取り出している。なお、図３
（ｂ）において、符号Ｔ5〜Ｔ8はトランジスタ、Ｒ3は
抵抗、Ｉ2は定電流源を表し、ＣＬおよびＣＬ￣は、図
１に示すＣＬ端子とその反転入力端子にそれぞれ対応す
るものである。
【００２４】この構成において、ＭＣ信号がＨｉｇｈの
時（Ｔ1、Ｔ2、Ｔ4がＯＮの時）、帰還信号（図３の出
力Ｑ2’）のＤＣレベルは、低下し、ＮＯＲ付ＤＦＦ１
の入力のスレッショルドレベルより低くなる。よってＤ
ＦＦ３の出力信号Ｑ3がＮＯＲ付ＤＦＦ１のＮＯＲゲー
ト回路で反転される。つまりタイミングチャート（図
４）に示す様に１／６分周動作する。
時（Ｔ1、Ｔ2、Ｔ4がＯＮの時）、帰還信号（図３の出
力Ｑ2’）のＤＣレベルは、低下し、ＮＯＲ付ＤＦＦ１
の入力のスレッショルドレベルより低くなる。よってＤ
ＦＦ３の出力信号Ｑ3がＮＯＲ付ＤＦＦ１のＮＯＲゲー
ト回路で反転される。つまりタイミングチャート（図
４）に示す様に１／６分周動作する。
【００２５】またＭＣ信号がＬｏｗの場合帰還信号（図
３の出力Ｑ2’）は、第１のスレイブ回路Ｓ1の出力信号
Ｑ2と同じになる。つまり、ＮＯＲ付ＤＦＦ１の入力は
２つの帰還信号はＮＯＲゲート回路でスイッチングを行
うため１／５分周動作する（図４参照）。
３の出力Ｑ2’）は、第１のスレイブ回路Ｓ1の出力信号
Ｑ2と同じになる。つまり、ＮＯＲ付ＤＦＦ１の入力は
２つの帰還信号はＮＯＲゲート回路でスイッチングを行
うため１／５分周動作する（図４参照）。
【００２６】このように、第２の実施形態においては、
従来の回路が備えていた１個のＮＯＲ回路を、１個のＤ
ＦＦにスレイブ回路を２個設置し、その状態を切り換え
ることで置換する。したがって、第１の実施形態と同様
に、回路の高速道差が可能となる。
従来の回路が備えていた１個のＮＯＲ回路を、１個のＤ
ＦＦにスレイブ回路を２個設置し、その状態を切り換え
ることで置換する。したがって、第１の実施形態と同様
に、回路の高速道差が可能となる。
【００２７】以上のように、第１の実施形態の場合、図
７に示す従来の回路に比べて最高動作周波数は１．４倍
となる。その理由は、図７のＮＯＲ304をレベルシフト
回路に置換したためである。また、第２の実施形態の場
合、図７に示す従来の回路に比べて最高動作周波数は
１．４倍となる。その理由は、ＤＦＦ２０内にＮＯＲ30
4に相当する回路をスレイブ回路Ｓ2に置換して設けたた
めである。
７に示す従来の回路に比べて最高動作周波数は１．４倍
となる。その理由は、図７のＮＯＲ304をレベルシフト
回路に置換したためである。また、第２の実施形態の場
合、図７に示す従来の回路に比べて最高動作周波数は
１．４倍となる。その理由は、ＤＦＦ２０内にＮＯＲ30
4に相当する回路をスレイブ回路Ｓ2に置換して設けたた
めである。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、５×２n／５×２n＋１（ｎは０以上の整数）分周機
能を備えた半導体集積回路において、分周比の切り換え
を制御する制御回路を、レベルシフト回路あるいは従来
のスレイブ回路に並列接続するスレイブ回路を用いて構
成することで、従来必要であったＮＯＲを省略すること
ができる。これにより、５×２n及び５×２n＋１分周に
おいて、分周比による動作時間の差をなくし、両分周比
において、ともに高速な分周動作を可能にすることがで
きる。
ば、５×２n／５×２n＋１（ｎは０以上の整数）分周機
能を備えた半導体集積回路において、分周比の切り換え
を制御する制御回路を、レベルシフト回路あるいは従来
のスレイブ回路に並列接続するスレイブ回路を用いて構
成することで、従来必要であったＮＯＲを省略すること
ができる。これにより、５×２n及び５×２n＋１分周に
おいて、分周比による動作時間の差をなくし、両分周比
において、ともに高速な分周動作を可能にすることがで
きる。
【図１】本発明の第１の実施形態を示すブロック構成図
である。
である。
【図２】図１に示す実施形態の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第２の実施形態を示すブロック構成図
である。
である。
【図４】図２に示す実施形態の動作を示すタイミングチ
ャート。
ャート。
【図５】従来例の４×２n／４×２n＋１分周比の２モジ
ュラス・プリスケーラの構成を示すブロック構成図であ
る。
ュラス・プリスケーラの構成を示すブロック構成図であ
る。
【図６】図５に示すＤＦＦ201とＮＯＲ206,207の回路構
成を示す回路図である。
成を示す回路図である。
【図７】従来の５×２n／５×２n＋１分周比の２モジュ
ラス・プリスケーラの構成を示すブロック構成図であ
る。
ラス・プリスケーラの構成を示すブロック構成図であ
る。
１ ＮＯＲ付ＤＦＦ ２、３、１０ ＤＦＦ ４、７ トランジスタ ５、８ 抵抗 ６ 定電流源 １１ ＮＯＲ ２０ ＤＦＦ
Claims (3)
- 【請求項１】 入力信号を切換信号に従い１／（５×２
n）または１／（５×２n＋１）（ｎは０以上の整数）分
周する分周回路と前記切換信号によって前記分周回路の
動作状態を切り換える制御回路とを備えた半導体集積回
路において、 前記制御回路をレベルシフト回路で構成することを特徴
とする半導体集積回路。 - 【請求項２】 前記制御回路が、定電流源と、該定電流
源に並列接続されたスイッチング回路とその負荷回路か
らなることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 入力信号を切換信号に従い１／（５×２
n）または１／（５×２n＋１）（ｎは０以上の整数）分
周する分周回路と前記切換信号によって前記分周回路の
動作状態を切り換える制御回路とを備えた半導体集積回
路において、 前記制御回路を、前記分周回路を構成するＤフリップ・
フロップ回路内にスレイブ回路を２個配置することで構
成し、 前記切換信号により、該２個のスレイブ回路の一方の動
作状態を切り換えて、分周比を切り換えることを特徴と
する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118078A JP2988373B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路 |
| US08/855,613 US5841302A (en) | 1996-05-13 | 1997-05-13 | Semiconductor integrated circuit for use as a two-modulus prescaler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118078A JP2988373B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307430A true JPH09307430A (ja) | 1997-11-28 |
| JP2988373B2 JP2988373B2 (ja) | 1999-12-13 |
Family
ID=14727459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118078A Expired - Fee Related JP2988373B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841302A (ja) |
| JP (1) | JP2988373B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
| US7342429B2 (en) | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7545191B2 (en) | 2003-09-11 | 2009-06-09 | International Business Machines Corporation | Method for dividing a high-frequency signal |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
| US6952121B1 (en) * | 2003-11-20 | 2005-10-04 | National Semiconductor Corporation | Prescaling for dividing fast pulsed signal |
| KR100666475B1 (ko) * | 2004-07-22 | 2007-01-09 | 삼성전자주식회사 | 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법 |
| GR1008812B (el) * | 2015-06-26 | 2016-07-25 | Αριστοτελειο Πανεπιστημιο Θεσσαλονικης-Ειδικος Λογαριασμος Κονδυλιων Ερευνας | Υψισυχνος διαιρετης συχνοτητας με χρηση μειωμενου υλικου |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162232A (ja) * | 1984-09-04 | 1986-03-31 | Nippon Telegr & Teleph Corp <Ntt> | ２モジユラス・プリスケ−ラ回路 |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| US5091699A (en) * | 1990-11-14 | 1992-02-25 | General Electric Company | Frequency division network having low phase noise |
| US5347558A (en) * | 1993-10-20 | 1994-09-13 | Intel Corporation | Input frequency converter to increase input frequency range of a synchronous delay line |
| US5469116A (en) * | 1994-01-27 | 1995-11-21 | Sgs-Thomson Microelectronics, Inc. | Clock generator circuit with low current frequency divider |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
-
1996
- 1996-05-13 JP JP8118078A patent/JP2988373B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-13 US US08/855,613 patent/US5841302A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342429B2 (en) | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7378890B2 (en) | 2003-09-11 | 2008-05-27 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7545191B2 (en) | 2003-09-11 | 2009-06-09 | International Business Machines Corporation | Method for dividing a high-frequency signal |
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2988373B2 (ja) | 1999-12-13 |
| US5841302A (en) | 1998-11-24 |
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Legal Events
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|---|---|---|---|
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