JPH09307431A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPH09307431A JPH09307431A JP8148150A JP14815096A JPH09307431A JP H09307431 A JPH09307431 A JP H09307431A JP 8148150 A JP8148150 A JP 8148150A JP 14815096 A JP14815096 A JP 14815096A JP H09307431 A JPH09307431 A JP H09307431A
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- circuit
- phase
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/131—Digitally controlled
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- General Physics & Mathematics (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】内部クロックと帰還クロックの位相差を解消
し、内部クロックと外部クロックの位相差を精度をあげ
る位相調整回路の提供。 【解決手段】帰還クロックと内部クロックを位相判定回
路で判定しその判定結果を用いて帰還クロックの遅延を
制御し、内部クロックと帰還クロックの位相を合わせ
る。帰還クロックの遅延は、Ｎビットの信号で負荷容量
値を選択できる構成とし、Ｎビットの信号は、位相判定
回路の出力を利用してアップ／ダウンカウンタ回路を用
いて生成する。内部クロックは常時動作している信号で
はないので、カウンタ回路は内部クロックが動作してい
る時のみカウンタとして動作し、停止時はカウンタ値を
保持する機能を有する。
し、内部クロックと外部クロックの位相差を精度をあげ
る位相調整回路の提供。 【解決手段】帰還クロックと内部クロックを位相判定回
路で判定しその判定結果を用いて帰還クロックの遅延を
制御し、内部クロックと帰還クロックの位相を合わせ
る。帰還クロックの遅延は、Ｎビットの信号で負荷容量
値を選択できる構成とし、Ｎビットの信号は、位相判定
回路の出力を利用してアップ／ダウンカウンタ回路を用
いて生成する。内部クロックは常時動作している信号で
はないので、カウンタ回路は内部クロックが動作してい
る時のみカウンタとして動作し、停止時はカウンタ値を
保持する機能を有する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック発生回路に
関し、特に外部クロックと同一の位相となる内部クロッ
クを生成するクロック発生器の位相調整技術に関する。
関し、特に外部クロックと同一の位相となる内部クロッ
クを生成するクロック発生器の位相調整技術に関する。
【０００２】
【従来の技術】従来のクロック発生器の構成の一例を図
４に示す。図４を参照すると、外部クロック１は、位相
判定のためにクロック発生回路３の位相判定回路２の一
の入力端に入力される。クロック発生回路３の出力４
は、二系統に分かれ、第１の選択回路７、及び第２の選
択回路１０に入力される。
４に示す。図４を参照すると、外部クロック１は、位相
判定のためにクロック発生回路３の位相判定回路２の一
の入力端に入力される。クロック発生回路３の出力４
は、二系統に分かれ、第１の選択回路７、及び第２の選
択回路１０に入力される。
【０００３】第１の選択回路７は、内部クロック１３の
停止、動作を選択制御するための回路であり、内部クロ
ック停止制御信号６は、内部クロック１３を制御するた
めの選択信号である。内部クロック１３用のバッファ１
１は、負荷成分が大きい内部クロック１３をドライブす
るためのバッファ回路である。内部クロック１３におけ
るクロック発生回路３の出力４からの遅延と、帰還クロ
ック１４におけるクロック発生回路の出力４からの遅延
は、同じ遅延となるように構成される。
停止、動作を選択制御するための回路であり、内部クロ
ック停止制御信号６は、内部クロック１３を制御するた
めの選択信号である。内部クロック１３用のバッファ１
１は、負荷成分が大きい内部クロック１３をドライブす
るためのバッファ回路である。内部クロック１３におけ
るクロック発生回路３の出力４からの遅延と、帰還クロ
ック１４におけるクロック発生回路の出力４からの遅延
は、同じ遅延となるように構成される。
【０００４】このため、第１の選択回路７と同等な遅延
をもつ、第２の選択回路１０を設け、バッファ回路１１
と同等なバッファ回路１２を設けている。第２の選択回
路１０の、選択信号９は接地端子に接続されており、選
択回路としては機能せず、常にクロック発生回路３の出
力４をバッファ回路１２に接続した状態とされている。
をもつ、第２の選択回路１０を設け、バッファ回路１１
と同等なバッファ回路１２を設けている。第２の選択回
路１０の、選択信号９は接地端子に接続されており、選
択回路としては機能せず、常にクロック発生回路３の出
力４をバッファ回路１２に接続した状態とされている。
【０００５】帰還クロック１４は、位相判定回路２の他
の入力端に入力され、位相判定回路２は、外部クロック
１との位相判定を行う。
の入力端に入力され、位相判定回路２は、外部クロック
１との位相判定を行う。
【０００６】クロック発生回路３は、内部クロック１３
と外部クロック１の位相を合わせるもので、このため、
内部クロック１３をクロック発生回路３の位相判定回路
２に入力して、外部クロック１と位相判定を行うことが
望ましい。しかし、内部クロック１３は集積回路全体に
分配される信号であるため、大きな寄生容量が負荷され
ており、内部クロック１３が動作するだけで非常に大き
な電流が消費されてしまう。このため、内部クロック１
３を必要としない時間については、内部クロック１３の
動作を停止し、消費電流を削減する方法が用いられてい
る。
と外部クロック１の位相を合わせるもので、このため、
内部クロック１３をクロック発生回路３の位相判定回路
２に入力して、外部クロック１と位相判定を行うことが
望ましい。しかし、内部クロック１３は集積回路全体に
分配される信号であるため、大きな寄生容量が負荷され
ており、内部クロック１３が動作するだけで非常に大き
な電流が消費されてしまう。このため、内部クロック１
３を必要としない時間については、内部クロック１３の
動作を停止し、消費電流を削減する方法が用いられてい
る。
【０００７】また、クロック発生回路３の位相調整には
ある程度の時間が必要であり、断続的動作の内部クロッ
クでは位相調整が追い付かず、所望の動作を満たすこと
ができない。このため、内部クロック１３と同等の位相
となる常時動作している帰還クロック１４を設け、帰還
クロック１４をクロック発生回路３の位相判定回路２に
入力し、外部クロック１と帰還クロック１４の位相差が
解消するようにクロック発生回路出力４の位相は制御さ
れる。この構成により、間接的に内部クロックと外部ク
ロックの位相を合わせている。
ある程度の時間が必要であり、断続的動作の内部クロッ
クでは位相調整が追い付かず、所望の動作を満たすこと
ができない。このため、内部クロック１３と同等の位相
となる常時動作している帰還クロック１４を設け、帰還
クロック１４をクロック発生回路３の位相判定回路２に
入力し、外部クロック１と帰還クロック１４の位相差が
解消するようにクロック発生回路出力４の位相は制御さ
れる。この構成により、間接的に内部クロックと外部ク
ロックの位相を合わせている。
【０００８】上記した従来例に類似した構成として、特
開平３−２１７９１９号公報には、図５に示すような構
成が提案されている。図５を参照すると、原クロック５
２の位相で、出力バッファ５８の出力である制御信号５
６を動作させるために、制御信号５６と同等な位相とな
るダミー制御信号５９を設け、ダミー制御信号５９と原
クロック５２を位相比較器６６に入力することで位相差
を解消し、間接的に原クロック５２と制御信号５６の位
相を合わせるような構成とされている。
開平３−２１７９１９号公報には、図５に示すような構
成が提案されている。図５を参照すると、原クロック５
２の位相で、出力バッファ５８の出力である制御信号５
６を動作させるために、制御信号５６と同等な位相とな
るダミー制御信号５９を設け、ダミー制御信号５９と原
クロック５２を位相比較器６６に入力することで位相差
を解消し、間接的に原クロック５２と制御信号５６の位
相を合わせるような構成とされている。
【０００９】
【発明が解決しようとする課題】外部クロックの周波数
が高くなってきた場合、外部クロックと内部クロックの
位相差を解消することは、高速動作のために更に重要と
なってくる。これは外部クロック同期の超高速データ転
送を行う場合では、内部クロックと外部クロックのずれ
は、データのセットアップ時間、ホールド時間を満足で
きなくなるなど、デバイスにとっては致命的な欠陥とな
るからである。
が高くなってきた場合、外部クロックと内部クロックの
位相差を解消することは、高速動作のために更に重要と
なってくる。これは外部クロック同期の超高速データ転
送を行う場合では、内部クロックと外部クロックのずれ
は、データのセットアップ時間、ホールド時間を満足で
きなくなるなど、デバイスにとっては致命的な欠陥とな
るからである。
【００１０】そこで、内部クロックと外部クロックの位
相差を精度を上げて解消するためのひとつの要素とし
て、内部クロックと帰還クロックとの位相差を精度を上
げて解消することが必要になる。内部クロックと帰還ク
ロックに位相差が生ずる場合、この位相差は内部クロッ
クと外部クロックの位相差となるためである。
相差を精度を上げて解消するためのひとつの要素とし
て、内部クロックと帰還クロックとの位相差を精度を上
げて解消することが必要になる。内部クロックと帰還ク
ロックに位相差が生ずる場合、この位相差は内部クロッ
クと外部クロックの位相差となるためである。
【００１１】上記従来技術において、内部クロックと帰
還クロックは、同等な位相となるように同等な回路構成
をとっているが、内部クロックの寄生容量と帰還クロッ
クの寄生容量には大きな違いがあることから、デバイス
パラメータの変化や、デバイス温度の変化などに対応し
ながら、内部クロックと帰還クロックの位相差を解消す
ることは困難である。
還クロックは、同等な位相となるように同等な回路構成
をとっているが、内部クロックの寄生容量と帰還クロッ
クの寄生容量には大きな違いがあることから、デバイス
パラメータの変化や、デバイス温度の変化などに対応し
ながら、内部クロックと帰還クロックの位相差を解消す
ることは困難である。
【００１２】上記特開平３−２１７９１９号公報に記載
の構成についても同様な問題をあげることができる。ダ
ミー制御信号５９は、実際の制御信号５６と同等な位相
となると説明されているが、実際にはある程度の位相差
が存在するため、高速動作での動作速度のロスは存在す
る。
の構成についても同様な問題をあげることができる。ダ
ミー制御信号５９は、実際の制御信号５６と同等な位相
となると説明されているが、実際にはある程度の位相差
が存在するため、高速動作での動作速度のロスは存在す
る。
【００１３】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、内部クロックと帰還ク
ロックの位相差により内部クロックと外部クロックの位
相差が生じ、データ転送の仕様を満足できなくなるとい
う問題を解消するクロック発生回路を提供することにあ
る。
れたものであって、その目的は、内部クロックと帰還ク
ロックの位相差により内部クロックと外部クロックの位
相差が生じ、データ転送の仕様を満足できなくなるとい
う問題を解消するクロック発生回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック発生回路は、外部クロックを波形
整形し、デバイス内部で用いるクロック（「内部クロッ
ク」という）と前記外部クロックで位相差を解消するよ
うに位相調整するクロック発生器において、位相調整の
ためのフィードバック用クロックとして前記内部クロッ
クと同等な位相となるクロック（「帰還クロック」とい
う）と、前記外部クロックと前記帰還クロックの位相を
判定してクロックを出力するクロック発生回路と、前記
クロック発生回路の出力を入力とし、互いに並設されて
なる第１、第２のバッファ回路と、前記第１、第２のバ
ッファ回路の出力である前記内部クロックと前記帰還ク
ロックとの位相差を検出する位相判定回路と、前記位相
判定回路の判定出力結果に基づき前記帰還クロックの遅
延を調整する遅延回路と、を備え、前記帰還クロックと
前記内部クロックの位相合わせを調整自在としたことを
特徴とする。
め、本発明のクロック発生回路は、外部クロックを波形
整形し、デバイス内部で用いるクロック（「内部クロッ
ク」という）と前記外部クロックで位相差を解消するよ
うに位相調整するクロック発生器において、位相調整の
ためのフィードバック用クロックとして前記内部クロッ
クと同等な位相となるクロック（「帰還クロック」とい
う）と、前記外部クロックと前記帰還クロックの位相を
判定してクロックを出力するクロック発生回路と、前記
クロック発生回路の出力を入力とし、互いに並設されて
なる第１、第２のバッファ回路と、前記第１、第２のバ
ッファ回路の出力である前記内部クロックと前記帰還ク
ロックとの位相差を検出する位相判定回路と、前記位相
判定回路の判定出力結果に基づき前記帰還クロックの遅
延を調整する遅延回路と、を備え、前記帰還クロックと
前記内部クロックの位相合わせを調整自在としたことを
特徴とする。
【００１５】本発明によれば、内部クロックと帰還クロ
ックを位相判定回路により位相判定し、その結果により
帰還クロックに負荷させる容量値を制御し、内部クロッ
クと帰還クロックの位相を合わせ込む構成を設ける。
ックを位相判定回路により位相判定し、その結果により
帰還クロックに負荷させる容量値を制御し、内部クロッ
クと帰還クロックの位相を合わせ込む構成を設ける。
【００１６】また、内部クロックは常時動作していない
ため、停止している場合の対策が必要であるが、停止す
る場合には、停止直前の前記帰還クロックに対する負荷
状態を保持することを特徴とする。
ため、停止している場合の対策が必要であるが、停止す
る場合には、停止直前の前記帰還クロックに対する負荷
状態を保持することを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１８】図１は、本発明の第１の実施の形態の構成
を示した図である。図１において、従来技術の説明で参
照した図４と同一の要素には、同一の参照符号を付し、
以下では同一要素の説明は省略し、図４に示した従来技
術との相違点を説明する。
を示した図である。図１において、従来技術の説明で参
照した図４と同一の要素には、同一の参照符号を付し、
以下では同一要素の説明は省略し、図４に示した従来技
術との相違点を説明する。
【００１９】図１を参照して、本発明の実施の形態にお
いては、外部クロック１と帰還クロックの位相を判定す
るクロック発生回路３の位相判定回路２の他に、内部ク
ロックのバッファ回路１１の出力と、帰還クロックのバ
ッファ回路１２の出力と、を入力とする位相判定回路１
５を備え、位相判定回路１５は、内部クロック１３と帰
還クロック１４の位相を判定し、その出力１６は、アッ
プ／ダウン・カウント機能を有するカウンタ回路１７の
カウント方向のアップ／ダウンを制御する信号として入
力される。
いては、外部クロック１と帰還クロックの位相を判定す
るクロック発生回路３の位相判定回路２の他に、内部ク
ロックのバッファ回路１１の出力と、帰還クロックのバ
ッファ回路１２の出力と、を入力とする位相判定回路１
５を備え、位相判定回路１５は、内部クロック１３と帰
還クロック１４の位相を判定し、その出力１６は、アッ
プ／ダウン・カウント機能を有するカウンタ回路１７の
カウント方向のアップ／ダウンを制御する信号として入
力される。
【００２０】カウンタ回路１７は、アップ／ダウン制御
信号１６によりＮビットの出力値（カウント値）を制御
する機能と、内部クロック制御信号６の論理値により、
アップ／ダウン制御信号１６によらず出力Ｎビットのカ
ウンタ値を保持する機能を有する。カウンタ回路１７の
出力であるＮビットの信号１８は、遅延回路１９に入力
され、遅延回路１９は、Ｎビット信号１８により帰還ク
ロック１４の負荷を制御する。
信号１６によりＮビットの出力値（カウント値）を制御
する機能と、内部クロック制御信号６の論理値により、
アップ／ダウン制御信号１６によらず出力Ｎビットのカ
ウンタ値を保持する機能を有する。カウンタ回路１７の
出力であるＮビットの信号１８は、遅延回路１９に入力
され、遅延回路１９は、Ｎビット信号１８により帰還ク
ロック１４の負荷を制御する。
【００２１】内部クロック１３と帰還クロック１４の位
相差を検出する位相判定回路１５は、内部クロック１３
が帰還クロック１４より位相が早いときは判定結果１６
をＬｏｗレベルに、内部クロック１３が帰還クロック１
４より位相が遅いときは判定結果１６をＨｉｇｈレベル
に出力する。
相差を検出する位相判定回路１５は、内部クロック１３
が帰還クロック１４より位相が早いときは判定結果１６
をＬｏｗレベルに、内部クロック１３が帰還クロック１
４より位相が遅いときは判定結果１６をＨｉｇｈレベル
に出力する。
【００２２】カウンタ回路１７は、判定結果１６のレベ
ルをみてＮビットの出力１８を制御する。
ルをみてＮビットの出力１８を制御する。
【００２３】ただし、Ｎビット出力を変化させるのは、
内部クロック１３がクロック動作をしているとき、すな
わち内部クロック制御信号６がＬｏｗレベルのときのみ
である。このとき、カウンタ回路１７は、判定結果１６
レベルがＬｏｗレベルのときＮビット出力１８をひとつ
カウントダウンし、判定結果１６レベルがＨｉｇｈレベ
ルのときＮビット出力１８をひとつカウントアップす
る。
内部クロック１３がクロック動作をしているとき、すな
わち内部クロック制御信号６がＬｏｗレベルのときのみ
である。このとき、カウンタ回路１７は、判定結果１６
レベルがＬｏｗレベルのときＮビット出力１８をひとつ
カウントダウンし、判定結果１６レベルがＨｉｇｈレベ
ルのときＮビット出力１８をひとつカウントアップす
る。
【００２４】内部クロック制御信号６がＨｉｇｈレベル
になったら、その時点のＮビット出力１８の値を保持
し、その後内部クロック制御信号６がＬｏｗレベルにな
ったら、以前に保持した値からＮビット出力１８の制御
が開始される。
になったら、その時点のＮビット出力１８の値を保持
し、その後内部クロック制御信号６がＬｏｗレベルにな
ったら、以前に保持した値からＮビット出力１８の制御
が開始される。
【００２５】遅延回路１９は、Ｎビット信号１８の値か
ら帰還クロック１４の負荷される負荷容量を制御する。
ら帰還クロック１４の負荷される負荷容量を制御する。
【００２６】本発明の実施例として遅延回路１９の回路
構成の一例を図３に示す。
構成の一例を図３に示す。
【００２７】図３を参照して、Ｎビットの信号１８の各
ビット２０、２３、…、２６（第Ｎビット）は、トラン
ジスタ２１、２４、…、２７のゲート端子に接続され、
各トランジスタ２１、２４、…、２７のソースには、一
端を接地した容量値の異なる容量素子２２、２５、…、
２８の他端がそれぞれ接続されている。容量素子２５の
容量値は、容量素子２２の容量値の２倍に、容量素子２
８の容量値は、容量素子２２の容量値のＮ倍に設定す
る。
ビット２０、２３、…、２６（第Ｎビット）は、トラン
ジスタ２１、２４、…、２７のゲート端子に接続され、
各トランジスタ２１、２４、…、２７のソースには、一
端を接地した容量値の異なる容量素子２２、２５、…、
２８の他端がそれぞれ接続されている。容量素子２５の
容量値は、容量素子２２の容量値の２倍に、容量素子２
８の容量値は、容量素子２２の容量値のＮ倍に設定す
る。
【００２８】各トランジスタ２１、２４、…、２７のド
レインは共通接続されて帰還クロック１４に接続され、
Ｎビットのカウンタ出力信号１８のカウンタ値に対応し
た負荷容量が帰還クロック１４に負荷されることにな
る。
レインは共通接続されて帰還クロック１４に接続され、
Ｎビットのカウンタ出力信号１８のカウンタ値に対応し
た負荷容量が帰還クロック１４に負荷されることにな
る。
【００２９】この帰還クロック１４への負荷回路は、内
部クロック１３が動作しているときには帰還クロック１
４と内部クロック１３の位相差の位相方向を常にモニタ
ーして負荷調整をするため、各デバイスごとのデバイス
パラメータの相違に対応することはもちろん、温度変化
にまで対応して前記位相差を解消することが可能であ
る。
部クロック１３が動作しているときには帰還クロック１
４と内部クロック１３の位相差の位相方向を常にモニタ
ーして負荷調整をするため、各デバイスごとのデバイス
パラメータの相違に対応することはもちろん、温度変化
にまで対応して前記位相差を解消することが可能であ
る。
【００３０】デバイスパラメータの違いで、従来、帰還
クロック１４と内部クロック１３に周期の１０％程度の
位相差が生ずるという測定結果があるが、本発明の実施
の形態に係る回路構成により、位相判定回路の不感帯の
みの１％以下にすることが可能である。
クロック１４と内部クロック１３に周期の１０％程度の
位相差が生ずるという測定結果があるが、本発明の実施
の形態に係る回路構成により、位相判定回路の不感帯の
みの１％以下にすることが可能である。
【００３１】図２は、本発明の第２の実施の形態の構成
を示す図である。第２の実施の形態では、前記第１の実
施の形態のカウンタ回路１７を備えず、遅延回路１９に
入るＮビットの信号２９は、Ｎビットの値を決定する際
には外部から供給され、値の決定後はデバイス内部のヒ
ューズ回路３０から供給される。
を示す図である。第２の実施の形態では、前記第１の実
施の形態のカウンタ回路１７を備えず、遅延回路１９に
入るＮビットの信号２９は、Ｎビットの値を決定する際
には外部から供給され、値の決定後はデバイス内部のヒ
ューズ回路３０から供給される。
【００３２】また、位相判定回路１５の出力１６は、デ
バイス外部に出力される構成をとり、予め回路的に遅延
回路１９の容量が帰還クロック１４に負荷されていない
場合には、帰還クロック１４の方が内部クロック１３よ
りも早い位相となるように設定しておき、位相判定回路
１５の出力１６はＨｉｇｈレベルになるようにしてお
く。
バイス外部に出力される構成をとり、予め回路的に遅延
回路１９の容量が帰還クロック１４に負荷されていない
場合には、帰還クロック１４の方が内部クロック１３よ
りも早い位相となるように設定しておき、位相判定回路
１５の出力１６はＨｉｇｈレベルになるようにしてお
く。
【００３３】Ｎビットの信号２９の値は、例えばウェハ
ーテストの段階で決定する。
ーテストの段階で決定する。
【００３４】内部クロック停止制御信号６をＬｏｗレベ
ルに固定し、ウェハーテスト用のＬＳＩテスタから、外
部クロック１にクロックを供給し、Ｎビット信号２９に
は、０からスタートし１ビットずつ値をインクリメント
（増加）していく。その際、位相判定回路１５の出力１
６をテスタは監視し続ける。
ルに固定し、ウェハーテスト用のＬＳＩテスタから、外
部クロック１にクロックを供給し、Ｎビット信号２９に
は、０からスタートし１ビットずつ値をインクリメント
（増加）していく。その際、位相判定回路１５の出力１
６をテスタは監視し続ける。
【００３５】Ｎビット信号２９のインクリメントを続け
ていくと、あるとき位相判定回路１５の出力１６がＨｉ
ｇｈレベルからＬｏｗレベルになる。この変化時のＮビ
ットの信号２９は最も帰還クロック１４と内部クロック
１３の位相差が少ないときであるといえ、このＮビット
信号２９の値をテスタで記憶し、ヒューズカット工程に
おいて、記憶した値に対応したヒューズ回路３０をカッ
トし、Ｎビット信号２９を外部からの供給信号ではなく
ヒューズ回路３０からの供給信号に切り替える。
ていくと、あるとき位相判定回路１５の出力１６がＨｉ
ｇｈレベルからＬｏｗレベルになる。この変化時のＮビ
ットの信号２９は最も帰還クロック１４と内部クロック
１３の位相差が少ないときであるといえ、このＮビット
信号２９の値をテスタで記憶し、ヒューズカット工程に
おいて、記憶した値に対応したヒューズ回路３０をカッ
トし、Ｎビット信号２９を外部からの供給信号ではなく
ヒューズ回路３０からの供給信号に切り替える。
【００３６】この方法では、デバイス組立品でＮビット
信号２９は固定となるため、デバイス温度変化には随時
対応することはできないが、各デバイスごとに異なるデ
バイスパラメータによる内部クロックと帰還クロックの
位相差は解消される。また、アップ／ダウンカウンタ回
路が不要であるため、デバイスサイズの面で有利であ
る。
信号２９は固定となるため、デバイス温度変化には随時
対応することはできないが、各デバイスごとに異なるデ
バイスパラメータによる内部クロックと帰還クロックの
位相差は解消される。また、アップ／ダウンカウンタ回
路が不要であるため、デバイスサイズの面で有利であ
る。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
デバイスパラメータの各デバイスごとの相違、また、設
計段階での見積もりとのずれによる内部クロックと帰還
クロックの位相差を解消することができるという効果を
有する。
デバイスパラメータの各デバイスごとの相違、また、設
計段階での見積もりとのずれによる内部クロックと帰還
クロックの位相差を解消することができるという効果を
有する。
【００３８】また、本発明においては、実際に動作して
いる状態で常に内部クロックと帰還クロックとをモニタ
ーして位相を調整することで、デバイスの温度変化によ
る位相差も解消することができる。
いる状態で常に内部クロックと帰還クロックとをモニタ
ーして位相を調整することで、デバイスの温度変化によ
る位相差も解消することができる。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図３】本発明の実施の形態における負荷回路を示す図
である。
である。
【図４】従来技術の構成を示す図である。
【図５】従来技術（特開平３−２１７９１３号公報）に
記載の構成を示す図である。
記載の構成を示す図である。
１ 外部クロック ２ 位相判定回路 ３ クロック発生回路 ４ クロック発生回路の出力 ５ 電源端子 ６ 内部クロック停止制御信号 ７ 選択回路 ８ 電源端子 ９ 接地端子 １０ 選択回路 １１ 内部クロックのバッファ回路 １２ 帰還クロックのバッファ回路 １３ 内部クロック １４ 帰還クロック １５ 位相判定回路 １６ 位相判定結果 １７ アップ／ダウンカウンタ １８ カウンタ出力 １９ 遅延回路 ２９ Ｎビット信号 ３０ ヒューズ回路 ２０、２３、２６ １〜Ｎビット信号 ２１、２４、２７ トランジスタ ２２、２５、２８ 容量素子
Claims (5)
- 【請求項１】外部クロックを波形整形し、デバイス内部
で用いるクロック（「内部クロック」という）と前記外
部クロックで位相差を解消するように位相調整するクロ
ック発生器において、 位相調整のためのフィードバック用クロックとして前記
内部クロックと同等な位相となるクロック（「帰還クロ
ック」という）と、前記外部クロックと前記帰還クロッ
クの位相を判定してクロックを出力するクロック発生回
路と、 前記クロック発生回路の出力を入力とし、互いに並設さ
れてなる第１、第２のバッファ回路と、 前記第１、第２のバッファ回路の出力である前記内部ク
ロックと前記帰還クロックとの位相差を検出する位相判
定回路と、 前記位相判定回路の判定出力結果に基づき前記帰還クロ
ックの遅延を調整する遅延回路と、 を備え、 前記帰還クロックと前記内部クロックの位相合わせを調
整自在としたことを特徴とするクロック発生回路。 - 【請求項２】前記帰還クロックに付加する遅延回路が、
複数ビットの選択信号より容量値を選択できる負荷回路
からなることを特徴とする請求項１記載のクロック発生
回路。 - 【請求項３】前記複数ビットの選択信号が、前記位相判
定回路の判定出力によりアカウント値をアップ又はダウ
ンするカウンタ回路で生成されることを特徴とする請求
項２記載のクロック発生回路。 - 【請求項４】前記複数ビットの選択信号を、前記位相判
定回路の判定出力結果を用いてヒューズ素子の切断によ
り生成する請求項２記載のクロック発生回路。 - 【請求項５】前記遅延回路が、前記遅延クロックを前記
複数ビットの選択信号を制御入力とするスイッチトラン
ジスタを介して容量に接続した構成とされたことを特徴
とする請求項１記載のクロック発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148150A JP2885186B2 (ja) | 1996-05-17 | 1996-05-17 | 位相調整回路 |
| US08/827,730 US6002732A (en) | 1996-05-17 | 1997-04-08 | Method and apparatus for adjusting phase of internal clock signal |
| KR1019970019505A KR100273829B1 (ko) | 1996-05-17 | 1997-05-16 | 내부 클럭 신호의 위상 조절 방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148150A JP2885186B2 (ja) | 1996-05-17 | 1996-05-17 | 位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307431A true JPH09307431A (ja) | 1997-11-28 |
| JP2885186B2 JP2885186B2 (ja) | 1999-04-19 |
Family
ID=15446389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148150A Expired - Fee Related JP2885186B2 (ja) | 1996-05-17 | 1996-05-17 | 位相調整回路 |
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|---|---|
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| JP (1) | JP2885186B2 (ja) |
| KR (1) | KR100273829B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005165A3 (en) * | 1998-11-25 | 2004-05-26 | Infineon Technologies AG | Delay lock loop circuit |
| US7248091B2 (en) | 2005-01-10 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device having delay drift compensation circuit that compensates for delay drift caused by temperature and voltage variations in clock tree |
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| US20070098813A1 (en) * | 2000-11-08 | 2007-05-03 | Fxs Ventures, Llc | Ophthalmic and contact lens solutions with a peroxide source and a preservative |
| JP5446112B2 (ja) * | 2008-03-31 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の動作監視方法 |
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|---|---|---|---|---|
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| US5767715A (en) * | 1995-09-29 | 1998-06-16 | Siemens Medical Systems, Inc. | Method and apparatus for generating timing pulses accurately skewed relative to clock |
| TW378289B (en) * | 1995-10-20 | 2000-01-01 | Matsushita Electric Industrial Co Ltd | Phase adjusting circuit, system including the same and phase adjusting method |
| US5771264A (en) * | 1996-08-29 | 1998-06-23 | Altera Corporation | Digital delay lock loop for clock signal frequency multiplication |
-
1996
- 1996-05-17 JP JP8148150A patent/JP2885186B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-08 US US08/827,730 patent/US6002732A/en not_active Expired - Lifetime
- 1997-05-16 KR KR1019970019505A patent/KR100273829B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1005165A3 (en) * | 1998-11-25 | 2004-05-26 | Infineon Technologies AG | Delay lock loop circuit |
| US7248091B2 (en) | 2005-01-10 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device having delay drift compensation circuit that compensates for delay drift caused by temperature and voltage variations in clock tree |
Also Published As
| Publication number | Publication date |
|---|---|
| US6002732A (en) | 1999-12-14 |
| KR970076249A (ko) | 1997-12-12 |
| JP2885186B2 (ja) | 1999-04-19 |
| KR100273829B1 (ko) | 2000-12-15 |
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