JPH10275023A - 集積回路用低パワー高精度クロック回路 - Google Patents
集積回路用低パワー高精度クロック回路Info
- Publication number
- JPH10275023A JPH10275023A JP10057178A JP5717898A JPH10275023A JP H10275023 A JPH10275023 A JP H10275023A JP 10057178 A JP10057178 A JP 10057178A JP 5717898 A JP5717898 A JP 5717898A JP H10275023 A JPH10275023 A JP H10275023A
- Authority
- JP
- Japan
- Prior art keywords
- oscillator
- circuit
- precision
- clock
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 低パワーでありながら高精度のクロック回路
を提供すること 【解決手段】 高精度発振器１２が、タイマーＡ回路１
６をクロックするのに用いられ、低パワー発振器２４が
タイマーＢ回路２２をクロックするのに用いられる。そ
してこのタイマーＢ回路はプロセッサクロックと同期化
され、プロセッサはプロセッサクロックがタイマーＢ回
路と非同期状態にあるときでもタイマーＢ回路を利用す
る。高精度発振器がプロセッサおよびタイマーＡ回路へ
のタイミングソースとして選択され、かつ低パワー発振
器がタイマーＢ回路をクロックするときには、プロセッ
サはプログラム制御の元で高精度クロックの周波数の観
点からオンチップ低パワー発振器の周波数を測定するこ
とができる。
を提供すること 【解決手段】 高精度発振器１２が、タイマーＡ回路１
６をクロックするのに用いられ、低パワー発振器２４が
タイマーＢ回路２２をクロックするのに用いられる。そ
してこのタイマーＢ回路はプロセッサクロックと同期化
され、プロセッサはプロセッサクロックがタイマーＢ回
路と非同期状態にあるときでもタイマーＢ回路を利用す
る。高精度発振器がプロセッサおよびタイマーＡ回路へ
のタイミングソースとして選択され、かつ低パワー発振
器がタイマーＢ回路をクロックするときには、プロセッ
サはプログラム制御の元で高精度クロックの周波数の観
点からオンチップ低パワー発振器の周波数を測定するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、低パワー集積回路
に関し、特に集積回路用の低パワーハイブリッドクロッ
ク回路に関する。
に関し、特に集積回路用の低パワーハイブリッドクロッ
ク回路に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は、クリスタル発振ク
ロック回路を用いてシステムに正確なクロックを提供し
ている。クリスタル発振クロック回路は、「オフチッ
プ」素子（即ちＩＣに対し組み込まれない回路）を用い
てシステムに対しより正確なクロックを提供している。
しかし、このようなオフチップ素子は、チップそのもの
のパワーの消費を増加させ、ある種の応用においては、
好ましいものではない。その結果多くのパワーに対し、
敏感なアプリケーションにおいては、他のタイプのクロ
ック回路例えば低パワーの集積回路即ち「オンチップ」
の発振器が用いられている。
ロック回路を用いてシステムに正確なクロックを提供し
ている。クリスタル発振クロック回路は、「オフチッ
プ」素子（即ちＩＣに対し組み込まれない回路）を用い
てシステムに対しより正確なクロックを提供している。
しかし、このようなオフチップ素子は、チップそのもの
のパワーの消費を増加させ、ある種の応用においては、
好ましいものではない。その結果多くのパワーに対し、
敏感なアプリケーションにおいては、他のタイプのクロ
ック回路例えば低パワーの集積回路即ち「オンチップ」
の発振器が用いられている。
【０００３】しかしこれらの低パワーのオンチップ発振
器は、電力を多く消費するが高精度のオフチップの素子
と同程度の精度は得られない。例えば、オンチップ発振
器のデバイス毎の周波数変動は、ＩＣの製造に必然的に
伴う処理プロセスの変動に起因して大きく変化する。そ
の結果、このような低パワーオンチップの発振器は、多
くの通信機器に対しては好ましいものではない。
器は、電力を多く消費するが高精度のオフチップの素子
と同程度の精度は得られない。例えば、オンチップ発振
器のデバイス毎の周波数変動は、ＩＣの製造に必然的に
伴う処理プロセスの変動に起因して大きく変化する。そ
の結果、このような低パワーオンチップの発振器は、多
くの通信機器に対しては好ましいものではない。
【０００４】そのため低パワーで高精度のクロック回路
を生成する試みが成されている。このような試みの例と
しては、米国特許第５，４３０，３９３号（発明者 Sha
nkar, et al. on Jul. 4, 1995, 発明の名称 "Integrat
ed Circuit with a Low-Power Mode and Clock Amplifi
er Circuit for Same."）がある。この米国特許に開示
された集積回路は、低パワーモードを有し、このモード
においては、クロック増幅器の少なくとも１つの切り換
えインバータ段は、ストップ信号に応答してディスエイ
ブル（切断）される。このストップ信号は、集積回路が
低パワーモードにあることを示している。
を生成する試みが成されている。このような試みの例と
しては、米国特許第５，４３０，３９３号（発明者 Sha
nkar, et al. on Jul. 4, 1995, 発明の名称 "Integrat
ed Circuit with a Low-Power Mode and Clock Amplifi
er Circuit for Same."）がある。この米国特許に開示
された集積回路は、低パワーモードを有し、このモード
においては、クロック増幅器の少なくとも１つの切り換
えインバータ段は、ストップ信号に応答してディスエイ
ブル（切断）される。このストップ信号は、集積回路が
低パワーモードにあることを示している。
【０００５】一実施例においては、各切り換えインバー
タ段は、ＣＭＯＳ切り換えインバータで、このインバー
タにはさらに別のＰチャネルトランジスタがインバータ
Ｐチャネルトランジスタのソースと正のパワー供給電圧
端末との間に接続され、さらに別のＮチャネルトランジ
スタがインバータＮチャネルトランジスタのソースと負
のパワー供給電圧端末との間に接続されている。
タ段は、ＣＭＯＳ切り換えインバータで、このインバー
タにはさらに別のＰチャネルトランジスタがインバータ
Ｐチャネルトランジスタのソースと正のパワー供給電圧
端末との間に接続され、さらに別のＮチャネルトランジ
スタがインバータＮチャネルトランジスタのソースと負
のパワー供給電圧端末との間に接続されている。
【０００６】非切り換えインバータ段は、低パワーモー
ドの間活性状態を維持し、クロック入力信号のＤＣ値を
クロック増幅器の切り換えポイント近傍に維持してい
る。しかし、クロック入力信号のこのＤＣ値を維持する
こと以外に、この回路は経過時間を決定する他の手段を
もたない。さらにまたストップ信号は、発振器そのもの
に関連するだけでシステムクロックには関係していな
い。
ドの間活性状態を維持し、クロック入力信号のＤＣ値を
クロック増幅器の切り換えポイント近傍に維持してい
る。しかし、クロック入力信号のこのＤＣ値を維持する
こと以外に、この回路は経過時間を決定する他の手段を
もたない。さらにまたストップ信号は、発振器そのもの
に関連するだけでシステムクロックには関係していな
い。
【０００７】ＩＣクロック回路により必要とされるパワ
ーを低下させる他の試みは米国特許第５，１２６，６９
５号（Abe et al. on Jun. 30, 1992,発明の名称 "Semi
conductor Integrated Circuit Device Operated with
an Applied Voltage Lower than Required by its Cloc
k Oscillator."）がある。この米国特許に開示された半
導体集積回路デバイスは、第１電圧により駆動される第
１発振器回路を有し、この第１発振器回路は内部回路用
の内部システムクロック信号として用いられる第１クロ
ック信号を生成する。
ーを低下させる他の試みは米国特許第５，１２６，６９
５号（Abe et al. on Jun. 30, 1992,発明の名称 "Semi
conductor Integrated Circuit Device Operated with
an Applied Voltage Lower than Required by its Cloc
k Oscillator."）がある。この米国特許に開示された半
導体集積回路デバイスは、第１電圧により駆動される第
１発振器回路を有し、この第１発振器回路は内部回路用
の内部システムクロック信号として用いられる第１クロ
ック信号を生成する。
【０００８】第２発振器回路は、第１電圧よりも低い第
２電圧により駆動され、第２クロック信号を生成する。
昇電圧回路は、この第２クロック信号に基づいてステッ
プアップ電圧を生成し、このステップアップ電圧は第１
電圧よりも高く、そして第１発振器回路と内部回路にそ
の回路ソース電圧として供給される。他の実施例におい
ては、発振検出回路は、第１発振器回路が発振状態か、
あるいは非発振状態かを検出し、第１発振器回路が非発
振状態にある時には第１タイプのクロック選択制御信号
を生成し、第１発振器回路が発振状態にあるときには第
２タイプのクロック選択制御信号を生成する。
２電圧により駆動され、第２クロック信号を生成する。
昇電圧回路は、この第２クロック信号に基づいてステッ
プアップ電圧を生成し、このステップアップ電圧は第１
電圧よりも高く、そして第１発振器回路と内部回路にそ
の回路ソース電圧として供給される。他の実施例におい
ては、発振検出回路は、第１発振器回路が発振状態か、
あるいは非発振状態かを検出し、第１発振器回路が非発
振状態にある時には第１タイプのクロック選択制御信号
を生成し、第１発振器回路が発振状態にあるときには第
２タイプのクロック選択制御信号を生成する。
【０００９】クロック信号選択回路は、出力用に第２ク
ロック信号または第１クロック信号をそれぞれ選択する
ために、第１タイプまたは第２タイプのクロック選択制
御信号のいずれかを受信するように接続されている。こ
の発振検出回路は、第１発振器回路が発振状態にあると
きには第２発振器回路の発振を停止させる。しかし、こ
のデバイスは、その目的を達成するために２つのパワー
供給装置と選択回路からなる複雑なシステムを必要とす
る欠点がある。
ロック信号または第１クロック信号をそれぞれ選択する
ために、第１タイプまたは第２タイプのクロック選択制
御信号のいずれかを受信するように接続されている。こ
の発振検出回路は、第１発振器回路が発振状態にあると
きには第２発振器回路の発振を停止させる。しかし、こ
のデバイスは、その目的を達成するために２つのパワー
供給装置と選択回路からなる複雑なシステムを必要とす
る欠点がある。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、低パワー高精度のクロック回路を提供すること、
および発振器クロック信号を集積回路に与える方法を提
供することである。さらに集積回路全体に対し、高価あ
るいは複雑な回路を付与することなく、さらにまた現在
の製造技術により容易に製造される回路構成を提供する
ことである。
的は、低パワー高精度のクロック回路を提供すること、
および発振器クロック信号を集積回路に与える方法を提
供することである。さらに集積回路全体に対し、高価あ
るいは複雑な回路を付与することなく、さらにまた現在
の製造技術により容易に製造される回路構成を提供する
ことである。
【００１１】
【課題を解決するための手段】本発明の集積回路用高精
度低パワーのクロック回路は、高精度のクロックを与え
るために、オフチップクリスタルにインタフェースする
高精度のクリスタル発振器を有し、一方で内部の（オン
チップの）低パワー発振器が低パワーのクロックソース
を提供する。いずれかのクロック装置がプログラム制御
の元でプロセッサを駆動するよう選択される。高精度か
つ安定性が必要な場合にはクリスタル発振器がプロセッ
サクロックとして選択され、低パワーが必要とされると
きには低パワー発振器が、プロセッサクロックとして選
択され、その間高精度クロックはディスエイブルされて
いる。
度低パワーのクロック回路は、高精度のクロックを与え
るために、オフチップクリスタルにインタフェースする
高精度のクリスタル発振器を有し、一方で内部の（オン
チップの）低パワー発振器が低パワーのクロックソース
を提供する。いずれかのクロック装置がプログラム制御
の元でプロセッサを駆動するよう選択される。高精度か
つ安定性が必要な場合にはクリスタル発振器がプロセッ
サクロックとして選択され、低パワーが必要とされると
きには低パワー発振器が、プロセッサクロックとして選
択され、その間高精度クロックはディスエイブルされて
いる。
【００１２】高精度発振器が、第１タイマー回路（タイ
マーＡ回路）をクロックするのに用いられ、低パワー発
振器が第２タイマー回路（タイマーＢ回路）をクロック
するのに用いられる。そしてこのタイマーＢ回路はプロ
セッサクロックと同期化され、プロセッサはプロセッサ
クロックがタイマーＢ回路と非同期状態にあるときでも
タイマーＢ回路を利用する。高精度発振器がプロセッサ
およびタイマーＡ回路へのタイミングソースとして選択
され、かつ低パワー発振器がタイマーＢ回路をクロック
するときには、プロセッサはプログラム制御の元で高精
度クロックの周波数の観点からオンチップ低パワー発振
器の周波数を測定することができる。
マーＡ回路）をクロックするのに用いられ、低パワー発
振器が第２タイマー回路（タイマーＢ回路）をクロック
するのに用いられる。そしてこのタイマーＢ回路はプロ
セッサクロックと同期化され、プロセッサはプロセッサ
クロックがタイマーＢ回路と非同期状態にあるときでも
タイマーＢ回路を利用する。高精度発振器がプロセッサ
およびタイマーＡ回路へのタイミングソースとして選択
され、かつ低パワー発振器がタイマーＢ回路をクロック
するときには、プロセッサはプログラム制御の元で高精
度クロックの周波数の観点からオンチップ低パワー発振
器の周波数を測定することができる。
【００１３】オンチップ低パワー発振器の周波数が決定
されると、プロセッサは、プログラム制御の元でタイミ
ングの問題を修正し、これによりシステムが低パワーク
ロックがプロセッサクロックとして選択され、高精度ク
ロックがディスエイブルされてパワーを削減している間
でも高い精度でもって動作できるようになる。かくして
オンチップの低パワー発振器の絶対周波数を制御するの
ではなく、本発明の二重のクロック構成により周波数変
動が容易に測定され、プロセッサのプログラム制御を正
当化することの理由となる。
されると、プロセッサは、プログラム制御の元でタイミ
ングの問題を修正し、これによりシステムが低パワーク
ロックがプロセッサクロックとして選択され、高精度ク
ロックがディスエイブルされてパワーを削減している間
でも高い精度でもって動作できるようになる。かくして
オンチップの低パワー発振器の絶対周波数を制御するの
ではなく、本発明の二重のクロック構成により周波数変
動が容易に測定され、プロセッサのプログラム制御を正
当化することの理由となる。
【００１４】本発明により、クロックをできる限り論理
的にターンオフし、かつクロックをターンオンして戻す
より実際的かつ効率的な方法を提供することにより電力
消費をおさえることができる。プログラム制御によりプ
ロセッサは、「ストップセット」制御信号により効率的
にターンオフしたり、ターンオンする。このプロセッサ
は、所望の間隔をカウントするためにタイマーＢ回路を
構成し、「ディスエイブル」制御信号により高精度発振
器をターンオフし、そして「ストップクロック」制御信
号により高精度プロセッサのクロックを停止させる。
的にターンオフし、かつクロックをターンオンして戻す
より実際的かつ効率的な方法を提供することにより電力
消費をおさえることができる。プログラム制御によりプ
ロセッサは、「ストップセット」制御信号により効率的
にターンオフしたり、ターンオンする。このプロセッサ
は、所望の間隔をカウントするためにタイマーＢ回路を
構成し、「ディスエイブル」制御信号により高精度発振
器をターンオフし、そして「ストップクロック」制御信
号により高精度プロセッサのクロックを停止させる。
【００１５】タイマーＢ回路は、低パワー発振器をその
クロックソースとして用いて動作するので、他の回路の
全てが完全にシャットダウンしている間でも低パワーモ
ードで動作し続ける。タイマーＢ回路が所定のインター
バルをカウントアウトすると、高精度発振器は、プロセ
ッサクロックソースが「ストップクリア」制御信号を介
してプロセッサが進むにつれて高精度発振器はターンオ
ンに戻される。
クロックソースとして用いて動作するので、他の回路の
全てが完全にシャットダウンしている間でも低パワーモ
ードで動作し続ける。タイマーＢ回路が所定のインター
バルをカウントアウトすると、高精度発振器は、プロセ
ッサクロックソースが「ストップクリア」制御信号を介
してプロセッサが進むにつれて高精度発振器はターンオ
ンに戻される。
【００１６】
【発明の実施の形態】図１は本発明の一実施例によるハ
イブリッドクロック回路を示す。同図において、高精度
のクリスタルクロックソースである外部クロック装置１
０が従来の入力と出力を介して、集積回路１００上の高
精度発振器１２に接続される。オフチップの外部クロッ
ク装置１０へのインタフェースは、高精度発振器１２が
集積回路１００用のクロックとして機能できるような高
精度の周波数安定性を与える。集積回路１００上の低パ
ワー発振器２４は、集積回路１００へのオンチップの低
周波クロックソースである。
イブリッドクロック回路を示す。同図において、高精度
のクリスタルクロックソースである外部クロック装置１
０が従来の入力と出力を介して、集積回路１００上の高
精度発振器１２に接続される。オフチップの外部クロッ
ク装置１０へのインタフェースは、高精度発振器１２が
集積回路１００用のクロックとして機能できるような高
精度の周波数安定性を与える。集積回路１００上の低パ
ワー発振器２４は、集積回路１００へのオンチップの低
周波クロックソースである。
【００１７】本発明によれば、外部クロック装置１０と
組み合わせた高精度発振器１２とあるいは低パワー発振
器２４のいずれかがプロセッサクロックソースとして選
択され、プログラム制御の元でプログラマブルプロセッ
サ１８を駆動する。高精度と高い安定性が必要な第１モ
ードにおいては、高精度発振器１２と外部クロック装置
１０がプロセッサクロックソースとして選択される。低
パワーが必要とされる第２モードにおいては、低パワー
発振器２４がプロセッサクロックソースとして選択さ
れ、高精度発振器１２はディスエイブルされている。
組み合わせた高精度発振器１２とあるいは低パワー発振
器２４のいずれかがプロセッサクロックソースとして選
択され、プログラム制御の元でプログラマブルプロセッ
サ１８を駆動する。高精度と高い安定性が必要な第１モ
ードにおいては、高精度発振器１２と外部クロック装置
１０がプロセッサクロックソースとして選択される。低
パワーが必要とされる第２モードにおいては、低パワー
発振器２４がプロセッサクロックソースとして選択さ
れ、高精度発振器１２はディスエイブルされている。
【００１８】高精度発振器１２と低パワー発振器２４の
両方とも平滑化マルチプレクサ１４に接続され、この平
滑化マルチプレクサ１４は２つのクロック入力を切り換
える。平滑化マルチプレクサ１４はいずれの入力とも変
化しないときには、入力間で切り換えることによりグリ
ッチフリーの出力を出せるような制御論理回路を有する
マルチプレクサである。次に本発明の平滑化マルチプレ
クサ１４の動作について説明する。平滑化マルチプレク
サ１４のマルチプレクサ選択信号が変わった時には、制
御論理回路は低パワー発振器２４からのクロックサイク
ルの末尾エッジを待機する。この状態が検出されると平
滑化マルチプレクサ１４は、高精度発振器１２からのク
ロックサイクルの次の末尾エッジの直後まで入力間の切
り換えを待機する。
両方とも平滑化マルチプレクサ１４に接続され、この平
滑化マルチプレクサ１４は２つのクロック入力を切り換
える。平滑化マルチプレクサ１４はいずれの入力とも変
化しないときには、入力間で切り換えることによりグリ
ッチフリーの出力を出せるような制御論理回路を有する
マルチプレクサである。次に本発明の平滑化マルチプレ
クサ１４の動作について説明する。平滑化マルチプレク
サ１４のマルチプレクサ選択信号が変わった時には、制
御論理回路は低パワー発振器２４からのクロックサイク
ルの末尾エッジを待機する。この状態が検出されると平
滑化マルチプレクサ１４は、高精度発振器１２からのク
ロックサイクルの次の末尾エッジの直後まで入力間の切
り換えを待機する。
【００１９】平滑化マルチプレクサ１４は、高精度発振
器１２の出力サイクルをカウントするタイマーＡ回路１
６とプログラマブルプロセッサ１８の両方に出力する。
プログラマブルプロセッサ１８への出力は、タイマーＢ
回路２２の同期化装置２０への出力ともなる。タイマー
Ｂ回路２２は低パワー発振器２４の出力サイクルをカウ
ントして一定のタイミングメカニズムを与えるためにタ
イマーＢ回路２２と高精度発振器１２との間の周波数を
モニタしタイミング関係を決定する。
器１２の出力サイクルをカウントするタイマーＡ回路１
６とプログラマブルプロセッサ１８の両方に出力する。
プログラマブルプロセッサ１８への出力は、タイマーＢ
回路２２の同期化装置２０への出力ともなる。タイマー
Ｂ回路２２は低パワー発振器２４の出力サイクルをカウ
ントして一定のタイミングメカニズムを与えるためにタ
イマーＢ回路２２と高精度発振器１２との間の周波数を
モニタしタイミング関係を決定する。
【００２０】低パワー発振器２４がタイミングの精度が
低くてもよいアプリケーション用のプロセッサクロック
装置として用いられる場合でも、低パワー発振器２４は
タイマーＢ回路２２をクロックするために用いられる。
タイマーＢ回路２２は、同期化装置２０を介してプログ
ラマブルプロセッサ１８に出力し、その結果プログラマ
ブルプロセッサ１８はプロセッサクロック装置がタイマ
ーＢ回路２２に非同期の場合でも、即ち高精度発振器１
２がプロセッサクロック装置として用いられる場合で
も、タイマーＢ回路２２を用いることができる。プロセ
ッサクロックは、２つの要素間の２本の接続ラインによ
りタイマーＡ回路１６をクロックするのに用いられる。
低くてもよいアプリケーション用のプロセッサクロック
装置として用いられる場合でも、低パワー発振器２４は
タイマーＢ回路２２をクロックするために用いられる。
タイマーＢ回路２２は、同期化装置２０を介してプログ
ラマブルプロセッサ１８に出力し、その結果プログラマ
ブルプロセッサ１８はプロセッサクロック装置がタイマ
ーＢ回路２２に非同期の場合でも、即ち高精度発振器１
２がプロセッサクロック装置として用いられる場合で
も、タイマーＢ回路２２を用いることができる。プロセ
ッサクロックは、２つの要素間の２本の接続ラインによ
りタイマーＡ回路１６をクロックするのに用いられる。
【００２１】高精度発振器１２を必要としないようなパ
ワーを節約する動作においては、プログラマブルプロセ
ッサ１８はディスエイブル信号２６を高精度発振器１２
に出力する。しかし、高精度の発振器クロック（外部ク
ロック装置１０と組み合わせた高精度発振器１２）が、
プログラマブルプロセッサ１８へのタイミングソース
（タイマーＡ回路へのタイミングソースを含む）として
必要とされる場合には、プログラマブルプロセッサ１８
はクロック選択信号２７を平滑化マルチプレクサ１４に
送り高精度発振器１２が選択され、そして平滑化マルチ
プレクサ１４を介してプログラマブルプロセッサ１８に
さらに送信されてプロセッサクロック装置として機能す
る。
ワーを節約する動作においては、プログラマブルプロセ
ッサ１８はディスエイブル信号２６を高精度発振器１２
に出力する。しかし、高精度の発振器クロック（外部ク
ロック装置１０と組み合わせた高精度発振器１２）が、
プログラマブルプロセッサ１８へのタイミングソース
（タイマーＡ回路へのタイミングソースを含む）として
必要とされる場合には、プログラマブルプロセッサ１８
はクロック選択信号２７を平滑化マルチプレクサ１４に
送り高精度発振器１２が選択され、そして平滑化マルチ
プレクサ１４を介してプログラマブルプロセッサ１８に
さらに送信されてプロセッサクロック装置として機能す
る。
【００２２】高精度発振器１２が動作中の場合でも低パ
ワー発振器２４はタイマーＢ回路２２をクロックし、そ
の結果プログラム制御下のプログラマブルプロセッサ１
８は、低パワー発振器２４の周波数を高精度クロック
（外部クロック装置１０と組み合わせた高精度発振器１
２）の周波数との関連において測定する。プログラマブ
ルプロセッサ１８はこのことをタイマーＡ回路１６と同
期化装置２０のクロックサイクルをモニタして、低パワ
ー発振器２４の出力サイクルと高精度発振器１２の出力
サイクルの間のタイミング関係を特定することにより実
行する。
ワー発振器２４はタイマーＢ回路２２をクロックし、そ
の結果プログラム制御下のプログラマブルプロセッサ１
８は、低パワー発振器２４の周波数を高精度クロック
（外部クロック装置１０と組み合わせた高精度発振器１
２）の周波数との関連において測定する。プログラマブ
ルプロセッサ１８はこのことをタイマーＡ回路１６と同
期化装置２０のクロックサイクルをモニタして、低パワ
ー発振器２４の出力サイクルと高精度発振器１２の出力
サイクルの間のタイミング関係を特定することにより実
行する。
【００２３】かくして低パワー発振器２４の周波数が一
旦決定されると、プログラマブルプロセッサ１８はこの
タイミング関係を用いて高精度発振器１２と低パワー発
振器２４との間のクロックサイクルの差を補正（accoun
t for） する。特にこのタイミング関係を用いることに
より本発明のシステムは、低パワー発振器２４がプロセ
ッサクロックのタイミングソースとしてその後選択され
て、高精度発振器１２がパワーを節約するためにディス
エイブル信号２６を介してディスエイブルされた場合で
も高い精度でもって動作できるようになる。
旦決定されると、プログラマブルプロセッサ１８はこの
タイミング関係を用いて高精度発振器１２と低パワー発
振器２４との間のクロックサイクルの差を補正（accoun
t for） する。特にこのタイミング関係を用いることに
より本発明のシステムは、低パワー発振器２４がプロセ
ッサクロックのタイミングソースとしてその後選択され
て、高精度発振器１２がパワーを節約するためにディス
エイブル信号２６を介してディスエイブルされた場合で
も高い精度でもって動作できるようになる。
【００２４】従来技術によるアプローチと比較して、本
発明のプログラマブルプロセッサ１８は、このタイミン
グ関係を用いて高精度発振器１２への切り換えの時間間
隔をカウントするために調整することができる。この本
発明のアプローチは、同期の必要性を低減あるいはなく
すことができる。本発明により、いかにタイミング関係
が用いられるかを次に説明する。プログラマブルプロセ
ッサ１８はタイマーＡ回路１６を設定して、所望のスリ
ープタイムＺの一部である所定の間隔Ｘをカウントす
る。ここでＺ＝Ｘ*Ｙ
発明のプログラマブルプロセッサ１８は、このタイミン
グ関係を用いて高精度発振器１２への切り換えの時間間
隔をカウントするために調整することができる。この本
発明のアプローチは、同期の必要性を低減あるいはなく
すことができる。本発明により、いかにタイミング関係
が用いられるかを次に説明する。プログラマブルプロセ
ッサ１８はタイマーＡ回路１６を設定して、所望のスリ
ープタイムＺの一部である所定の間隔Ｘをカウントす
る。ここでＺ＝Ｘ*Ｙ
【００２５】タイマーＡ回路１６は時間間隔Ｘをカウン
トアウトしている間、タイマーＢ回路２２はイネーブル
されて確実にカウントできる。タイマーＡ回路１６の時
間間隔Ｘのカウントアウトを完了すると、タイマーＢ回
路２２は時間間隔Ｘの間低パワー発振器２４からタイマ
ーＢ回路２２内でＬＰＣで表されるいかなる数の対応す
るサイクルがカウントされたかを決定するためにチェッ
クされる。プログラマブルプロセッサ１８がスリープモ
ードにおかれるとタイマーＢ回路２２は、スリープタイ
ムＺをカウントアウトするようプログラムされる。具体
的に説明すると、タイマーＢ回路２２はプログラマブル
プロセッサ１８をウェークアップする前に低パワー発振
器２４のＬＰＣ*Ｙのサイクルをカウントアウトするよ
うプログラムされる。
トアウトしている間、タイマーＢ回路２２はイネーブル
されて確実にカウントできる。タイマーＡ回路１６の時
間間隔Ｘのカウントアウトを完了すると、タイマーＢ回
路２２は時間間隔Ｘの間低パワー発振器２４からタイマ
ーＢ回路２２内でＬＰＣで表されるいかなる数の対応す
るサイクルがカウントされたかを決定するためにチェッ
クされる。プログラマブルプロセッサ１８がスリープモ
ードにおかれるとタイマーＢ回路２２は、スリープタイ
ムＺをカウントアウトするようプログラムされる。具体
的に説明すると、タイマーＢ回路２２はプログラマブル
プロセッサ１８をウェークアップする前に低パワー発振
器２４のＬＰＣ*Ｙのサイクルをカウントアウトするよ
うプログラムされる。
【００２６】図２は本発明の第２の実施例を示す。同図
において、パワーはクロックをできる限り論理的にター
ンオフする、言い換えるとストップクロック機能を具備
することによりパワーをセーブする。しかし、ストップ
クロックモードをより実際的にするためにクロックをオ
ン状態に戻す有効な方法が必要である。したがって本発
明の第２実施例は、プログラマブルプロセッサ１８がス
トップクロック制御装置３４を介してできるだけ論理的
にクロックをターンオフするようにタイマーＢ回路２２
とともに同一の低パワー発振器２４を用いている。
において、パワーはクロックをできる限り論理的にター
ンオフする、言い換えるとストップクロック機能を具備
することによりパワーをセーブする。しかし、ストップ
クロックモードをより実際的にするためにクロックをオ
ン状態に戻す有効な方法が必要である。したがって本発
明の第２実施例は、プログラマブルプロセッサ１８がス
トップクロック制御装置３４を介してできるだけ論理的
にクロックをターンオフするようにタイマーＢ回路２２
とともに同一の低パワー発振器２４を用いている。
【００２７】特にプログラマブルプロセッサ１８は、所
望の時間間隔をカウントアウトするようタイマーＢ回路
２２を構成する。高精度発振器１２がプログラマブルプ
ロセッサ１８からのディスエイブル信号２６によりター
ンオフされ、そしてその後ストップセット制御装置３２
を介して機能を停止させる。タイマーＢ回路２２は、低
パワー発振器２４をクロックソースとして用いることに
より動作しているので、タイマーＢ回路２２は全ての他
の回路が完全にシャットダウンしている間でも低パワー
モードで動作を継続する。タイマーＢ回路２２が所定の
時間間隔をカウントアウトすると、システムクロックは
ストップクリア信号３６を介してターンオンに戻され
て、プログラマブルプロセッサ１８が処理を促進する。
望の時間間隔をカウントアウトするようタイマーＢ回路
２２を構成する。高精度発振器１２がプログラマブルプ
ロセッサ１８からのディスエイブル信号２６によりター
ンオフされ、そしてその後ストップセット制御装置３２
を介して機能を停止させる。タイマーＢ回路２２は、低
パワー発振器２４をクロックソースとして用いることに
より動作しているので、タイマーＢ回路２２は全ての他
の回路が完全にシャットダウンしている間でも低パワー
モードで動作を継続する。タイマーＢ回路２２が所定の
時間間隔をカウントアウトすると、システムクロックは
ストップクリア信号３６を介してターンオンに戻され
て、プログラマブルプロセッサ１８が処理を促進する。
【００２８】本発明の代表的なアプリケーションは、コ
ードレスの受話器でバッテリの長寿命の利点を享受でき
る。大部分の時間、これらのコードレス受話器は発呼と
着呼を単に待機しているだけである。この無駄時間は、
着呼が存在するか否かを決定するために基地局に周期的
にポーリングすることから成り立っている。このポーリ
ング動作の間、本発明のプログラマブルプロセッサ１８
は、高精度発振器１２（外部クロック装置１０を含む）
をシステムクロックとして用い、さらに他の通常動作に
加えて、プログラマブルプロセッサ１８は低パワー発振
器２４の現在の周波数を測定するために、タイマーＡ回
路１６とタイマーＢ回路２２をそれぞれ用いる。
ードレスの受話器でバッテリの長寿命の利点を享受でき
る。大部分の時間、これらのコードレス受話器は発呼と
着呼を単に待機しているだけである。この無駄時間は、
着呼が存在するか否かを決定するために基地局に周期的
にポーリングすることから成り立っている。このポーリ
ング動作の間、本発明のプログラマブルプロセッサ１８
は、高精度発振器１２（外部クロック装置１０を含む）
をシステムクロックとして用い、さらに他の通常動作に
加えて、プログラマブルプロセッサ１８は低パワー発振
器２４の現在の周波数を測定するために、タイマーＡ回
路１６とタイマーＢ回路２２をそれぞれ用いる。
【００２９】基地局のポーリングが完了すると、プログ
ラマブルプロセッサ１８はタイマーＢ回路２２を設定し
て次のポーリング周期の前のダウンタイムをカウントア
ウトする。その後プログラマブルプロセッサ１８は、低
パワー発振器２４に切り換えて高精度発振器１２とプロ
セッサクロックをディスエイブルする。このディスエイ
ブル期間、外部事象モニタ２８はユーザのイベントが発
生したとき、例えばキーパッドのボタンが押されたとき
にクロックをオン状態に戻す。このような外部事象が発
生しない場合には、タイマーＢ回路２２は所定のインタ
ーバルが経過すると、クロックをターンオンする。
ラマブルプロセッサ１８はタイマーＢ回路２２を設定し
て次のポーリング周期の前のダウンタイムをカウントア
ウトする。その後プログラマブルプロセッサ１８は、低
パワー発振器２４に切り換えて高精度発振器１２とプロ
セッサクロックをディスエイブルする。このディスエイ
ブル期間、外部事象モニタ２８はユーザのイベントが発
生したとき、例えばキーパッドのボタンが押されたとき
にクロックをオン状態に戻す。このような外部事象が発
生しない場合には、タイマーＢ回路２２は所定のインタ
ーバルが経過すると、クロックをターンオンする。
【００３０】図２に示すように、外部事象モニタ２８の
出力とタイマーＢ回路２２からのストップクリア信号３
６はＯＲ論理ゲート２９内で組み合わされる。ＯＲ論理
ゲート２９からの出力はコントローラ３０に与えられ
る、このコントローラ３０はセット−リセット（ＳＲ）
ラッチである。したがって、外部事象（例、キーパッド
のボタンが押されること）あるいは所定の時間間隔が経
過した場合のいずれかにより、コントローラはハイ状態
におかれ、プロセッサクロックはターンオンに戻され
る。
出力とタイマーＢ回路２２からのストップクリア信号３
６はＯＲ論理ゲート２９内で組み合わされる。ＯＲ論理
ゲート２９からの出力はコントローラ３０に与えられ
る、このコントローラ３０はセット−リセット（ＳＲ）
ラッチである。したがって、外部事象（例、キーパッド
のボタンが押されること）あるいは所定の時間間隔が経
過した場合のいずれかにより、コントローラはハイ状態
におかれ、プロセッサクロックはターンオンに戻され
る。
【００３１】ストップセット制御装置３２がプログラマ
ブルプロセッサ１８からコントローラ３０に出力され、
このコントローラ３０がストップクロック制御装置３４
を平滑化マルチプレクサ１４に出力する。したがってコ
ントローラ３０を用いて適宜の信号を平滑化マルチプレ
クサ１４に与え、所定の条件に従ってプロセッサクロッ
クをオン状態およびオフ状態にする。
ブルプロセッサ１８からコントローラ３０に出力され、
このコントローラ３０がストップクロック制御装置３４
を平滑化マルチプレクサ１４に出力する。したがってコ
ントローラ３０を用いて適宜の信号を平滑化マルチプレ
クサ１４に与え、所定の条件に従ってプロセッサクロッ
クをオン状態およびオフ状態にする。
【図１】本発明の一実施例によるハイブリッドクロック
回路を表す図
回路を表す図
【図２】本発明の他の実施例によるハイブリッドクロッ
ク回路を表す図
ク回路を表す図
１０ 外部クロック装置 １２ 高精度発振器 １４ 平滑化マルチプレクサ １６ タイマーＡ回路 １８ プログラマブルプロセッサ ２０ 同期化装置 ２２ タイマーＢ回路 ２４ 低パワー発振器 ２６ ディスエイブル信号 ２７ クロック選択信号 ２８ 外部事象モニタ ２９ ＯＲ論理ゲート ３０ コントローラ ３２ ストップセット制御信号 ３４ ストップクロック制御信号 ３６ ストップクリア信号 １００ 集積回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (22)
- 【請求項１】 集積回路用低パワー高精度クロック回路
において、 （Ａ）低パワー発振器（２４）と、 （Ｂ）高精度の外部クロック装置（１０）に接続された
高精度発振器（１２）と、 （Ｃ）前記高精度発振器（１２）のクロックサイクルを
カウントする第１タイマー回路（１６）および前記低パ
ワー発振器（２４）のクロックサイクルをカウントする
第２タイマー回路（２２）と、 （Ｄ）前記低パワー発振器（２４）と前記高精度発振器
（１２）に接続されたプログラマブルプロセッサ（１
８）と、 からなり、 前記プログラマブルプロセッサ（１８）は、前記高精度
発振器（１２）を第１モードのプロセッサクロック装置
として選択し、前記低パワー発振器（２４）を第２モー
ドの前記プロセッサクロック装置として選択し、 前記プログラマブルプロセッサ（１８）は、前記高精度
発振器（１２）と前記低パワー発振器（２４）とのタイ
ミング関係を特定するために前記第１タイマー回路（１
６）と第２タイマー回路（２２）によりカウントされる
前記クロックサイクルをモニタすることを特徴とする集
積回路用低パワー高精度クロック回路。 - 【請求項２】 前記（Ｄ）プログラマブルプロセッサ
（１８）は、所定の条件の間前記高精度発振器（１２）
をディスエイブルし、 前記（Ｄ）プログラマブルプロセッサ（１８）は、前記
高精度発振器（１２）がディスエイブルされ、前記低パ
ワー発振器（２４）が前記プロセッサクロックソースと
して動作しているときに、前記低パワー発振器（２４）
と前記高精度発振器（１２）との間の時間差を所定の間
隔に調整するために前記タイミング関係を用いることを
特徴とする請求項１の回路。 - 【請求項３】 前記高精度外部クロックソース（１０）
は、クリスタルベースのクロックであることを特徴とす
る請求項１の回路。 - 【請求項４】 （Ｅ）マルチプレクサ（１４）をさらに
有し、 前記低パワー発振器（２４）と高精度発振器（１２）の
出力が前記マルチプレクサ（１４）で多重化されて前記
プログラマブルプロセッサ（１８）に接続されることを
特徴とする請求項１の回路。 - 【請求項５】 前記（Ｅ）のマルチプレクサ（１４）
は、前記低パワー発振器（２４）からの入力と前記高精
度発振器（１２）からの入力との間でグリッジフリー
（glitch-free） で切り換える制御論理を有する平滑化
マルチプレクサであることを特徴とする請求項４の回
路。 - 【請求項６】 低パワーで高精度のクロックを与える集
積回路において、 （Ａ）低パワー発振器（２４）と、 （Ｂ）高精度の外部クロック装置（１０）に接続された
高精度発振器（１２）と、 （Ｃ）前記高精度発振器（１２）のクロックサイクルを
カウントする第１タイマー回路（１６）および前記低パ
ワー発振器（２４）のクロックサイクルをカウントする
第２タイマー回路（２２）と、 （Ｄ）前記低パワー発振器（２４）と前記高精度発振器
（１２）に接続されたプログラマブルプロセッサ（１
８）と、 からなり、 前記プログラマブルプロセッサ（１８）は、前記高精度
発振器（１２）を第１モードのプロセッサクロック装置
として選択し、前記低パワー発振器（２４）を第２モー
ドの前記プロセッサクロック装置として選択し、 前記プログラマブルプロセッサ（１８）は、前記高精度
発振器（１２）と前記低パワー発振器（２４）とのタイ
ミング関係を特定するために前記第１タイマー回路（１
６）と第２タイマー回路（２２）によりカウントされる
前記クロックサイクルをモニタすることを特徴とする低
パワー高精度クロックを与える集積回路。 - 【請求項７】 前記（Ｄ）プログラマブルプロセッサ
（１８）は、所定の条件の間前記高精度発振器（１２）
をディスエイブルし、 前記（Ｄ）プログラマブルプロセッサ（１８）は、前記
高精度発振器（１２）がディスエイブルされ、前記低パ
ワー発振器（２４）が前記プロセッサクロックソースと
して動作しているときに、前記低パワー発振器（２４）
と前記高精度発振器（１２）との間の時間差を所定の間
隔に調整するために前記タイミング関係を用いることを
特徴とする請求項６の回路。 - 【請求項８】 前記高精度外部クロックソース（１０）
は、クリスタルベースのクロックであることを特徴とす
る請求項６の回路。 - 【請求項９】 （Ｅ）マルチプレクサ（１４）をさらに
有し、 前記低パワー発振器（２４）と高精度発振器（１２）の
出力が前記マルチプレクサ（１４）で多重化されて前記
プログラマブルプロセッサ（１８）に接続されることを
特徴とする請求項６の回路。 - 【請求項１０】 前記（Ｅ）のマルチプレクサ（１４）
は、前記低パワー発振器（２４）からの入力と前記高精
度発振器（１２）からの入力との間でグリッジフリー
（glitch-free） で切り換える制御論理を有する平滑化
マルチプレクサであることを特徴とする請求項４の回
路。 - 【請求項１１】 前記第２タイマー回路は、前記高精度
発振器を所定の間隔で前記プロセッサクロック装置とし
てイネーブルするために、ストップクリア信号を論理回
路を介して前記マルチプレクサ（１４）に与えることを
特徴とする請求項９の回路。 - 【請求項１２】 低パワーで高精度のクロックを与える
集積回路において、 （Ａ）低パワー発振器（２４）と、 （Ｂ）高精度の外部クロック装置（１０）に接続された
高精度発振器（１２）と、 （Ｃ）前記高精度発振器（１２）のクロックサイクルを
カウントする第１タイマー回路（１６）および前記低パ
ワー発振器（２４）のクロックサイクルをカウントする
第２タイマー回路（２２）と、 （Ｄ）前記低パワー発振器（２４）と前記高精度発振器
（１２）に接続されたプログラマブルプロセッサ（１
８）と、 （Ｅ）マルチプレクサ（１４）をさらに有し、前記低パ
ワー発振器（２４）と高精度発振器（１２）とが多重化
されて前記プログラマブルプロセッサ（１８）に接続さ
れるからなり、 前記（Ｄ）のプログラマブルプロセッサ（１８）は、前
記高精度発振器（１２）を第１モードのプロセッサクロ
ック装置として選択し、前記低パワー発振器（２４）を
第２モードの前記プロセッサクロック装置として選択
し、 前記（Ｄ）のプログラマブルプロセッサ（１８）は、前
記高精度発振器（１２）と前記低パワー発振器（２４）
とのタイミング関係を特定するために前記第１タイマー
回路（１６）と第２タイマー回路（２２）によりカウン
トされる前記クロックサイクルをモニタする、 前記低パワー発振器（２４）と高精度発振器（１２）の
出力が多重化されて前記プログラマブルプロセッサ（１
８）に信号が送られる、 前記（Ｄ）プログラマブルプロセッサ（１８）は、所定
の条件の間前記高精度発振器（１２）をディスエイブル
し、 前記（Ｄ）プログラマブルプロセッサ（１８）は、前記
高精度発振器（１２）がディスエイブルされ、前記低パ
ワー発振器（２４）が前記プロセッサクロックソースと
して動作しているときに、前記低パワー発振器（２４）
と前記高精度発振器（１２）との間の時間差を所定の間
隔に調整するために前記タイミング関係を用いる、 前記第２タイマー回路は、前記高精度発振器を所定の間
隔で前記プロセッサクロック装置としてイネーブルする
ために、ストップクリア信号を論理回路を介して前記マ
ルチプレクサに与えることを特徴とする低パワー高精度
クロックを与える集積回路。 - 【請求項１３】 （Ｆ）前記論理回路を介して前記第２
タイマー回路と前記マルチプレクサに接続された外部事
象モニタ（２８）、 をさらに有し、前記外部事象モニタ（２８）は、前記プ
ログラマブルプロセッサ（１８）用に前記プロセッサク
ロック装置をイネーブルする信号を与えることを特徴と
する請求項１２の回路。 - 【請求項１４】 前記論理回路は、 前記第２タイマー回路（２２）に接続された第１入力と
前記外部事象モニタ（２８）に接続された第２入力とを
有する論理ＯＲゲート（２９）と、 前記ＯＲゲートの出力と前記プログラマブルプロセッサ
（１８）の出力との間に接続されたコントローラ（３
０）とを有することを特徴とする請求項１３の回路。 - 【請求項１５】 前記コントローラ（３０）は、セット
−リセットラッチであることを特徴とする請求項１４の
回路。 - 【請求項１６】 前記プログラマブルプロセッサ（１
８）は、このプログラマブルプロセッサをターンオフす
るためにストップセット信号を前記コントローラ（３
０）に与え、 前記コントローラは、前記プロセッサクロックソースと
しての前記高精度発振器（１２）をターンオフするため
にストップクロック信号を前記マルチプレクサ（１４）
に与えることを特徴とする請求項１４の回路。 - 【請求項１７】 集積回路をクロックする方法におい
て、 （Ａ）高精度発振器（１２）を高精度の外部クロックソ
ース（１０）に接続するステップと、 （Ｂ）前記高精度発振器（１２）と低パワー発振器（２
４）とのいずれかの出力をプログラマブルプロセッサ
（１８）を介してプロセッサクロックソースとして選択
するステップと、 （Ｃ）第１タイマー回路（１６）で前記高精度発振器
（１２）のクロックサイクルをカウントし、第２タイマ
ー回路（２２）で前記低パワー発振器（２４）のクロッ
クサイクルをカウントするステップと、 （Ｄ）前記高精度発振器（１２）と前記低パワー発振器
（２４）とのタイミング関係を特定するために、前記高
精度発振器（１２）がイネーブルされている間前記第１
タイマー回路と第２タイマー回路とをモニタするステッ
プとからなることを特徴とする集積回路をクロックする
方法。 - 【請求項１８】 （Ｅ）所定の条件で前記プログラマブ
ルプロセッサ（１８）を介して前記高精度発振器（１
２）をディスエイブルするステップと、 （Ｆ）前記高精度発振器（１２）がディスエイブルさ
れ、前記低パワー発振器（２４）がプロセッサクロック
ソースとして動作している間前記低パワー発振器と前記
高精度発振器との間のタイミング差を調整するために前
記タイミング関係を用いるステップとをさらに有するこ
とを特徴とする請求項１７の方法。 - 【請求項１９】 前記（Ａ）のステップは、前記高精度
発振器（１２）を前記クリスタルベースのクロックに接
続するステップを含むことを特徴とする請求項１７の方
法。 - 【請求項２０】 （Ｇ）所定の間隔で前記プログラマブ
ルプロセッサ用に前記プロセッサクロックソースをイネ
ーブルするために、論理回路を介して前記マルチプレク
サに前記第２タイマー回路からストップクリア信号を与
えるステップをさらに有することを特徴とする請求項１
７の方法。 - 【請求項２１】 （Ｈ）前記論理回路を介して前記マル
チプレクサに接続された外部事象モニタを介して、前記
プログラマブルプロセッサ用に前記プロセッサクロック
ソースをイネーブルするステップをさらに有することを
特徴とする請求項２０の方法。 - 【請求項２２】 （Ｉ）前記プログラマブルプロセッサ
をターンオフするために、前記プログラマブルプロセッ
サを介して前記論理回路内のコントローラにストップセ
ット信号を与えるステップと、 （Ｊ）前記プロセッサクロックソースをターンオフする
ために、前記コントローラを介して前記マルチプレクサ
にストップクロック信号を与えるステップとをさらに有
することを特徴とする請求項２１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/816,014 US5844435A (en) | 1997-03-11 | 1997-03-11 | Low power, high accuracy clock circuit and method for integrated circuits |
| US08/816014 | 1997-03-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275023A true JPH10275023A (ja) | 1998-10-13 |
Family
ID=25219450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057178A Pending JPH10275023A (ja) | 1997-03-11 | 1998-03-09 | 集積回路用低パワー高精度クロック回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5844435A (ja) |
| EP (1) | EP0865159B1 (ja) |
| JP (1) | JPH10275023A (ja) |
| KR (1) | KR100322649B1 (ja) |
| DE (1) | DE69804704T2 (ja) |
| TW (1) | TW392334B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344039A (ja) * | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| JP2022538743A (ja) * | 2019-06-27 | 2022-09-06 | インテル コーポレイション | 切換式適応クロッキングのための方法及び装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626021B2 (ja) * | 1998-10-09 | 2005-03-02 | 沖電気工業株式会社 | マイクロコンピュータ |
| CN1149734C (zh) * | 1998-10-22 | 2004-05-12 | 因芬尼昂技术股份公司 | 稳频的发射/接收电路装置 |
| FR2791853B1 (fr) * | 1999-04-01 | 2001-05-25 | Sagem | Appareil mobile et procede de gestion d'un mode de veille dans un tel appareil mobile |
| JP3578666B2 (ja) * | 1999-06-17 | 2004-10-20 | アルプス電気株式会社 | 基準周波数信号切替回路 |
| JP3346363B2 (ja) * | 2000-01-19 | 2002-11-18 | 日本電気株式会社 | 携帯電話装置、及びその基準周波数の安定供給方法 |
| JP3587162B2 (ja) * | 2000-10-31 | 2004-11-10 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
| JP2003110484A (ja) * | 2001-09-27 | 2003-04-11 | Sony Corp | 携帯通信端末、該携帯通信端末における通信方法、プログラムおよび該プログラムを記録した記録媒体 |
| US6993306B2 (en) * | 2002-01-22 | 2006-01-31 | Broadcom Corporation | Determination and processing for fractional-N programming values |
| US7457271B2 (en) | 2003-09-19 | 2008-11-25 | Marvell International Ltd. | Wireless local area network ad-hoc mode for reducing power consumption |
| US7505739B2 (en) | 2004-11-12 | 2009-03-17 | Atheros Technology Ltd. | Automatic mode setting and power ramp compensator for system power on conditions |
| US7881755B1 (en) | 2005-05-26 | 2011-02-01 | Marvell International Ltd. | Wireless LAN power savings |
| JP4665846B2 (ja) * | 2006-06-21 | 2011-04-06 | 株式会社デンソー | マイクロコンピュータ及び電子制御装置 |
| TW200832916A (en) * | 2007-01-23 | 2008-08-01 | Holtek Semiconductor Inc | Clock generating circuit and method thereof |
| ITMI20070997A1 (it) * | 2007-05-17 | 2008-11-18 | Incard Sa | Ic card con clock a bassa precisione |
| JP4444310B2 (ja) * | 2007-05-30 | 2010-03-31 | 株式会社東芝 | 携帯電話機 |
| US8461934B1 (en) | 2010-10-26 | 2013-06-11 | Marvell International Ltd. | External oscillator detector |
| US8447007B2 (en) * | 2011-07-11 | 2013-05-21 | Qualcomm Incorporated | Multi-clock real-time counter |
| US9680413B2 (en) | 2012-02-28 | 2017-06-13 | Texas Instruments Incorporated | Systems and methods of low power clocking for sleep mode radios |
| US9234936B1 (en) | 2014-08-04 | 2016-01-12 | Freescale Semiconductor,Inc | Crystal oscillator monitoring circuit |
| CN108039886A (zh) * | 2017-12-12 | 2018-05-15 | 晶晨半导体(上海)股份有限公司 | 一种通过中央处理器内部环路来校准晶体频偏的方法 |
| CN108809299B (zh) * | 2018-08-30 | 2022-07-08 | 歌尔光学科技有限公司 | 信号频率测量系统 |
| GB2580134B (en) * | 2018-12-21 | 2021-04-21 | Graphcore Ltd | Controlling a processor clock |
| CN110297800B (zh) * | 2019-06-29 | 2021-06-08 | 飞天诚信科技股份有限公司 | 一种主控芯片与安全芯片之间稳定通信的实现方法及系统 |
| US11949377B2 (en) * | 2022-05-20 | 2024-04-02 | Microchip Technology Incorporated | Modifiable oscillator circuit for operating modes |
| TWI857595B (zh) * | 2023-05-05 | 2024-10-01 | 瑞昱半導體股份有限公司 | 時脈校準方法及時脈校準電路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH620087B (de) * | 1979-03-09 | Suisse Horlogerie | Oszillator mit einem hochfrequenz-quarzresonator. | |
| JP2614877B2 (ja) * | 1987-11-20 | 1997-05-28 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5126695A (en) * | 1989-06-14 | 1992-06-30 | Seiko Epson Corporation | Semiconductor integrated circuit device operated with an applied voltage lower than required by its clock oscillator |
| DE3940745C1 (ja) * | 1989-12-09 | 1991-04-11 | Robert Bosch Gmbh, 7000 Stuttgart, De | |
| JP2676966B2 (ja) * | 1990-03-16 | 1997-11-17 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
| FI95980C (fi) * | 1992-09-04 | 1996-04-10 | Nokia Mobile Phones Ltd | Menetelmä ja kytkentäjärjestely ajan mittaamiseksi tarkasti epätarkalla kellolla |
| US5430393A (en) * | 1993-05-10 | 1995-07-04 | Motorola, Inc. | Integrated circuit with a low-power mode and clock amplifier circuit for same |
| JP3264139B2 (ja) * | 1994-07-07 | 2002-03-11 | 株式会社デンソー | マイクロコンピュータの駆動装置 |
| JP2885112B2 (ja) * | 1995-01-27 | 1999-04-19 | 株式会社デンソー | 半導体集積回路 |
-
1997
- 1997-03-11 US US08/816,014 patent/US5844435A/en not_active Expired - Lifetime
-
1998
- 1998-02-09 TW TW087101706A patent/TW392334B/zh not_active IP Right Cessation
- 1998-03-03 DE DE69804704T patent/DE69804704T2/de not_active Expired - Lifetime
- 1998-03-03 EP EP98301549A patent/EP0865159B1/en not_active Expired - Lifetime
- 1998-03-06 KR KR1019980007410A patent/KR100322649B1/ko not_active Expired - Fee Related
- 1998-03-09 JP JP10057178A patent/JPH10275023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344039A (ja) * | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| JP2022538743A (ja) * | 2019-06-27 | 2022-09-06 | インテル コーポレイション | 切換式適応クロッキングのための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5844435A (en) | 1998-12-01 |
| DE69804704T2 (de) | 2002-11-14 |
| DE69804704D1 (de) | 2002-05-16 |
| KR100322649B1 (ko) | 2002-06-20 |
| KR19980079958A (ko) | 1998-11-25 |
| TW392334B (en) | 2000-06-01 |
| EP0865159A1 (en) | 1998-09-16 |
| EP0865159B1 (en) | 2002-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10275023A (ja) | 集積回路用低パワー高精度クロック回路 | |
| US8027707B2 (en) | Method and apparatus for reducing standby power consumption of a handheld communication system | |
| US7475261B2 (en) | Substrate bias switching unit for a low power processor | |
| CN102570973B (zh) | 时钟系统以及用于时钟系统的方法 | |
| EP0939495B1 (en) | Power saving system for an electronic portable device | |
| US7496774B2 (en) | Method and system for generating clocks for standby mode operation in a mobile communication device | |
| US7649422B2 (en) | Real time clock integrated circuit and electronic apparatus using the same | |
| KR100303271B1 (ko) | 전력소비를감소시키기위한클록공급장치 | |
| CN100448310C (zh) | 移动终端的待机处理方法以及装置 | |
| US7454635B2 (en) | Power saving device and electronic device using the same | |
| JP2002196845A (ja) | マイクロコンピュータの制御方法 | |
| JPH05120457A (ja) | 発振回路を備えるｉｃ回路 | |
| JP4115727B2 (ja) | 電源電圧検出回路 | |
| JP3848259B2 (ja) | 半導体集積回路、データ処理システム及び移動体通信端末装置 | |
| US6496078B1 (en) | Activating on-chip oscillator using ring oscillator | |
| JPH09307431A (ja) | 位相調整回路 | |
| US6246213B1 (en) | Device having battery-save circuitry and method of operation | |
| US20250093939A1 (en) | Method and Apparatus for Controlling Battery Storage Mode | |
| JP2001186657A (ja) | 省電力回路 | |
| TWI796881B (zh) | 喚醒電路及處理電路 | |
| KR20000067419A (ko) | 이동통신 단말기의 장시간 미사용시 전원 자동 온/오프방법 | |
| JP4610068B2 (ja) | カメラの制御方法およびその制御に使用するカウンタ回路 | |
| US20020041199A1 (en) | Electronic circuit | |
| WO2025058662A1 (en) | Method and apparatus for controlling battery storage mode | |
| JPS60254214A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040618 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070110 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070115 |