JPH09307591A - データ送受信制御回路 - Google Patents
データ送受信制御回路Info
- Publication number
- JPH09307591A JPH09307591A JP11492596A JP11492596A JPH09307591A JP H09307591 A JPH09307591 A JP H09307591A JP 11492596 A JP11492596 A JP 11492596A JP 11492596 A JP11492596 A JP 11492596A JP H09307591 A JPH09307591 A JP H09307591A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- cpu
- memory
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 本発明は、基板実装面積を小さくし、かつ、
高い伝送スループットを実現可能なデータ送受信制御回
路を提供する。 【解決手段】 少なくとも１つの伝送チャンネルを有
し、データの送受信を行う伝送制御ＬＳＩを各伝送チャ
ンネル毎に装備したデータ送受信制御回路において、各
伝送制御ＬＳＩから直接送信データを読み出され、ま
た、各伝送制御ＬＳＩから直接受信データを書き込ま
れ、かつ、ホスト側ＣＰＵから直接データ入出力される
よう構成された単一のメモリ手段と、各伝送制御ＬＳ
Ｉ、ホスト側ＣＰＵ及びメモリ手段とアクセスし、プロ
トコルの処理を行う伝送ＣＰＵと、各伝送制御ＬＳＩ、
ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス要求を調
停する調停回路とを具備するデータ送受信制御回路。
高い伝送スループットを実現可能なデータ送受信制御回
路を提供する。 【解決手段】 少なくとも１つの伝送チャンネルを有
し、データの送受信を行う伝送制御ＬＳＩを各伝送チャ
ンネル毎に装備したデータ送受信制御回路において、各
伝送制御ＬＳＩから直接送信データを読み出され、ま
た、各伝送制御ＬＳＩから直接受信データを書き込ま
れ、かつ、ホスト側ＣＰＵから直接データ入出力される
よう構成された単一のメモリ手段と、各伝送制御ＬＳ
Ｉ、ホスト側ＣＰＵ及びメモリ手段とアクセスし、プロ
トコルの処理を行う伝送ＣＰＵと、各伝送制御ＬＳＩ、
ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス要求を調
停する調停回路とを具備するデータ送受信制御回路。
Description
【０００１】
【発明の属する技術分野】この発明は伝送機器のデータ
送受信制御回路に関するものである。
送受信制御回路に関するものである。
【０００２】
【従来の技術】従来からデータ伝送機器においては、ホ
ストＣＰＵがＬＡＮなどを通して他のステーションと情
報交換をする場合、複雑な伝送プロトコルを処理するこ
とで負荷を上げないように伝送用の専用ＣＰＵをもた
せ、ホスト側のＣＰＵの負荷を増大させないようにして
いる。
ストＣＰＵがＬＡＮなどを通して他のステーションと情
報交換をする場合、複雑な伝送プロトコルを処理するこ
とで負荷を上げないように伝送用の専用ＣＰＵをもた
せ、ホスト側のＣＰＵの負荷を増大させないようにして
いる。
【０００３】図２は従来のデータ伝送機器に適用される
データ送受信制御回路を示す構成図である。同図のデー
タ送受信制御回路３０は、データ伝送のチャンネルとし
て２つの伝送チャンネルを有し、デュアルポートメモリ
３１と、伝送ＣＰＵ３２と、伝送制御ＬＳＩ３３，３４
と、送受信バッファメモリ３５，３６とによって構成さ
れている。
データ送受信制御回路を示す構成図である。同図のデー
タ送受信制御回路３０は、データ伝送のチャンネルとし
て２つの伝送チャンネルを有し、デュアルポートメモリ
３１と、伝送ＣＰＵ３２と、伝送制御ＬＳＩ３３，３４
と、送受信バッファメモリ３５，３６とによって構成さ
れている。
【０００４】ここで、デュアルポートメモリ３１は、伝
送ＣＰＵ３２とホスト側ＣＰＵとの間で情報交換を行う
ためのメモリであり、これを介して両ＣＰＵ間で送受信
データ等のデータ交換が行われる。
送ＣＰＵ３２とホスト側ＣＰＵとの間で情報交換を行う
ためのメモリであり、これを介して両ＣＰＵ間で送受信
データ等のデータ交換が行われる。
【０００５】また、伝送制御ＬＳＩ３３，３４は、伝送
ライン３７，３８からのデータを受信したり、伝送ライ
ン３７，３８へデータを送信することを行う。さらに、
送受信バッファメモリ３５，３６は、デュアルポートメ
モリ３１もしくは伝送制御ＬＳＩ３３，３４と間でデー
タを送受信する。すなわち、伝送制御ＬＳＩ３３もしく
は３４が受信したデータを一時的に格納したり、送信す
るデータを一時的に格納しておくメモリである。これら
のメモリは、特に大きな容量を必要とはしない。
ライン３７，３８からのデータを受信したり、伝送ライ
ン３７，３８へデータを送信することを行う。さらに、
送受信バッファメモリ３５，３６は、デュアルポートメ
モリ３１もしくは伝送制御ＬＳＩ３３，３４と間でデー
タを送受信する。すなわち、伝送制御ＬＳＩ３３もしく
は３４が受信したデータを一時的に格納したり、送信す
るデータを一時的に格納しておくメモリである。これら
のメモリは、特に大きな容量を必要とはしない。
【０００６】また、伝送制御ＬＳＩ３３，３４の内部に
は通常シフトレジスタが設けられ、データを受信する場
合には、伝送ライン３７もしくは３８から受信したシリ
アルデータをパラレルデータに変換して、送受信バッフ
ァメモリ３５もしくは３６に書き込むようになってい
る。このとき伝送ライン３７，３８から次のデータを受
信するまでに書き込みが完了しておく必要がある。
は通常シフトレジスタが設けられ、データを受信する場
合には、伝送ライン３７もしくは３８から受信したシリ
アルデータをパラレルデータに変換して、送受信バッフ
ァメモリ３５もしくは３６に書き込むようになってい
る。このとき伝送ライン３７，３８から次のデータを受
信するまでに書き込みが完了しておく必要がある。
【０００７】一方、データを送信する場合は、送受信バ
ッファメモリ３５，３６からパラレルデータを読み出
し、シフトレジスタでシリアルデータに変換して伝送ラ
イン３７，３８に送信する。
ッファメモリ３５，３６からパラレルデータを読み出
し、シフトレジスタでシリアルデータに変換して伝送ラ
イン３７，３８に送信する。
【０００８】このときシフトレジスタが空になる前に次
の送信データを送受信バッファメモリ３５，３６から読
み出す必要がある。従って伝送ライン３７，３８からの
データレートに見合うだけのメモリアクセスサイクルが
必要になる。また、ホスト側ＣＰＵの処理能力にも影響
されないためにも、送受信バッファメモリ３５，３６は
必要である。
の送信データを送受信バッファメモリ３５，３６から読
み出す必要がある。従って伝送ライン３７，３８からの
データレートに見合うだけのメモリアクセスサイクルが
必要になる。また、ホスト側ＣＰＵの処理能力にも影響
されないためにも、送受信バッファメモリ３５，３６は
必要である。
【０００９】また、データ受信により、送受信バッファ
メモリ３５，３６に格納された受信データは、伝送ＣＰ
Ｕ３２によって解読され、必要に応じてホスト側ＣＰＵ
に通知するためデュアルポートメモリ３１に転送され
る。このとき、伝送ＣＰＵ３２により、プロトコルの処
理等が行われ、データ伝送フレーム等からデータの本体
部だけが取り出される。そして、その後、当該データ
は、ホスト側ＣＰＵにより処理される。
メモリ３５，３６に格納された受信データは、伝送ＣＰ
Ｕ３２によって解読され、必要に応じてホスト側ＣＰＵ
に通知するためデュアルポートメモリ３１に転送され
る。このとき、伝送ＣＰＵ３２により、プロトコルの処
理等が行われ、データ伝送フレーム等からデータの本体
部だけが取り出される。そして、その後、当該データ
は、ホスト側ＣＰＵにより処理される。
【００１０】また、逆にホスト側ＣＰＵから送信要求が
あった場合、デュアルポートメモリ３１から送信データ
を送受信バッファメモリ３５もしくは３６に転送した上
で、伝送制御ＬＳＩ３３もしくは３４によって送信され
る。
あった場合、デュアルポートメモリ３１から送信データ
を送受信バッファメモリ３５もしくは３６に転送した上
で、伝送制御ＬＳＩ３３もしくは３４によって送信され
る。
【００１１】このように、ホスト側ＣＰＵと伝送制御Ｌ
ＳＩとの間では、メモリへの入出力が少なくとも２回入
り、送受信データの転送回数が多いため、高いスループ
ットを望むことができない。
ＳＩとの間では、メモリへの入出力が少なくとも２回入
り、送受信データの転送回数が多いため、高いスループ
ットを望むことができない。
【００１２】また、このような伝送制御ＬＳＩ３３，３
４と送受信バッファメモリ３５，３６は、伝送チャンネ
ルごとに必要であり、伝送チャンネルが増えるに従って
実装面積が必要となり、コストアップの要因となる。
４と送受信バッファメモリ３５，３６は、伝送チャンネ
ルごとに必要であり、伝送チャンネルが増えるに従って
実装面積が必要となり、コストアップの要因となる。
【００１３】また、メモリに書き込まれたデータを送信
するため、メモリに異常があった場合には誤ったデータ
が送信されてしまう。それを防ぐためにはメモリにパリ
ティチェックなどのＲＡＳ機能が必要になる。この回路
は各メモリ（デュアルポートメモリ３１及び各送受信バ
ッファメモリ３５，３６）に対してパリティジェネレー
タ回路とチェック回路およびパリティ用メモリを付加し
なければならず、大きなコストアップの要因となる。
するため、メモリに異常があった場合には誤ったデータ
が送信されてしまう。それを防ぐためにはメモリにパリ
ティチェックなどのＲＡＳ機能が必要になる。この回路
は各メモリ（デュアルポートメモリ３１及び各送受信バ
ッファメモリ３５，３６）に対してパリティジェネレー
タ回路とチェック回路およびパリティ用メモリを付加し
なければならず、大きなコストアップの要因となる。
【００１４】
【発明が解決しようとする課題】従来のデータ送受信制
御回路では、メモリ数が多く、また、各送受信バッファ
メモリが各伝送チャンネルに対応するため伝送チャンネ
ルを増やすと、必要な送受信バッファメモリ及びその付
加回路も増え、基板実装面積も大きくなり、またコスト
も高くなるという問題点がある。
御回路では、メモリ数が多く、また、各送受信バッファ
メモリが各伝送チャンネルに対応するため伝送チャンネ
ルを増やすと、必要な送受信バッファメモリ及びその付
加回路も増え、基板実装面積も大きくなり、またコスト
も高くなるという問題点がある。
【００１５】また、ホスト側ＣＰＵと伝送制御ＬＳＩと
の間に送受信バッファメモリを介したデータ転送が必要
となるため、伝送スループットが低くなるという問題点
があった。
の間に送受信バッファメモリを介したデータ転送が必要
となるため、伝送スループットが低くなるという問題点
があった。
【００１６】本発明は、このような実情を考慮してなさ
れたもので、基板実装面積を小さくし、かつ、高い伝送
スループットを実現可能なデータ送受信制御回路を提供
することを目的とする。
れたもので、基板実装面積を小さくし、かつ、高い伝送
スループットを実現可能なデータ送受信制御回路を提供
することを目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、少なくとも１つの伝送
チャンネルを有し、データの送受信を行う伝送制御ＬＳ
Ｉを各伝送チャンネル毎に装備したデータ送受信制御回
路において、各伝送制御ＬＳＩから直接送信データを読
み出され、また、各伝送制御ＬＳＩから直接受信データ
を書き込まれ、かつ、ホスト側ＣＰＵから直接データ入
出力されるよう構成された単一のメモリ手段と、各伝送
制御ＬＳＩ、ホスト側ＣＰＵ及びメモリ手段とアクセス
し、プロトコルの処理を行う伝送ＣＰＵと、各伝送制御
ＬＳＩ、ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス
要求を調停する調停回路とを具備するデータ送受信制御
回路である。
に、請求項１に対応する発明は、少なくとも１つの伝送
チャンネルを有し、データの送受信を行う伝送制御ＬＳ
Ｉを各伝送チャンネル毎に装備したデータ送受信制御回
路において、各伝送制御ＬＳＩから直接送信データを読
み出され、また、各伝送制御ＬＳＩから直接受信データ
を書き込まれ、かつ、ホスト側ＣＰＵから直接データ入
出力されるよう構成された単一のメモリ手段と、各伝送
制御ＬＳＩ、ホスト側ＣＰＵ及びメモリ手段とアクセス
し、プロトコルの処理を行う伝送ＣＰＵと、各伝送制御
ＬＳＩ、ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス
要求を調停する調停回路とを具備するデータ送受信制御
回路である。
【００１８】また、請求項２に対応する発明は、請求項
１に対応する発明において、調停回路は、各伝送制御Ｌ
ＳＩからのアクセス要求を、ホスト側ＣＰＵ又は伝送Ｃ
ＰＵからのアクセス要求よりも優先するように調停する
送受信制御回路である。
１に対応する発明において、調停回路は、各伝送制御Ｌ
ＳＩからのアクセス要求を、ホスト側ＣＰＵ又は伝送Ｃ
ＰＵからのアクセス要求よりも優先するように調停する
送受信制御回路である。
【００１９】さらに、請求項３に対応する発明は、請求
項２に対応する発明において、調停回路は、メモリ手段
のメモリアクセスタイム≦前記伝送制御ＬＳＩが伝送エ
ラーを発生させない最大のメモリアクセスタイム／（伝
送チャンネルの数＋１），となるように、メモリ手段の
メモリアクセスタイムを調停するデータ送受信制御回路
である。
項２に対応する発明において、調停回路は、メモリ手段
のメモリアクセスタイム≦前記伝送制御ＬＳＩが伝送エ
ラーを発生させない最大のメモリアクセスタイム／（伝
送チャンネルの数＋１），となるように、メモリ手段の
メモリアクセスタイムを調停するデータ送受信制御回路
である。
【００２０】したがって、まず、請求項１に対応する発
明のデータ送受信制御回路においては、各伝送チャンネ
ル毎に装備された伝送制御ＬＳＩによってデータの送受
信が行われ、伝送ＣＰＵによって、プロトコル処理が行
われるようになっている。
明のデータ送受信制御回路においては、各伝送チャンネ
ル毎に装備された伝送制御ＬＳＩによってデータの送受
信が行われ、伝送ＣＰＵによって、プロトコル処理が行
われるようになっている。
【００２１】また、単一のメモリ手段に対して、各伝送
制御ＬＳＩから直接送信データが読み出され、また、各
伝送制御ＬＳＩから直接受信データが書き込まれ、か
つ、ホスト側ＣＰＵから直接データが入出力される。つ
まり、送受信バッファメモリを介することなく、伝送制
御ＬＳＩは、ホスト側ＣＰＵが直接アクセスするメモリ
手段とアクセスすることとなる。
制御ＬＳＩから直接送信データが読み出され、また、各
伝送制御ＬＳＩから直接受信データが書き込まれ、か
つ、ホスト側ＣＰＵから直接データが入出力される。つ
まり、送受信バッファメモリを介することなく、伝送制
御ＬＳＩは、ホスト側ＣＰＵが直接アクセスするメモリ
手段とアクセスすることとなる。
【００２２】ここで、単一のメモリ手段というのは、ア
クセスとして単一の対象に行われるという意味であり、
たとえば物理的には複数のメモリチップ等から構成され
ているものでもよい。
クセスとして単一の対象に行われるという意味であり、
たとえば物理的には複数のメモリチップ等から構成され
ているものでもよい。
【００２３】そして、調停回路によって各伝送制御ＬＳ
Ｉ、ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス要求
が調停され、支障なくデータの送受信が実現される。ま
た、請求項２に対応する発明のデータ送受信制御回路に
おいては、請求項１に対応する発明と同様に作用する
他、調停回路により、各伝送制御ＬＳＩからのアクセス
要求が、ホスト側ＣＰＵ又は伝送ＣＰＵからのアクセス
要求よりも優先されるように調停される。
Ｉ、ホスト側ＣＰＵ及び伝送ＣＰＵからのアクセス要求
が調停され、支障なくデータの送受信が実現される。ま
た、請求項２に対応する発明のデータ送受信制御回路に
おいては、請求項１に対応する発明と同様に作用する
他、調停回路により、各伝送制御ＬＳＩからのアクセス
要求が、ホスト側ＣＰＵ又は伝送ＣＰＵからのアクセス
要求よりも優先されるように調停される。
【００２４】したがって、確実にデータの送受信が実施
される。さらに、請求項３に対応する発明のデータ送受
信制御回路においては、請求項２に対応する発明と同様
に作用する他、調停回路により、メモリ手段のメモリア
クセスタイム≦前記伝送制御ＬＳＩが伝送エラーを発生
させない最大のメモリアクセスタイム／（伝送チャンネ
ルの数＋１），となるように、メモリ手段のメモリアク
セスタイムが調停される。したがって、データ送受信に
支障が生じることなく、より一層確実にデータの送受信
が実施される。
される。さらに、請求項３に対応する発明のデータ送受
信制御回路においては、請求項２に対応する発明と同様
に作用する他、調停回路により、メモリ手段のメモリア
クセスタイム≦前記伝送制御ＬＳＩが伝送エラーを発生
させない最大のメモリアクセスタイム／（伝送チャンネ
ルの数＋１），となるように、メモリ手段のメモリアク
セスタイムが調停される。したがって、データ送受信に
支障が生じることなく、より一層確実にデータの送受信
が実施される。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態に係るデータ送
受信制御回路の一例を示す構成図である。
て説明する。図１は本発明の実施の形態に係るデータ送
受信制御回路の一例を示す構成図である。
【００２６】このデータ送受信制御回路１は、２つの伝
送チャンネルを有し、単一のメモリ手段としてのコモン
メモリ２と、調停手段としてのアービタ３と、伝送ＣＰ
Ｕ４と、伝送制御ＬＳＩ５，６とによって構成されてい
る。
送チャンネルを有し、単一のメモリ手段としてのコモン
メモリ２と、調停手段としてのアービタ３と、伝送ＣＰ
Ｕ４と、伝送制御ＬＳＩ５，６とによって構成されてい
る。
【００２７】コモンメモリ２は、ホスト側ＣＰＵ７、伝
送ＣＰＵ４、各伝送制御ＬＳＩ５，６から直接アクセス
可能なメモリである。アービタ３は、コモンメモリ２へ
のアクセスの調停制御を行い、すなわちコモンメモリ２
を使用するホスト側ＣＰＵ７、伝送ＣＰＵ４、各伝送制
御ＬＳＩ５，６からのアクセス要求を調停する。このと
き伝送制御ＬＳＩ５，６からのアクセスプライオリティ
をホスト側ＣＰＵ７及び伝送ＣＰＵ４よりも高くする。
送ＣＰＵ４、各伝送制御ＬＳＩ５，６から直接アクセス
可能なメモリである。アービタ３は、コモンメモリ２へ
のアクセスの調停制御を行い、すなわちコモンメモリ２
を使用するホスト側ＣＰＵ７、伝送ＣＰＵ４、各伝送制
御ＬＳＩ５，６からのアクセス要求を調停する。このと
き伝送制御ＬＳＩ５，６からのアクセスプライオリティ
をホスト側ＣＰＵ７及び伝送ＣＰＵ４よりも高くする。
【００２８】また、アービタ３は、コモンメモリ２のア
クセスタイムも制御し、最小のメモリアクセスサイクル
でメモリアクセスできるように制御する。コモンメモリ
２のアクセスタイムは、伝送制御ＬＳＩ５，６が伝送エ
ラーを発生させない時間で完了する長さに調整される必
要がある。
クセスタイムも制御し、最小のメモリアクセスサイクル
でメモリアクセスできるように制御する。コモンメモリ
２のアクセスタイムは、伝送制御ＬＳＩ５，６が伝送エ
ラーを発生させない時間で完了する長さに調整される必
要がある。
【００２９】したがって、複数の伝送チャンネルがあっ
た場合、全ての伝送チャンネルが同時に動作しても、伝
送エラーを発生させないために（１）式の条件を満足す
るようになっている。
た場合、全ての伝送チャンネルが同時に動作しても、伝
送エラーを発生させないために（１）式の条件を満足す
るようになっている。
【００３０】コモンメモリアクセスタイム≦伝送制御Ｌ
ＳＩが伝送エラーを発生させない 最大のメモリアクセスタイム／（伝送チャンネル数＋１） …（１） ここで分母の＋１は、全ての伝送制御ＬＳＩ５，６から
のアクセス要求だけでなく、ホスト側ＣＰＵ７と伝送Ｃ
ＰＵ４からもアクセス要求があった場合でも、伝送エラ
ーを発生させないようにするために必要である。
ＳＩが伝送エラーを発生させない 最大のメモリアクセスタイム／（伝送チャンネル数＋１） …（１） ここで分母の＋１は、全ての伝送制御ＬＳＩ５，６から
のアクセス要求だけでなく、ホスト側ＣＰＵ７と伝送Ｃ
ＰＵ４からもアクセス要求があった場合でも、伝送エラ
ーを発生させないようにするために必要である。
【００３１】伝送ＣＰＵ４は、プロトコルの処理等を行
うものであり、データ送信時に、伝送制御ＬＳＩ５，６
へのデータ送信要求を行い、また、データ受信時に伝送
制御ＬＳＩ５，６から通知を受けて、受信データに対し
て必要な処理を施すようになっている。また、ホスト側
ＣＰＵ７と通信し、必要な情報を送受する。
うものであり、データ送信時に、伝送制御ＬＳＩ５，６
へのデータ送信要求を行い、また、データ受信時に伝送
制御ＬＳＩ５，６から通知を受けて、受信データに対し
て必要な処理を施すようになっている。また、ホスト側
ＣＰＵ７と通信し、必要な情報を送受する。
【００３２】各伝送制御ＬＳＩ５，６は、それぞれ伝送
ライン８，９に接続されており、対応する伝送ライン８
もしくは９からのデータを受信したり、伝送ライン８も
しくは９へデータを送信する。
ライン８，９に接続されており、対応する伝送ライン８
もしくは９からのデータを受信したり、伝送ライン８も
しくは９へデータを送信する。
【００３３】また、伝送制御ＬＳＩ５，６は、受信した
データを直接コモンメモリ２に格納する。また送信の際
は、コモンメモリ２に格納されている送信データを直接
読み出して対応する伝送ライン８，９に送出する。
データを直接コモンメモリ２に格納する。また送信の際
は、コモンメモリ２に格納されている送信データを直接
読み出して対応する伝送ライン８，９に送出する。
【００３４】次に、以上のように構成された本発明の実
施の形態に係るデータ送受信制御装置の動作について説
明する。まず、データを受信する場合、例えば第１のチ
ャンネルに対応する伝送ライン８からの受信データは、
伝送制御ＬＳＩ５で受信された後、コモンメモリ２に転
送される。
施の形態に係るデータ送受信制御装置の動作について説
明する。まず、データを受信する場合、例えば第１のチ
ャンネルに対応する伝送ライン８からの受信データは、
伝送制御ＬＳＩ５で受信された後、コモンメモリ２に転
送される。
【００３５】コモンメモリ２に格納された受信データ
は、伝送ＣＰＵ４によって解読される。また、必要に応
じてデータが受信されたことが伝送ＣＰＵ４によってホ
スト側ＣＰＵ７に通知される。
は、伝送ＣＰＵ４によって解読される。また、必要に応
じてデータが受信されたことが伝送ＣＰＵ４によってホ
スト側ＣＰＵ７に通知される。
【００３６】このときホスト側ＣＰＵ７へは、受信した
データが入っているコモンメモリ２のメモリアドレスだ
けを通知すればよい。ホスト側ＣＰＵ７は、該当するコ
モンメモリ２から直接読み出すことによって、受信デー
タを得ることができる。
データが入っているコモンメモリ２のメモリアドレスだ
けを通知すればよい。ホスト側ＣＰＵ７は、該当するコ
モンメモリ２から直接読み出すことによって、受信デー
タを得ることができる。
【００３７】また逆に、ホスト側ＣＰＵ７から送信要求
があった場合、伝送ＣＰＵ４は送信データが入っている
コモンメモリ２のメモリアドレスをホスト側ＣＰＵ７か
ら受け取り、伝送制御ＬＳＩ５に対してそのメモリアド
レスから送信するように要求する。
があった場合、伝送ＣＰＵ４は送信データが入っている
コモンメモリ２のメモリアドレスをホスト側ＣＰＵ７か
ら受け取り、伝送制御ＬＳＩ５に対してそのメモリアド
レスから送信するように要求する。
【００３８】伝送制御ＬＳＩ５は、コモンメモリ２から
送信データを直接読み出し、伝送ライン８上にデータを
送出する。また、第２のチャンネル等の他の伝送チャン
ネルでの送受信方法についても、同様な手順によって実
行される。
送信データを直接読み出し、伝送ライン８上にデータを
送出する。また、第２のチャンネル等の他の伝送チャン
ネルでの送受信方法についても、同様な手順によって実
行される。
【００３９】また、伝送ＣＰＵ４、ホスト側ＣＰＵ７、
伝送制御ＬＳＩ５及び６からコモンメモリ２に同時にア
クセス要求が来た場合、またこれらのデバイスから続け
てアクセス要求が来た場合、アービタ３は伝送制御ＬＳ
Ｉ５及び６からアクセス要求を優先するように調停を行
い、データの送受信が確実に実行できるようにする。
伝送制御ＬＳＩ５及び６からコモンメモリ２に同時にア
クセス要求が来た場合、またこれらのデバイスから続け
てアクセス要求が来た場合、アービタ３は伝送制御ＬＳ
Ｉ５及び６からアクセス要求を優先するように調停を行
い、データの送受信が確実に実行できるようにする。
【００４０】上述したように、本発明の実施の形態に係
るデータ送受信制御回路によれば、伝送制御ＬＳＩ５及
び６からアクセス要求を優先するように調停するアービ
タ３を設けることにより、送受信バッファメモリを用い
ることなくコモンメモリ２から直接伝送制御ＬＳＩ５，
６及びホスト側ＣＰＵ７がアクセスできるようにしたの
で、ハードウェア構成を簡単にすることができる。
るデータ送受信制御回路によれば、伝送制御ＬＳＩ５及
び６からアクセス要求を優先するように調停するアービ
タ３を設けることにより、送受信バッファメモリを用い
ることなくコモンメモリ２から直接伝送制御ＬＳＩ５，
６及びホスト側ＣＰＵ７がアクセスできるようにしたの
で、ハードウェア構成を簡単にすることができる。
【００４１】また、コモンメモリとしては、比較的高速
で容量も大きいものが必要であるが、近年メモリは大容
量化し、かつアクセス速度も向上しているため、コスト
面でも問題にならずに入手可能である。従って送受信バ
ッファメモリを削減した分のコストダウンをすることが
できる。
で容量も大きいものが必要であるが、近年メモリは大容
量化し、かつアクセス速度も向上しているため、コスト
面でも問題にならずに入手可能である。従って送受信バ
ッファメモリを削減した分のコストダウンをすることが
できる。
【００４２】また、メモリのパリティチェックを行う場
合、コモンメモリに対してのみ行えばよく、回路を削減
できる。伝送チャンネルが多くなればなるほど、効果が
期待できる。
合、コモンメモリに対してのみ行えばよく、回路を削減
できる。伝送チャンネルが多くなればなるほど、効果が
期待できる。
【００４３】コモンメモリを制御するアービタ回路は、
ＡＳＩＣによりコンパクトにまとめることが可能であ
り、全体の部品点数を削減することができる。送受信バ
ッファメモリを無くした分、余分なデータ転送を減ら
せ、伝送スループットを向上させることができる。
ＡＳＩＣによりコンパクトにまとめることが可能であ
り、全体の部品点数を削減することができる。送受信バ
ッファメモリを無くした分、余分なデータ転送を減ら
せ、伝送スループットを向上させることができる。
【００４４】なお、本実施形態では、２チャンネルの例
で示したが、本発明はこれに限られるものでなく、さら
に多数の伝送チャンネルであっても良い。以上の効果を
まとめると、次のようになる。
で示したが、本発明はこれに限られるものでなく、さら
に多数の伝送チャンネルであっても良い。以上の効果を
まとめると、次のようになる。
【００４５】１）伝送チャンネルを増やしても、伝送制
御ＬＳＩだけを増やせばよく、メモリ数およびパリティ
チェック回路数を削減でき、基板実装面積も小さくでき
コストダウンできる。
御ＬＳＩだけを増やせばよく、メモリ数およびパリティ
チェック回路数を削減でき、基板実装面積も小さくでき
コストダウンできる。
【００４６】２）部品点数がへり、信頼性向上が期待で
きる。 ３）ホスト側ＣＰＵと伝送制御ＬＳＩとの間にデータ転
送が介在しないため、高い伝送スループットを実現でき
る。 なお、本発明は、上記各実施の形態に限定されるもので
なく、その要旨を逸脱しない範囲で種々に変形すること
が可能である。
きる。 ３）ホスト側ＣＰＵと伝送制御ＬＳＩとの間にデータ転
送が介在しないため、高い伝送スループットを実現でき
る。 なお、本発明は、上記各実施の形態に限定されるもので
なく、その要旨を逸脱しない範囲で種々に変形すること
が可能である。
【００４７】
【発明の効果】以上詳記したように本発明によれば、基
板実装面積を小さくし、かつ、高い伝送スループットを
実現可能なデータ送受信制御回路を提供することができ
る。
板実装面積を小さくし、かつ、高い伝送スループットを
実現可能なデータ送受信制御回路を提供することができ
る。
【図１】本発明の実施の形態に係るデータ送受信制御回
路の一例を示す構成図。
路の一例を示す構成図。
【図２】従来のデータ伝送機器に適用されるデータ送受
信制御回路を示すの構成図。
信制御回路を示すの構成図。
【符号の説明】 １…データ送受信制御回路 ２…コモンメモリ ３…アービタ ４…伝送ＣＰＵ ５，６…伝送制御ＬＳＩ ７…ホスト側ＣＰＵ
Claims (3)
- 【請求項１】 少なくとも１つの伝送チャンネルを有
し、データの送受信を行う伝送制御ＬＳＩを各伝送チャ
ンネル毎に装備したデータ送受信制御回路において、 前記各伝送制御ＬＳＩから直接送信データを読み出さ
れ、また、前記各伝送制御ＬＳＩから直接受信データを
書き込まれ、かつ、ホスト側ＣＰＵから直接データ入出
力されるよう構成された単一のメモリ手段と、 前記各伝送制御ＬＳＩ、前記ホスト側ＣＰＵ及び前記メ
モリ手段とアクセスし、プロトコルの処理を行う伝送Ｃ
ＰＵと、 前記各伝送制御ＬＳＩ、前記ホスト側ＣＰＵ及び前記伝
送ＣＰＵからのアクセス要求を調停する調停回路とを具
備するデータ送受信制御回路。 - 【請求項２】 前記調停回路は、前記各伝送制御ＬＳＩ
からのアクセス要求を、前記ホスト側ＣＰＵ又は前記伝
送ＣＰＵからのアクセス要求よりも優先するように調停
する請求項１記載のデータ送受信制御回路。 - 【請求項３】 前記調停回路は、前記メモリ手段のメモ
リアクセスタイム≦前記伝送制御ＬＳＩが伝送エラーを
発生させない最大のメモリアクセスタイム／（前記伝送
チャンネルの数＋１），となるように、前記メモリ手段
のメモリアクセスタイムを調停する請求項２記載のデー
タ送受信制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11492596A JPH09307591A (ja) | 1996-05-09 | 1996-05-09 | データ送受信制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11492596A JPH09307591A (ja) | 1996-05-09 | 1996-05-09 | データ送受信制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307591A true JPH09307591A (ja) | 1997-11-28 |
Family
ID=14650062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11492596A Pending JPH09307591A (ja) | 1996-05-09 | 1996-05-09 | データ送受信制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014021444A (ja) * | 2012-07-23 | 2014-02-03 | Canon Inc | 情報処理システム |
-
1996
- 1996-05-09 JP JP11492596A patent/JPH09307591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014021444A (ja) * | 2012-07-23 | 2014-02-03 | Canon Inc | 情報処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0185609B1 (en) | Coherent interface with wraparound receive and transmit memories | |
| US5255374A (en) | Bus interface logic for computer system having dual bus architecture | |
| US5594882A (en) | PCI split transactions utilizing dual address cycle | |
| US5544346A (en) | System having a bus interface unit for overriding a normal arbitration scheme after a system resource device has already gained control of a bus | |
| JPH01205366A (ja) | データを転送するための方法およびそのためのデータ転送制御器 | |
| US7016994B2 (en) | Retry mechanism for blocking interfaces | |
| EP0188990B1 (en) | Coherent interface with wraparound receive memory | |
| US20020199053A1 (en) | USB interface device of peripheral device | |
| EP0800139A2 (en) | Programmable read/write access signal and method therefor | |
| CN116414758B (zh) | 面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口 | |
| US7062588B2 (en) | Data processing device accessing a memory in response to a request made by an external bus master | |
| US6425071B1 (en) | Subsystem bridge of AMBA's ASB bus to peripheral component interconnect (PCI) bus | |
| US6742142B2 (en) | Emulator, a data processing system including an emulator, and method of emulation for testing a system | |
| US7581049B2 (en) | Bus controller | |
| US20040230717A1 (en) | Processing device | |
| JPS6246025B2 (ja) | ||
| JPH09307591A (ja) | データ送受信制御回路 | |
| US20030041176A1 (en) | Data transfer algorithm that does not require high latency read operations | |
| US5379395A (en) | Semiconductor integrated circuit for central processor interfacing which enables random and serial access to single port memories | |
| US6546019B1 (en) | Duplex memory control apparatus | |
| JP2546901B2 (ja) | 通信制御装置 | |
| KR880000462B1 (ko) | 멀티프로세서 시스템에 있어서의 데이터전송장치 | |
| EP1459191B1 (en) | Communication bus system | |
| KR0154470B1 (ko) | 보조제어장치와 외부장치간 정합회로 | |
| JPS6232517B2 (ja) |