JPH09312331A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09312331A JPH09312331A JP8128270A JP12827096A JPH09312331A JP H09312331 A JPH09312331 A JP H09312331A JP 8128270 A JP8128270 A JP 8128270A JP 12827096 A JP12827096 A JP 12827096A JP H09312331 A JPH09312331 A JP H09312331A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- silicon nitride
- semiconductor device
- nitride film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】溝構造の素子分離領域を半導体装置におけるコ
ンタクトホール間隔を短く、素子集積密度を高める。 【解決手段】半導体基板（１）に素子分離領域の溝
（８）及び溝（８）によって分離されたＭＯＳトランジ
スタが形成された半導体装置において、素子分離領域
（８）の上面にシリコン窒化膜（１２）を形成し、溝
（８）の内部にシリコン窒化膜より誘電率の低い絶縁体
ＳｉＯ2（１１）を埋め込む構造し、ＭＯＳトランジス
タのゲート電極１５の上面及び側面にシリコン窒化膜
（２０）が形成される。 【効果】素子分離領域及びゲート電極の上面及び側面の
シリコン窒化膜がコンタクトホールのエッチストッパと
して働き、コンタクトホール間の間隔を詰めることがで
きる。
ンタクトホール間隔を短く、素子集積密度を高める。 【解決手段】半導体基板（１）に素子分離領域の溝
（８）及び溝（８）によって分離されたＭＯＳトランジ
スタが形成された半導体装置において、素子分離領域
（８）の上面にシリコン窒化膜（１２）を形成し、溝
（８）の内部にシリコン窒化膜より誘電率の低い絶縁体
ＳｉＯ2（１１）を埋め込む構造し、ＭＯＳトランジス
タのゲート電極１５の上面及び側面にシリコン窒化膜
（２０）が形成される。 【効果】素子分離領域及びゲート電極の上面及び側面の
シリコン窒化膜がコンタクトホールのエッチストッパと
して働き、コンタクトホール間の間隔を詰めることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、更に詳しくいえば、ＬＳＩを構成する半導体
基板に形成される素子間の分離構造及びその製造方法に
関するものである。
製造方法、更に詳しくいえば、ＬＳＩを構成する半導体
基板に形成される素子間の分離構造及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＬＳＩなどの半導体装置では、集積度及
び動作速度の向上のため、高密度集積化が重要となる。
高密度集積化のなかで素子間の分離構造が一つの重要な
問題となる。例えば、相隣るＭＯＳトランジスタのゲー
ト電極間隔を小さくすることが動作速度の向上、また、
面積を小さくするため重要である。従来、ゲート電極間
の間隔を縮小する方法として、ゲート電極の上面及び側
面にシリコン窒化膜を形成する方法が用いられていた。
この方法においては、配線層と半導体基板に形成された
拡散層との接続を行う配線を通す孔（コンタクトホー
ル）の形成の際に、上記シリコン窒化膜がエッチングス
トッパとして機能するため、コンタクトホールの一部が
ゲート電極に掛かっていても配線層とゲート電極が接触
しないため、コンタクトホールの一部をゲート電極上に
配置することができ、コンタクトホール間隔が縮小で
き、従ってゲート電極間隔を小さくできるという利点が
あった。なお、ゲート電極上面及び側面にのみシリコン
窒化膜を形成し、コンタクトホール間隔を縮小する方法
はＩＥＤＭ９０，ｐ473-476 に記載されている。
び動作速度の向上のため、高密度集積化が重要となる。
高密度集積化のなかで素子間の分離構造が一つの重要な
問題となる。例えば、相隣るＭＯＳトランジスタのゲー
ト電極間隔を小さくすることが動作速度の向上、また、
面積を小さくするため重要である。従来、ゲート電極間
の間隔を縮小する方法として、ゲート電極の上面及び側
面にシリコン窒化膜を形成する方法が用いられていた。
この方法においては、配線層と半導体基板に形成された
拡散層との接続を行う配線を通す孔（コンタクトホー
ル）の形成の際に、上記シリコン窒化膜がエッチングス
トッパとして機能するため、コンタクトホールの一部が
ゲート電極に掛かっていても配線層とゲート電極が接触
しないため、コンタクトホールの一部をゲート電極上に
配置することができ、コンタクトホール間隔が縮小で
き、従ってゲート電極間隔を小さくできるという利点が
あった。なお、ゲート電極上面及び側面にのみシリコン
窒化膜を形成し、コンタクトホール間隔を縮小する方法
はＩＥＤＭ９０，ｐ473-476 に記載されている。
【０００３】しかし、コンタクトホール間にゲート電極
が存在する場合は、コンタクトホールの間隔を縮小する
ことはできるが、素子分離領域を構成するフィールド酸
化膜上にはシリコン窒化膜が存在しないため、コンタク
トホール間にフィールド酸化膜がある場合は、配線・基
板接触防止のため、コンタクトホールとフィールド酸化
膜との間に位置合わせ余裕をとらなければならず、コン
タクトホール間隔が縮小できないという問題があった。
が存在する場合は、コンタクトホールの間隔を縮小する
ことはできるが、素子分離領域を構成するフィールド酸
化膜上にはシリコン窒化膜が存在しないため、コンタク
トホール間にフィールド酸化膜がある場合は、配線・基
板接触防止のため、コンタクトホールとフィールド酸化
膜との間に位置合わせ余裕をとらなければならず、コン
タクトホール間隔が縮小できないという問題があった。
【０００４】この問題を解決する方法として、素子分離
のため、素子の分離領域に溝を形成し、その溝内にシリ
コン窒化膜を埋め込む手法が知られているが、シリコン
窒化膜はシリコン酸化膜より誘電率が高いため、上記シ
リコン窒化膜を埋め込んだ溝を介して存在する配線層
（ゲート電極）と基板との間の容量が増大するという問
題がある。
のため、素子の分離領域に溝を形成し、その溝内にシリ
コン窒化膜を埋め込む手法が知られているが、シリコン
窒化膜はシリコン酸化膜より誘電率が高いため、上記シ
リコン窒化膜を埋め込んだ溝を介して存在する配線層
（ゲート電極）と基板との間の容量が増大するという問
題がある。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体素子の高密度集積化に適した素子分離構造を
もった半導体装置及びその製造方法を実現することであ
る。
は、半導体素子の高密度集積化に適した素子分離構造を
もった半導体装置及びその製造方法を実現することであ
る。
【０００６】本発明の他の目的は、ゲート電極・基板間
容量を増大させることなしに、コンタクトホールの一部
がフィールド酸化膜に掛かってもフィールド酸化膜の削
れを防止でき、配線層と基板との接触を防止することが
できる半導体装置及びその製造方法を実現することであ
る。
容量を増大させることなしに、コンタクトホールの一部
がフィールド酸化膜に掛かってもフィールド酸化膜の削
れを防止でき、配線層と基板との接触を防止することが
できる半導体装置及びその製造方法を実現することであ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置では、半導体基板に溝で構成し
た素子分離領域を設け、複数の半導体素子を形成した半
導体装置において、上記素子分離領域の上面にシリコン
窒化膜を形成し、上記溝の内部にシリコン窒化膜より誘
電率の低い絶縁体を埋め込む構造とした。
め、本発明の半導体装置では、半導体基板に溝で構成し
た素子分離領域を設け、複数の半導体素子を形成した半
導体装置において、上記素子分離領域の上面にシリコン
窒化膜を形成し、上記溝の内部にシリコン窒化膜より誘
電率の低い絶縁体を埋め込む構造とした。
【０００８】本発明の好ましい実施形態としては、上記
半導体素子は、ＭＯＳトランジスタを含み、上記素子分
離領域の上面にシリコン窒化膜を形成すると共にゲート
電極の上面及び側面にシリコン窒化膜を形成する。ま
た、誘電率の低い絶縁体としては、酸化シリコンが製造
上好ましい。
半導体素子は、ＭＯＳトランジスタを含み、上記素子分
離領域の上面にシリコン窒化膜を形成すると共にゲート
電極の上面及び側面にシリコン窒化膜を形成する。ま
た、誘電率の低い絶縁体としては、酸化シリコンが製造
上好ましい。
【０００９】上記半導体装置を製造するため、特に、上
記素子分離領域の製造工程として、半導体基板に素子分
離領域なる溝を形成した後、溝内にシリコン酸化膜を埋
込み、その後上記シリコン酸化膜を深さ方向の途中まで
エッチングし、その後シリコン窒化膜を埋め込む工程を
もうけた。
記素子分離領域の製造工程として、半導体基板に素子分
離領域なる溝を形成した後、溝内にシリコン酸化膜を埋
込み、その後上記シリコン酸化膜を深さ方向の途中まで
エッチングし、その後シリコン窒化膜を埋め込む工程を
もうけた。
【００１０】本発明の半導体装置及びその製造方法によ
れば、ゲート電極上面に形成されたシリコン窒化膜がシ
リコン酸化膜の研磨の際のエッチングストッパ膜として
働くので、素子を破壊することなくチャンネルストッパ
として働く溝をシリコン酸化膜及びシリコン窒化膜で埋
めることができる。また、素子分離領域を形成する溝に
は、シリコン酸化膜が埋め込まれるので、従来の、シリ
コン窒化膜のみを埋め込むものに比べ、ＭＯＳトランジ
スタのゲート電極・基板間容量を増大させることなし
に、コンタクトホールの一部がフィールド酸化膜に掛か
ってもフィールド酸化膜の削れを防止でき、配線層と基
板との接触を防止することができる。
れば、ゲート電極上面に形成されたシリコン窒化膜がシ
リコン酸化膜の研磨の際のエッチングストッパ膜として
働くので、素子を破壊することなくチャンネルストッパ
として働く溝をシリコン酸化膜及びシリコン窒化膜で埋
めることができる。また、素子分離領域を形成する溝に
は、シリコン酸化膜が埋め込まれるので、従来の、シリ
コン窒化膜のみを埋め込むものに比べ、ＭＯＳトランジ
スタのゲート電極・基板間容量を増大させることなし
に、コンタクトホールの一部がフィールド酸化膜に掛か
ってもフィールド酸化膜の削れを防止でき、配線層と基
板との接触を防止することができる。
【００１１】なお、以下の実施の形態においては、本発
明の最も好ましいＭＯＳトランジスタの実施例について
説明するが、他の半導体装置に適用できくることは明ら
かである。
明の最も好ましいＭＯＳトランジスタの実施例について
説明するが、他の半導体装置に適用できくることは明ら
かである。
【００１２】
＜実施例１＞図１ないし図９は、本発明による半導体装
置の製造方法の一実施例の製造工程を示す図である。本
実施例は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳと略
称する）のｐＭＯＳとｎＭＯＳの素子分離領域の製造工
程に実施したものである。
置の製造方法の一実施例の製造工程を示す図である。本
実施例は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳと略
称する）のｐＭＯＳとｎＭＯＳの素子分離領域の製造工
程に実施したものである。
【００１３】シリコン基板１内にＰ型ウエル２及びｎ型
ウエル３を形成した後、ゲート酸化膜４を形成後し、そ
の上に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜５、タング
ステン（Ｗ）膜６、シリコン窒化（Ｓｉ3Ｎ4）膜７を順
次各々１００ｎｍ積層する（図１、工程ａ）。
ウエル３を形成した後、ゲート酸化膜４を形成後し、そ
の上に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜５、タング
ステン（Ｗ）膜６、シリコン窒化（Ｓｉ3Ｎ4）膜７を順
次各々１００ｎｍ積層する（図１、工程ａ）。
【００１４】この後、Ｓｉ基板１のｐ型ウエル２内及び
Ｎ型ウエル３内、及びｐウエルとｎウエルとの境界部
に、深さ０．３５μｍの素子分離のための溝８を形成す
る。この後、シリコン酸化（ＳｉＯ2）膜９、シリコン
窒化膜１０を、シリコン酸化膜の上面及び溝８の内面に
順次１０ｎｍづつ形成する（図２、工程ｂ）。
Ｎ型ウエル３内、及びｐウエルとｎウエルとの境界部
に、深さ０．３５μｍの素子分離のための溝８を形成す
る。この後、シリコン酸化（ＳｉＯ2）膜９、シリコン
窒化膜１０を、シリコン酸化膜の上面及び溝８の内面に
順次１０ｎｍづつ形成する（図２、工程ｂ）。
【００１５】次に、シリコン酸化膜を溝及び素子形成領
域全面に堆積し、その後化学的機械研磨（chemical mec
hanical polishing 以下ＣＭＰと略称）でシリコン酸
化膜を研磨する（図３、工程ｃ）。このとき、シリコン
窒化膜１０がＣＭＰのストッパ膜として働くため、溝内
はシリコン酸化膜１１で満たされ、その上面はシリコン
窒化膜１０の上面と同じ高さになる。
域全面に堆積し、その後化学的機械研磨（chemical mec
hanical polishing 以下ＣＭＰと略称）でシリコン酸
化膜を研磨する（図３、工程ｃ）。このとき、シリコン
窒化膜１０がＣＭＰのストッパ膜として働くため、溝内
はシリコン酸化膜１１で満たされ、その上面はシリコン
窒化膜１０の上面と同じ高さになる。
【００１６】次に、シリコン酸化膜１１をウエットエッ
チで後退させる。ウエットエッチによるシリコン酸化膜
１１の後退は、Ｓｉ基板１のＰ型２及びＮ型ウエル３の
上面程度とする。この時、溝８内に形成されたシリコン
窒化膜１０がエッチングストッパとして働く（図４、工
程ｄ）。
チで後退させる。ウエットエッチによるシリコン酸化膜
１１の後退は、Ｓｉ基板１のＰ型２及びＮ型ウエル３の
上面程度とする。この時、溝８内に形成されたシリコン
窒化膜１０がエッチングストッパとして働く（図４、工
程ｄ）。
【００１７】続いて、シリコン窒化膜１２を沈積させ
て、ＣＭＰ法で、シリコン窒化膜１２を研磨する。この
ＣＭＰにおいて、タングステン膜６がエッチングストッ
パ膜として働くので、上記溝のシリコン窒化膜１２の上
面はタングステン膜１３の上面と同じ高さに形成される
（図５、工程ｅ）。
て、ＣＭＰ法で、シリコン窒化膜１２を研磨する。この
ＣＭＰにおいて、タングステン膜６がエッチングストッ
パ膜として働くので、上記溝のシリコン窒化膜１２の上
面はタングステン膜１３の上面と同じ高さに形成される
（図５、工程ｅ）。
【００１８】次に、さらに、タングステン膜１３を５０
ｎｍないし１００ｎｍ積層し、続いて、シリコン窒化膜
１４を１００ｎｍ積層する（図６、工程ｆ）。タングス
テン膜１３はフィールド上に形成される配線層として働
く。また、シリコン窒化膜１４は上部に形成される配線
と基板１を接続するためのコンタクトホールを開口する
際のエッチングストッパとして働く。
ｎｍないし１００ｎｍ積層し、続いて、シリコン窒化膜
１４を１００ｎｍ積層する（図６、工程ｆ）。タングス
テン膜１３はフィールド上に形成される配線層として働
く。また、シリコン窒化膜１４は上部に形成される配線
と基板１を接続するためのコンタクトホールを開口する
際のエッチングストッパとして働く。
【００１９】次に、レジストマスクを用いてシリコン窒
化膜１４、タングステン膜１３、６、ポリシリコン膜５
をマスクパターン状にエッチングし、ＣＭＯＳのゲート
電極１５を形成する（図７、工程ｇ）。
化膜１４、タングステン膜１３、６、ポリシリコン膜５
をマスクパターン状にエッチングし、ＣＭＯＳのゲート
電極１５を形成する（図７、工程ｇ）。
【００２０】この後、ＣＭＯＳのソース、ドレインとな
る拡散層１６を形成した後、シリコン窒化窒化膜を全
面、すなわちゲート電極部１５、分離領域部８、拡散層
分上面に形成した後、異方性エッチングを行い、ゲート
電極及びフィールド上に形成されたシリコン窒化膜層の
側面に窒化シリコンのサイドウオール１８を形成する。
次いで、ソース・ドレイン領域の低抵抗化のため、高濃
度拡散層１６を形成する（図８、工程ｈ）。
る拡散層１６を形成した後、シリコン窒化窒化膜を全
面、すなわちゲート電極部１５、分離領域部８、拡散層
分上面に形成した後、異方性エッチングを行い、ゲート
電極及びフィールド上に形成されたシリコン窒化膜層の
側面に窒化シリコンのサイドウオール１８を形成する。
次いで、ソース・ドレイン領域の低抵抗化のため、高濃
度拡散層１６を形成する（図８、工程ｈ）。
【００２１】次に、ＰＳＧで層間絶縁膜１９を形成しコ
ンタクトホールを開口し、配線層２０を形成する（図
９、工程ｉ）。コンタクトホールを開口する際に、窒化
シリコンのサイドウオール２０は、コンタクトホールが
ゲートもしくはフィールドに掛かった場合のエッチスト
ッパ膜として働く。
ンタクトホールを開口し、配線層２０を形成する（図
９、工程ｉ）。コンタクトホールを開口する際に、窒化
シリコンのサイドウオール２０は、コンタクトホールが
ゲートもしくはフィールドに掛かった場合のエッチスト
ッパ膜として働く。
【００２２】上記実施例１の製造工程は本発明の範囲内
で、種々変更できる。例えば、工程ｂ（図２）におい
て、溝内８にシリコン酸化膜９を積層後にシリコン窒化
膜１０を形成したが、窒化シリコン１０を直接溝８内に
形成してもよい。また、工程ａ（図１）において、ポリ
シリコン膜５とＷ膜６の密着性を向上させるために境界
面にチタン窒化（ＴｉＮ）膜を形成してもよい。さら
に、工程ｇ（図７）において、フィールド上のシリコン
窒化膜膜の側面にタングステンのサイドウォールが形成
される場合は、ゲート加工直後又は工程ｈ（図８）のサ
イドウォール２０形成後にタングステンを除去するステ
ップを追加してもよい。
で、種々変更できる。例えば、工程ｂ（図２）におい
て、溝内８にシリコン酸化膜９を積層後にシリコン窒化
膜１０を形成したが、窒化シリコン１０を直接溝８内に
形成してもよい。また、工程ａ（図１）において、ポリ
シリコン膜５とＷ膜６の密着性を向上させるために境界
面にチタン窒化（ＴｉＮ）膜を形成してもよい。さら
に、工程ｇ（図７）において、フィールド上のシリコン
窒化膜膜の側面にタングステンのサイドウォールが形成
される場合は、ゲート加工直後又は工程ｈ（図８）のサ
イドウォール２０形成後にタングステンを除去するステ
ップを追加してもよい。
【００２３】＜実施例２＞図１０ないし図１３は、本発
明による半導体装置の製造方法の他の実施例の製造工程
の一部を示す図である。本実施例は、ＭＯＳ等の半導体
素子を形成する前に、溝構造の素子分離領域を形成した
もある。半導体素子の製造工程は従来のものと同じであ
るので、素子分離領域の形成工程のみについて説明す
る。
明による半導体装置の製造方法の他の実施例の製造工程
の一部を示す図である。本実施例は、ＭＯＳ等の半導体
素子を形成する前に、溝構造の素子分離領域を形成した
もある。半導体素子の製造工程は従来のものと同じであ
るので、素子分離領域の形成工程のみについて説明す
る。
【００２４】実施例１の工程ａと同様に、基板１上にゲ
ート酸化膜４を形成後、タングステン６、窒化シリコン
７を各々１００ｎｍ積層する(図１０、工程２-a)。
ート酸化膜４を形成後、タングステン６、窒化シリコン
７を各々１００ｎｍ積層する(図１０、工程２-a)。
【００２５】次に、シリコン基板１をエッチングし、
０．３５μｍの溝８を形成した後、窒化シリコン膜１０
を１０ｎｍ積層した後、シリコン酸化膜１１を溝内に沈
積し、ＣＭＰで研磨する（図１１、工程２−ｂ）。この
時シリコン窒化膜１０がストッパ膜として働く。
０．３５μｍの溝８を形成した後、窒化シリコン膜１０
を１０ｎｍ積層した後、シリコン酸化膜１１を溝内に沈
積し、ＣＭＰで研磨する（図１１、工程２−ｂ）。この
時シリコン窒化膜１０がストッパ膜として働く。
【００２６】続いてシリコン酸化膜１１をウエットエッ
チで後退させ、溝の上部にＳｉＮ膜１２を形成し、ＣＭ
Ｐで研磨する。この時、タングステン膜６がエッチング
ストッパとして働く。さらに、シリコン酸化膜１１をウ
エットエッチで後退させる（図１２、以上工程２−
ｃ）。次に、タングステン膜をエッチングし、素子分離
領域アイソレーションを完成させる（図１３、工程２−
ｄ）。この方法により、素子分離領域を構成する溝の上
面に形成されるシリコン窒化膜の上面が、ゲート酸化膜
４の上面と同じでとなるので、以後行われる光を使用し
たリソグラフィーによるゲート電極形成時の光のハレー
ション、エッチ残りが低減される。
チで後退させ、溝の上部にＳｉＮ膜１２を形成し、ＣＭ
Ｐで研磨する。この時、タングステン膜６がエッチング
ストッパとして働く。さらに、シリコン酸化膜１１をウ
エットエッチで後退させる（図１２、以上工程２−
ｃ）。次に、タングステン膜をエッチングし、素子分離
領域アイソレーションを完成させる（図１３、工程２−
ｄ）。この方法により、素子分離領域を構成する溝の上
面に形成されるシリコン窒化膜の上面が、ゲート酸化膜
４の上面と同じでとなるので、以後行われる光を使用し
たリソグラフィーによるゲート電極形成時の光のハレー
ション、エッチ残りが低減される。
【００２７】
【発明の効果】電源配線と拡散層とを接続するためのコ
ンタクトホールを下層のゲート電極及びフィールドに対
して位置合わせずれを許容して配置することができるの
で、コンタクトホール間隔が縮小でき。このため半導体
装置の集積度が向上する。
ンタクトホールを下層のゲート電極及びフィールドに対
して位置合わせずれを許容して配置することができるの
で、コンタクトホール間隔が縮小でき。このため半導体
装置の集積度が向上する。
【図１】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す図である。
施例の一製造工程を示す図である。
【図２】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す図である。
施例の一製造工程を示す図である。
【図３】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図４】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図５】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図６】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図７】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図８】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図９】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。
施例の一製造工程を示す部分断面図である。
【図１０】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。
実施例の一製造工程を示す部分断面図である。
【図１１】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。
実施例の一製造工程を示す部分断面図である。
【図１２】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。
実施例の一製造工程を示す部分断面図である。
【図１３】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。
実施例の一製造工程を示す部分断面図である。
１：半導体基板、２：Ｐ型ウエル、５、タングステン
（Ｗ）膜、３：ｎ型ウエル、４：ゲート酸化膜、５：ポ
リシリコン（Ｐｏｌｙ−Ｓｉ）膜、６：タングステン
（Ｗ）膜、７：シリコン窒化（Ｓｉ3Ｎ4）膜、８：溝、
９：シリコン酸化（ＳｉＯ2）膜、１０：シリコン窒化
膜、１１：シリコン酸化膜、１２：シリコン窒化膜、１
３：タングステン膜、１４：シリコン窒化膜、１５：電
極１６：拡散層、１８：サイドウオール、１９：層間絶
縁膜、２０：配線層。
（Ｗ）膜、３：ｎ型ウエル、４：ゲート酸化膜、５：ポ
リシリコン（Ｐｏｌｙ−Ｓｉ）膜、６：タングステン
（Ｗ）膜、７：シリコン窒化（Ｓｉ3Ｎ4）膜、８：溝、
９：シリコン酸化（ＳｉＯ2）膜、１０：シリコン窒化
膜、１１：シリコン酸化膜、１２：シリコン窒化膜、１
３：タングステン膜、１４：シリコン窒化膜、１５：電
極１６：拡散層、１８：サイドウオール、１９：層間絶
縁膜、２０：配線層。
Claims (7)
- 【請求項１】半導体基板に素子分離領域の溝をもつ半導
体装置において、上記素子分離領域の上面にシリコン窒
化膜を形成し、上記溝の内部にシリコン窒化膜より誘電
率の低い絶縁体を埋め込む構造としたことを特徴とする
半導体装置。 - 【請求項２】半導体基板に素子分離領域の溝及び上記溝
によって分離されたＭＯＳトランジスタが形成された半
導体装置において、上記素子分離領域の上面にシリコン
窒化膜を形成し、上記溝の内部にシリコン窒化膜より誘
電率の低い絶縁体を埋め込むんだ構造をもち、上記ＭＯ
Ｓトランジスタのゲート電極の上面及び側面にシリコン
窒化膜が形成されたことを特徴とする半導体装置。 - 【請求項３】上記ゲート電極がタングステンであり、上
記絶縁体が酸化シリコンであることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】半導体基板に素子分離領域の溝をもつ半導
体装置の製造において、上記半導体基板に溝を形成した
後、シリコン酸化膜を上記溝内に埋込み、この後上記シ
リコン酸化膜を上記溝の途中までエッチングし、この後
シリコン窒化膜を上記溝内に埋め込むことで素子分離領
域を形成することを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板に素子分離領域の溝及び上記溝
によって分離されたＭＯＳトランジスタが形成された半
導体装置の製造において、上記半導体基板に上記ＭＯＳ
トランジスタのゲート電極となるタングステン層および
上部に窒化シリコン膜が形成された溝を形成し、マスク
パターンを用いてゲート電極を形成後上記ゲート電極及
び上記溝の上面を含む全面に第２のシリコン窒化膜を形
成し、上記第２のシリコン窒化膜を異方性エッチングし
て上記ゲート電極及び上記素子分離領域の側面にサイド
ウォールを形成する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項６】請求項５記載の半導体装置の製造方法にお
いて、さらに、上記サイドウォールを形成後、層間絶縁
膜を形成し、上記層間絶縁膜にコンタクトホールを形成
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項７】請求項５又は６記載の半導体装置の製造方
法において、上記タングステン層および上部に窒化シリ
コン膜が形成された溝を形成する工程が、上記半導体基
板にタングステン層及びシリコン窒化膜を順次積層後、
上記溝を形成しする工程、上記溝内に酸化シリコンを沈
積する工程、上記酸化シリコンをウエットエッチによっ
て後退させる工程、後退した溝内に窒化シリコンを沈積
する工程、上記タングステン層をストッパとして上記窒
化シリコンを化学的機械研磨により研磨する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128270A JPH09312331A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128270A JPH09312331A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312331A true JPH09312331A (ja) | 1997-12-02 |
Family
ID=14980693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128270A Pending JPH09312331A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312331A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390903B1 (ko) * | 2000-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 장치의 에스램 셀 제조방법 |
| WO2003015159A3 (de) * | 2001-08-06 | 2003-10-09 | Infineon Technologies Ag | Grabenisolation mit selbstjustierender oberflächenversiegelung und verfahren zur herstellung einer solchen grabenisolation |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| JP2005347565A (ja) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2006303530A (ja) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| WO2025150402A1 (ja) * | 2024-01-10 | 2025-07-17 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置およびその製造方法、並びに、電子機器 |
-
1996
- 1996-05-23 JP JP8128270A patent/JPH09312331A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303530A (ja) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| KR100390903B1 (ko) * | 2000-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 장치의 에스램 셀 제조방법 |
| WO2003015159A3 (de) * | 2001-08-06 | 2003-10-09 | Infineon Technologies Ag | Grabenisolation mit selbstjustierender oberflächenversiegelung und verfahren zur herstellung einer solchen grabenisolation |
| US7294902B2 (en) | 2001-08-06 | 2007-11-13 | Infineon Technologies Ag | Trench isolation having a self-adjusting surface seal and method for producing one such trench isolation |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| JP2005347565A (ja) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| WO2025150402A1 (ja) * | 2024-01-10 | 2025-07-17 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置およびその製造方法、並びに、電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| US6337230B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2002237575A (ja) | 半導体装置及びその製造方法 | |
| JP2001144175A (ja) | 半導体装置及びその製造方法 | |
| JP2001127169A (ja) | 半導体装置およびその製造方法 | |
| US12568651B2 (en) | Semiconductor structure having stacked gates and method of manufacture thereof | |
| CN1941281B (zh) | 形成半导体器件的对准键的方法 | |
| US20040094802A1 (en) | Semiconductor device and method of forming the same | |
| JPH09312331A (ja) | 半導体装置及びその製造方法 | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| KR100318458B1 (ko) | 에스오아이소자의소자분리방법 | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| JP2008244229A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6204128B1 (en) | Method for fabricating semiconductor device | |
| US5705440A (en) | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| US20050142780A1 (en) | Method of fabricating a fin transistor | |
| US6190953B1 (en) | Semiconductor device and method for producing same | |
| JP3068439B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP3295393B2 (ja) | 半導体装置の製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPH11251318A (ja) | 半導体装置及びその製造方法 | |
| JP3116889B2 (ja) | 半導体装置の製造方法 |