JPH09312343A - 冗長線の配線方法および半導体装置 - Google Patents
冗長線の配線方法および半導体装置Info
- Publication number
- JPH09312343A JPH09312343A JP8127972A JP12797296A JPH09312343A JP H09312343 A JPH09312343 A JP H09312343A JP 8127972 A JP8127972 A JP 8127972A JP 12797296 A JP12797296 A JP 12797296A JP H09312343 A JPH09312343 A JP H09312343A
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- Japan
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- lines
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Abstract
(57)【要約】
【課題】 冗長線の加工不良を低減させ、冗長回路技術
による救済歩留まりを向上させる。 【解決手段】 メモリセルなどが不良の場合に救済を行
う冗長回路に接続された所定の本数の冗長線８ｃをメモ
リマット４の上方における正規のワード線８が形成され
ている配線層の中央部およびその近傍に配置する。それ
により、平坦化された絶縁膜上に冗長線８ｃを形成で
き、高精度のリソグラフィプロセスが可能となり、高精
度のパターニングを行うことができる。
による救済歩留まりを向上させる。 【解決手段】 メモリセルなどが不良の場合に救済を行
う冗長回路に接続された所定の本数の冗長線８ｃをメモ
リマット４の上方における正規のワード線８が形成され
ている配線層の中央部およびその近傍に配置する。それ
により、平坦化された絶縁膜上に冗長線８ｃを形成で
き、高精度のリソグラフィプロセスが可能となり、高精
度のパターニングを行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長線の配線方法
および半導体装置に関し、特に、冗長線の救済歩留まり
の向上に適用して有効な技術に関するものである。
および半導体装置に関し、特に、冗長線の救済歩留まり
の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などのデータをランダムに読み書きで
きるメモリには、欠陥となった不良のメモリセルまたは
メモリラインをスペアの行や列すなわち、冗長線ならび
に冗長ビット線を選択し、置き換えて救済する冗長回路
が形成されており、冗長線は、メモリマット端部近傍の
配線層に形成されている。
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などのデータをランダムに読み書きで
きるメモリには、欠陥となった不良のメモリセルまたは
メモリラインをスペアの行や列すなわち、冗長線ならび
に冗長ビット線を選択し、置き換えて救済する冗長回路
が形成されており、冗長線は、メモリマット端部近傍の
配線層に形成されている。
【０００３】なお、この種の半導体装置について詳しく
述べてある例としては、昭和６２年２月１０日、株式会
社培風館発行、香山晋（編）、「超高速ディジタル・デ
バイス・シリーズ 超高速ＭＯＳデバイス」Ｐ３２９〜
Ｐ３３１があり、この文献には、ＭＯＳメモリの冗長回
路技術について記載されている。
述べてある例としては、昭和６２年２月１０日、株式会
社培風館発行、香山晋（編）、「超高速ディジタル・デ
バイス・シリーズ 超高速ＭＯＳデバイス」Ｐ３２９〜
Ｐ３３１があり、この文献には、ＭＯＳメモリの冗長回
路技術について記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なメモリに形成された冗長回路では、次のような問題点
があることが本発明者により見い出された。
なメモリに形成された冗長回路では、次のような問題点
があることが本発明者により見い出された。
【０００５】近年、メモリの大容量化に伴い、高集積化
ならびに微細加工化が行われており、メモリセルには多
層配線構造が用いられ、メモリセルと周辺回路との段差
が大きくなっている傾向にあり、メモリマット端部近傍
の配線層では、メモリセルと周辺回路との段差にため平
面方向の平坦性が悪く、それにより、レジストの均一
性、寸歩精度、膜厚ならびにエッチング特性などが設計
許容値以下となる恐れがあり、冗長線の救済歩留まりが
低下するという問題がある。
ならびに微細加工化が行われており、メモリセルには多
層配線構造が用いられ、メモリセルと周辺回路との段差
が大きくなっている傾向にあり、メモリマット端部近傍
の配線層では、メモリセルと周辺回路との段差にため平
面方向の平坦性が悪く、それにより、レジストの均一
性、寸歩精度、膜厚ならびにエッチング特性などが設計
許容値以下となる恐れがあり、冗長線の救済歩留まりが
低下するという問題がある。
【０００６】本発明の目的は、冗長線を平坦化した配線
層に形成することにより冗長線の加工不良を低減させ、
冗長回路技術による救済歩留まりを向上させることにで
きる冗長線の配線方法および半導体装置を提供すること
にある。
層に形成することにより冗長線の加工不良を低減させ、
冗長回路技術による救済歩留まりを向上させることにで
きる冗長線の配線方法および半導体装置を提供すること
にある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の冗長線の配線方法は、
冗長回路と接続された複数の冗長線の内、少なくとも１
本の冗長線を絶縁膜が平坦化している配線層の領域に配
線するものである。
冗長回路と接続された複数の冗長線の内、少なくとも１
本の冗長線を絶縁膜が平坦化している配線層の領域に配
線するものである。
【００１０】また、本発明の冗長線の配線方法は、前記
領域が、メモリマットの中央部またはその近傍の位置と
するものである。
領域が、メモリマットの中央部またはその近傍の位置と
するものである。
【００１１】さらに、本発明の半導体装置は、冗長回路
と接続された複数の冗長線の内、少なくとも１本の冗長
線を絶縁膜が平坦化している配線層の領域に形成するも
のである。
と接続された複数の冗長線の内、少なくとも１本の冗長
線を絶縁膜が平坦化している配線層の領域に形成するも
のである。
【００１２】また、本発明の半導体装置は、前記領域
が、メモリマットの中央部またはその近傍の位置よりな
るものである。
が、メモリマットの中央部またはその近傍の位置よりな
るものである。
【００１３】さらに、本発明の半導体装置は、前記領域
に形成される冗長線を、等間隔で均等に正規のワード線
またはビット線の少なくともいずれか一方の間に配置し
たものである。
に形成される冗長線を、等間隔で均等に正規のワード線
またはビット線の少なくともいずれか一方の間に配置し
たものである。
【００１４】以上のことにより、平坦化された絶縁膜上
に冗長線を形成できるので、高精度のパターニングが可
能となり、微細加工不良を大幅に低減することができ、
欠陥救済効率を向上することができる。
に冗長線を形成できるので、高精度のパターニングが可
能となり、微細加工不良を大幅に低減することができ、
欠陥救済効率を向上することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態によるＤＲ
ＡＭにおける半導体チップの平面模式図、図２は、本発
明の実施の形態１によるＤＲＡＭの半導体チップにおけ
るビット線方向に平行な断面斜視説明図、図３は、本発
明の実施の形態１によるＤＲＡＭにおけるワード線配列
説明図、図４は、本発明者が検討したＤＲＡＭにおける
ワード線配列の比較説明図である。
ＡＭにおける半導体チップの平面模式図、図２は、本発
明の実施の形態１によるＤＲＡＭの半導体チップにおけ
るビット線方向に平行な断面斜視説明図、図３は、本発
明の実施の形態１によるＤＲＡＭにおけるワード線配列
説明図、図４は、本発明者が検討したＤＲＡＭにおける
ワード線配列の比較説明図である。
【００１７】本実施の形態において、たとえば、単結晶
シリコンなどの半導体ウエハ上に半導体素子が形成され
た半導体装置であるＤＲＡＭの半導体チップ１は、半導
体チップ１の周辺部に２進情報の１ビットを記憶するメ
モリセルがマトリクス構成に二次元配置されたメモリア
レイ２が分割して設けられている。
シリコンなどの半導体ウエハ上に半導体素子が形成され
た半導体装置であるＤＲＡＭの半導体チップ１は、半導
体チップ１の周辺部に２進情報の１ビットを記憶するメ
モリセルがマトリクス構成に二次元配置されたメモリア
レイ２が分割して設けられている。
【００１８】また、分割されたメモリアレイ２の上下間
ならびに中央部には、冗長回路、入出力回路、バッファ
回路およびドライバなどから構成される周辺回路３が設
けられている。
ならびに中央部には、冗長回路、入出力回路、バッファ
回路およびドライバなどから構成される周辺回路３が設
けられている。
【００１９】さらに、メモリアレイ２は、たとえば、８
分割されたメモリマット４に細分化されており、メモリ
マット４には、メモリセルが形成されたメモリセル領域
４ａとセンスアンプが形成されているセンスアンプ領域
４ｂが交互に設けられている。
分割されたメモリマット４に細分化されており、メモリ
マット４には、メモリセルが形成されたメモリセル領域
４ａとセンスアンプが形成されているセンスアンプ領域
４ｂが交互に設けられている。
【００２０】そして、各々の分割されたメモリマット４
の上下の間には、行方向のメモリセルを選択するための
信号を出力するローデコーダ５が設けられている。
の上下の間には、行方向のメモリセルを選択するための
信号を出力するローデコーダ５が設けられている。
【００２１】また、各々のメモリマット４の一方の端部
には、列方向のメモリセルを選択するための信号を出力
するカラムデコーダ６が設けられている。
には、列方向のメモリセルを選択するための信号を出力
するカラムデコーダ６が設けられている。
【００２２】さらに、半導体チップ１上に作りつけられ
たメモリセル領域４ａおよびセンスアンプ領域４ｂの上
方には、図２に示すように、絶縁膜Ｚ１を介してカラム
デコーダ６と接続されているビット線７が所定の数だけ
形成されている１層目の配線層が設けられている。
たメモリセル領域４ａおよびセンスアンプ領域４ｂの上
方には、図２に示すように、絶縁膜Ｚ１を介してカラム
デコーダ６と接続されているビット線７が所定の数だけ
形成されている１層目の配線層が設けられている。
【００２３】また、ビット線７が形成された配線層の上
方には、同じく絶縁膜Ｚ２を介してローデコーダ５（図
１）と接続されているワード線８およびセンスアンプと
接続されているセンスアンプ線９が所定の数だけ２層目
の配線層に形成されている。
方には、同じく絶縁膜Ｚ２を介してローデコーダ５（図
１）と接続されているワード線８およびセンスアンプと
接続されているセンスアンプ線９が所定の数だけ２層目
の配線層に形成されている。
【００２４】さらに、ワード線８は、メモリセル領域４
ａの領域の上方に形成され、センスアンプ線９は、セン
スアンプ領域４ｂの領域の上方に形成されている。
ａの領域の上方に形成され、センスアンプ線９は、セン
スアンプ領域４ｂの領域の上方に形成されている。
【００２５】そして、ワード線８は、たとえば、センス
アンプ線９に隣接するワード線８から２本がプロセスダ
ミー配線８ａとして形成されており、その他のワード線
８が後述する正規のワード線ならびに冗長線として形成
されている。
アンプ線９に隣接するワード線８から２本がプロセスダ
ミー配線８ａとして形成されており、その他のワード線
８が後述する正規のワード線ならびに冗長線として形成
されている。
【００２６】次に、図３を用いてワード線８の配列につ
いて説明する。
いて説明する。
【００２７】まず、メモリマット４の上方に形成された
ワード線８は、前述したプロセスダミー配線８ａ（図
２）、所定の本数の正規のワード線８ｂならびにメモリ
セルなどが不良の場合に救済を行う所定の本数の冗長線
８ｃにより構成されている。
ワード線８は、前述したプロセスダミー配線８ａ（図
２）、所定の本数の正規のワード線８ｂならびにメモリ
セルなどが不良の場合に救済を行う所定の本数の冗長線
８ｃにより構成されている。
【００２８】また、、これら冗長線８ｃは、メモリマッ
ト４の上方における所定の本数の正規のワード線８が形
成されている配線層の中央部およびその近傍に位置して
いる。
ト４の上方における所定の本数の正規のワード線８が形
成されている配線層の中央部およびその近傍に位置して
いる。
【００２９】なお、図３においては、センスアンプ線９
に隣接する２本のプロセスダミー配線８ａ（図２）は示
しておらず、ビット線７ならびにワード線８の本数も省
略して示している。
に隣接する２本のプロセスダミー配線８ａ（図２）は示
しておらず、ビット線７ならびにワード線８の本数も省
略して示している。
【００３０】次に、本発明者が検討したＤＲＡＭにおけ
るワード線の比較例を図４に示す。
るワード線の比較例を図４に示す。
【００３１】まず、半導体チップ２０上には、メモリセ
ルが形成されたメモリセル領域２１とセンスアンプが形
成されているセンスアンプ領域２２が交互に設けられ、
メモリセル領域２１およびセンスアンプ領域２２の上方
には、カラムデコーダと接続されているビット線２３が
所定の数だけ形成されている配線層が絶縁膜Ｚ３を介し
て設けられている。
ルが形成されたメモリセル領域２１とセンスアンプが形
成されているセンスアンプ領域２２が交互に設けられ、
メモリセル領域２１およびセンスアンプ領域２２の上方
には、カラムデコーダと接続されているビット線２３が
所定の数だけ形成されている配線層が絶縁膜Ｚ３を介し
て設けられている。
【００３２】また、ビット線２３が形成された配線層の
上方には、絶縁膜Ｚ４を介してローデコーダと接続され
ているワード線２４およびセンスアンプと接続されてい
るセンスアンプ線２５が所定の数だけ形成されている。
上方には、絶縁膜Ｚ４を介してローデコーダと接続され
ているワード線２４およびセンスアンプと接続されてい
るセンスアンプ線２５が所定の数だけ形成されている。
【００３３】さらに、ワード線２４は、メモリセル領域
２１の領域の上方に形成され、センスアンプ線２５は、
センスアンプ領域２２の領域の上方に形成されている。
２１の領域の上方に形成され、センスアンプ線２５は、
センスアンプ領域２２の領域の上方に形成されている。
【００３４】そして、ワード線２４は、たとえば、セン
スアンプ線２５に隣接するワード線２４から２本がプロ
セスダミー配線２６として形成され、プロセスダミー配
線２６と隣接する４本の配線が冗長線２７となってい
る。
スアンプ線２５に隣接するワード線２４から２本がプロ
セスダミー配線２６として形成され、プロセスダミー配
線２６と隣接する４本の配線が冗長線２７となってい
る。
【００３５】また、その他のワード線２４が正規のワー
ド線２８として所定の本数形成されている。なお、図４
においても、ビット線２３ならびにワード線２４の本数
を省略して示している。
ド線２８として所定の本数形成されている。なお、図４
においても、ビット線２３ならびにワード線２４の本数
を省略して示している。
【００３６】ここで、図４において、メモリセルが形成
されたメモリセル領域２１とセンスアンプが形成された
センスアンプ領域２２との境界部では大きな段差が生じ
ていることが分かる。
されたメモリセル領域２１とセンスアンプが形成された
センスアンプ領域２２との境界部では大きな段差が生じ
ていることが分かる。
【００３７】よって、プロセスダミー配線２６が作り込
まれているものの、あきらかに高精度のパターニングが
困難となって寸法誤差が生じてしまい、加工形状の不良
となってしまう恐れがある。
まれているものの、あきらかに高精度のパターニングが
困難となって寸法誤差が生じてしまい、加工形状の不良
となってしまう恐れがある。
【００３８】しかし、図２に示すように、冗長線８ｃを
所定の本数のワード線８における中央部およびその近傍
に位置させることにより、平坦化された位置に冗長線８
ｃを形成でき、高精度のリソグラフィプロセスが可能と
なり、高精度のパターニングを行うことができる。
所定の本数のワード線８における中央部およびその近傍
に位置させることにより、平坦化された位置に冗長線８
ｃを形成でき、高精度のリソグラフィプロセスが可能と
なり、高精度のパターニングを行うことができる。
【００３９】それにより、本実施の形態では、冗長線８
ｃを高精度にパターニングすることにより、冗長線８ｃ
それ自体の不良を低減でき救済効率を向上させることが
できる。
ｃを高精度にパターニングすることにより、冗長線８ｃ
それ自体の不良を低減でき救済効率を向上させることが
できる。
【００４０】また、本実施の形態においては、すべての
冗長線８ｃ（図３）をワード線８の中央部に位置させた
が、たとえば、図５，図６に示すように、冗長線８ｃを
メモリマット４の両端の位置に加えてマット中央部に配
置あるいは冗長線８ｃを正規のワード線８ｂの所定の本
数毎に等間隔で配置するなど１本以上の冗長線８ｃをメ
モリマット４の端部近傍に配置しないようにすればよ
い。
冗長線８ｃ（図３）をワード線８の中央部に位置させた
が、たとえば、図５，図６に示すように、冗長線８ｃを
メモリマット４の両端の位置に加えてマット中央部に配
置あるいは冗長線８ｃを正規のワード線８ｂの所定の本
数毎に等間隔で配置するなど１本以上の冗長線８ｃをメ
モリマット４の端部近傍に配置しないようにすればよ
い。
【００４１】なお、図５，図６でも、センスアンプ線９
に隣接する２本のプロセスダミー配線は示しておらず、
ビット線７ならびにワード線８の本数も省略して示して
いる。
に隣接する２本のプロセスダミー配線は示しておらず、
ビット線７ならびにワード線８の本数も省略して示して
いる。
【００４２】そして、この場合、冗長線８ｃの選択は、
メモリマット４の中央部の位置に配置された冗長線８ｃ
を優先的に活性化することによって救済効率を向上させ
ることができる。
メモリマット４の中央部の位置に配置された冗長線８ｃ
を優先的に活性化することによって救済効率を向上させ
ることができる。
【００４３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】（１）本発明によれば、冗長線を平坦化さ
れた絶縁膜上に形成できるので、高精度のパターニング
が可能となり、冗長線の加工不良を大幅に低減すること
ができる。
れた絶縁膜上に形成できるので、高精度のパターニング
が可能となり、冗長線の加工不良を大幅に低減すること
ができる。
【００４６】（２）また、本発明では、上記（１）によ
り、冗長線それ自体の救済効率を大幅に向上させること
ができる。
り、冗長線それ自体の救済効率を大幅に向上させること
ができる。
【図１】本発明の一実施の形態によるＤＲＡＭにおける
半導体チップの平面模式図である。
半導体チップの平面模式図である。
【図２】本発明の一実施の形態によるＤＲＡＭの半導体
チップにおけるビット線方向に平行な断面斜視説明図で
ある。
チップにおけるビット線方向に平行な断面斜視説明図で
ある。
【図３】本発明の一実施の形態によるＤＲＡＭにおける
ワード線配列説明図である。
ワード線配列説明図である。
【図４】本発明者が検討したＤＲＡＭにおけるワード線
配列の比較説明図である。
配列の比較説明図である。
【図５】本発明の他の実施の形態によるＤＲＡＭにおけ
るワード線配列説明図である。
るワード線配列説明図である。
【図６】本発明の他の実施の形態によるＤＲＡＭにおけ
るワード線配列説明図である。
るワード線配列説明図である。
１ 半導体チップ ２ メモリアレイ ３ 周辺回路 ４ メモリマット ４ａ メモリセル領域 ４ｂ センスアンプ領域 ５ ローデコーダ ６ カラムデコーダ ７ ビット線 ８ ワード線 ８ａ プロセスダミー配線 ８ｂ ワード線 ８ｃ 冗長線 ９ センスアンプ線 Ｚ１，Ｚ２ 絶縁膜 ２０ 半導体チップ ２１ メモリセル領域 ２２ センスアンプ領域 ２３ ビット線 ２４ ワード線 ２５ センスアンプ線 ２６ プロセスダミー配線 ２７ 冗長線 ２８ ワード線 Ｚ３，Ｚ４ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬越 雅士 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石川 次男 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 宏尚 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 朝山 匡一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】 冗長回路と接続された複数の冗長線の配
線方法であって、前記複数の冗長線の内、少なくとも１
本の前記冗長線を絶縁膜が平坦化している配線層の領域
に配線することを特徴とする冗長線の配線方法。 - 【請求項２】 請求項１記載の冗長線の配線方法におい
て、前記領域が、メモリマットの中央部またはその近傍
の位置であることを特徴とする冗長線の配線方法。 - 【請求項３】 冗長回路と接続された複数の冗長線の
内、少なくとも１本の前記冗長線を絶縁膜が平坦化して
いる配線層の領域に形成することを特徴とする半導体装
置。 - 【請求項４】 請求項３記載の半導体装置において、前
記領域が、メモリマットの中央部またはその近傍の位置
であることを特徴とする半導体装置。 - 【請求項５】 請求項３記載の半導体装置において、前
記領域に形成される前記冗長線を、等間隔で均等に正規
のワード線またはビット線の少なくともいずれか一方の
間に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127972A JPH09312343A (ja) | 1996-05-23 | 1996-05-23 | 冗長線の配線方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127972A JPH09312343A (ja) | 1996-05-23 | 1996-05-23 | 冗長線の配線方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312343A true JPH09312343A (ja) | 1997-12-02 |
Family
ID=14973255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127972A Pending JPH09312343A (ja) | 1996-05-23 | 1996-05-23 | 冗長線の配線方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113871387A (zh) * | 2021-09-28 | 2021-12-31 | 恒烁半导体(合肥)股份有限公司 | 一种改善字线边缘缺陷的存储阵列制造方法、电路以及其应用 |
-
1996
- 1996-05-23 JP JP8127972A patent/JPH09312343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113871387A (zh) * | 2021-09-28 | 2021-12-31 | 恒烁半导体(合肥)股份有限公司 | 一种改善字线边缘缺陷的存储阵列制造方法、电路以及其应用 |
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