JPH0676594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0676594A JPH0676594A JP4225866A JP22586692A JPH0676594A JP H0676594 A JPH0676594 A JP H0676594A JP 4225866 A JP4225866 A JP 4225866A JP 22586692 A JP22586692 A JP 22586692A JP H0676594 A JPH0676594 A JP H0676594A
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- JP
- Japan
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- memory cell
- cell array
- redundant
- semiconductor memory
- memory device
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Abstract
(57)【要約】
【目的】 半導体記憶装置のリペアイネーブル（救済）
率向上が目的である。 【構成】 半導体記憶装置の置換用予備のメモリセル群
１２、１３（冗長行、冗長列）をメモリセルアレイ１の
最外周以外に配置して、レイアウト構成、回路構成をお
こなう。
率向上が目的である。 【構成】 半導体記憶装置の置換用予備のメモリセル群
１２、１３（冗長行、冗長列）をメモリセルアレイ１の
最外周以外に配置して、レイアウト構成、回路構成をお
こなう。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＡＭ
などの半導体記憶装置の冗長メモリセルに関するもので
ある。
などの半導体記憶装置の冗長メモリセルに関するもので
ある。
【０００２】
【従来の技術】ダイナミックＲＡＭをはじめとする半導
体ＭＯＳメモリの高集積化、大容量化には近年めざまし
いものがあるが、その高集積化に対する必須技術として
冗長回路技術がある。数十メガビット分のメモリセルが
すべて不良なく、正常動作するということは稀なことと
なってきており、あらかじめ、正規のメモリセル群以外
に予備のメモリセル群を設けておき、正規のメモリセル
に不良が生じた場合、予備のメモリセルと置変して、不
良品を救済して良品にするというのが冗長回路技術であ
る。
体ＭＯＳメモリの高集積化、大容量化には近年めざまし
いものがあるが、その高集積化に対する必須技術として
冗長回路技術がある。数十メガビット分のメモリセルが
すべて不良なく、正常動作するということは稀なことと
なってきており、あらかじめ、正規のメモリセル群以外
に予備のメモリセル群を設けておき、正規のメモリセル
に不良が生じた場合、予備のメモリセルと置変して、不
良品を救済して良品にするというのが冗長回路技術であ
る。
【０００３】従来の半導体記憶装置の構成について図２
を参照しながら説明する。図２は、従来のダイナミック
ＲＡＭのメモリセルアレイ周辺を示す図である。
を参照しながら説明する。図２は、従来のダイナミック
ＲＡＭのメモリセルアレイ周辺を示す図である。
【０００４】図２において、従来のダイナミックＲＡＭ
は、メモリセルアレイ１、行デコーダ２、列デコーダ
３、センスアンプ４で構成されている。そして、メモリ
セルアレイ１には、１行１列の冗長回路１０，１１、つ
まり予備のメモリセルが設けられている。
は、メモリセルアレイ１、行デコーダ２、列デコーダ
３、センスアンプ４で構成されている。そして、メモリ
セルアレイ１には、１行１列の冗長回路１０，１１、つ
まり予備のメモリセルが設けられている。
【０００５】正規のメモリセルアレイ１に欠陥があった
場合、この予備のメモリセル１０、１１に置換するので
あるが、従来、この予備メモリセル１０、１１がアレイ
の最外周に位置していたため、予備メモリセル自体が不
良になっている場合があり、置換しても不良が解消され
ないという問題点があった。
場合、この予備のメモリセル１０、１１に置換するので
あるが、従来、この予備メモリセル１０、１１がアレイ
の最外周に位置していたため、予備メモリセル自体が不
良になっている場合があり、置換しても不良が解消され
ないという問題点があった。
【０００６】この場合、再置換することは極めてむずか
しく、セルアレイの最外周では周期性がくずれ、さら
に、不良が生じやすいという現象はセルの３次元化に伴
い、ますます顕著になってきている。
しく、セルアレイの最外周では周期性がくずれ、さら
に、不良が生じやすいという現象はセルの３次元化に伴
い、ますます顕著になってきている。
【０００７】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置では、メモリセルアレイの最外周に配置
されていたため、最外周はアレイの周期性がくずれやす
いことから不良になりやすい。よって、メモリセルの置
換を行っても不良が解消されないという問題点があっ
た。
半導体記憶装置では、メモリセルアレイの最外周に配置
されていたため、最外周はアレイの周期性がくずれやす
いことから不良になりやすい。よって、メモリセルの置
換を行っても不良が解消されないという問題点があっ
た。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、冗長回路によるリペアイネー
ブル（救済）率の向上を図ることができる半導体記憶装
置を得ることを目的とする。
るためになされたもので、冗長回路によるリペアイネー
ブル（救済）率の向上を図ることができる半導体記憶装
置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、冗長メモリセルをメモリセルアレ
イの中央部分に配置したものである。
る半導体記憶装置は、冗長メモリセルをメモリセルアレ
イの中央部分に配置したものである。
【００１０】この発明の請求項２に係る半導体記憶装置
は、冗長メモリセルをメモリセルアレイの不良になる確
率が最も低い最外周以外に配置したものである。
は、冗長メモリセルをメモリセルアレイの不良になる確
率が最も低い最外周以外に配置したものである。
【００１１】
【作用】この発明においては、冗長メモリセルをメモリ
セルアレイの中央部分に配置したので、リペアイネーブ
ル（救済）率の向上をはかれる。
セルアレイの中央部分に配置したので、リペアイネーブ
ル（救済）率の向上をはかれる。
【００１２】また、この発明においては、冗長メモリセ
ルをメモリセルアレイの不良になる確率が最も低い最外
周以外に配置したので、リペアイネーブル（救済）率の
向上をはかれる。
ルをメモリセルアレイの不良になる確率が最も低い最外
周以外に配置したので、リペアイネーブル（救済）率の
向上をはかれる。
【００１３】
実施例１．以下、この発明の実施例１について図１を参
照しながら説明する。図１は、この発明の実施例１を示
す図である。図１において、実施例１は、メモリセルア
レイ１、行デコーダ２、列デコーダ３、センスアンプ４
で構成されている。そしてメモリセルアレイ１には、１
行１列の冗長メモリセル１２、１３、つまり予備のメモ
リセルが設けられている。
照しながら説明する。図１は、この発明の実施例１を示
す図である。図１において、実施例１は、メモリセルア
レイ１、行デコーダ２、列デコーダ３、センスアンプ４
で構成されている。そしてメモリセルアレイ１には、１
行１列の冗長メモリセル１２、１３、つまり予備のメモ
リセルが設けられている。
【００１４】従来例の図２に比して、本発明の実施例１
では冗長メモリセル１２、１３の配置箇所が異なる。つ
まり、セルアレイの周期性がくずれやすい最外周を避け
て、パターン周期性が安定なメモリセルアレイ１の中央
に配置するのである。こうすることにより、冗長メモリ
セル１２、１３に不良が起こる確率は減少し、リペアイ
ネーブル（救済）率は向上する。
では冗長メモリセル１２、１３の配置箇所が異なる。つ
まり、セルアレイの周期性がくずれやすい最外周を避け
て、パターン周期性が安定なメモリセルアレイ１の中央
に配置するのである。こうすることにより、冗長メモリ
セル１２、１３に不良が起こる確率は減少し、リペアイ
ネーブル（救済）率は向上する。
【００１５】この発明の実施例１は、前述したように、
半導体記憶装置のリペアイネーブル（救済）率向上が目
的である。そこで、半導体記憶装置の置換用予備のメモ
リセル群１２、１３（冗長行、冗長列）をメモリセルア
レイ１の中央部分に配置して、レイアウト構成、回路構
成を行ったものである。
半導体記憶装置のリペアイネーブル（救済）率向上が目
的である。そこで、半導体記憶装置の置換用予備のメモ
リセル群１２、１３（冗長行、冗長列）をメモリセルア
レイ１の中央部分に配置して、レイアウト構成、回路構
成を行ったものである。
【００１６】実施例２．なお、上記実施例１では、冗長
メモリセル１２、１３をメモリセルアレイ１の中央部に
配置する場合について述べたが、もちろん、そのデバイ
ス特有の設計マージン、プロセスマージン等考慮して、
最も不良になる確率が低い、メモリセルアレイの最外周
以外の場所を調査して、そこに配置するのが得策であ
る。
メモリセル１２、１３をメモリセルアレイ１の中央部に
配置する場合について述べたが、もちろん、そのデバイ
ス特有の設計マージン、プロセスマージン等考慮して、
最も不良になる確率が低い、メモリセルアレイの最外周
以外の場所を調査して、そこに配置するのが得策であ
る。
【００１７】
【発明の効果】以上のように、この発明によれば、置換
用予備のメモリセル群（冗長行，冗長列）をメモリセル
アレイの中央部分、あるいは最外周以外に配置したの
で、リペアイネーブル率の向上がはかれるという効果を
奏する。
用予備のメモリセル群（冗長行，冗長列）をメモリセル
アレイの中央部分、あるいは最外周以外に配置したの
で、リペアイネーブル率の向上がはかれるという効果を
奏する。
【図１】この発明の実施例１を示す図である。
【図２】従来の半導体記憶装置であるダイナミックＲＡ
Ｍのメモリセルアレイ周辺を示す図である。
Ｍのメモリセルアレイ周辺を示す図である。
【符号の説明】 １ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ センスアンプ １２ 冗長メモリセル（行） １３ 冗長メモリセル（列）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ
Claims (2)
- 【請求項１】 冗長メモリセルをメモリセルアレイの中
央部分に配置したことを特徴とする半導体記憶装置。 - 【請求項２】 冗長メモリセルをメモリセルアレイの不
良になる確率が最も低い最外周以外に配置したことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225866A JPH0676594A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225866A JPH0676594A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676594A true JPH0676594A (ja) | 1994-03-18 |
Family
ID=16836079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225866A Pending JPH0676594A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676594A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998058410A1 (en) * | 1997-06-19 | 1998-12-23 | Hitachi, Ltd. | Semiconductor memory |
| KR19990001473A (ko) * | 1997-06-16 | 1999-01-15 | 윤종용 | 반도체 메모리 장치 및 그 제조 방법 |
| US5945702A (en) * | 1996-11-19 | 1999-08-31 | Nec Corporation | Semiconductor memory device with peripheral dummy cell array |
| US6048831A (en) * | 1996-12-02 | 2000-04-11 | Kao Corporation | Surfactant composition |
| KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
| WO2004004009A1 (ja) * | 2002-06-28 | 2004-01-08 | Kabushiki Kaisha Toyota Jidoshokki | 半導体集積回路 |
| US6704226B2 (en) | 2001-05-09 | 2004-03-09 | Hynix Semiconductor Inc. | Semiconductor memory device having row repair circuitry |
| JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
| JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
| KR100816110B1 (ko) * | 2005-06-30 | 2008-03-21 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| KR100854451B1 (ko) * | 2001-12-29 | 2008-08-27 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
-
1992
- 1992-08-25 JP JP4225866A patent/JPH0676594A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313556B1 (ko) * | 1996-11-19 | 2002-01-15 | 가네꼬 히사시 | 반도체 메모리 장치 |
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| US6504770B2 (en) | 1997-06-19 | 2003-01-07 | Hitachi, Ltd. | Semiconductor memory |
| US6191983B1 (en) | 1997-06-19 | 2001-02-20 | Hitachi, Ltd. | Semiconductor memory |
| US6407952B1 (en) | 1997-06-19 | 2002-06-18 | Hitachi, Ltd. | Semiconductor memory |
| WO1998058410A1 (en) * | 1997-06-19 | 1998-12-23 | Hitachi, Ltd. | Semiconductor memory |
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| JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
| US7299381B2 (en) | 2004-03-16 | 2007-11-20 | Micron Technology, Inc. | Discrete tests for weak bits |
| KR100816110B1 (ko) * | 2005-06-30 | 2008-03-21 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
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