JPH09312393A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09312393A
JPH09312393A JP8127127A JP12712796A JPH09312393A JP H09312393 A JPH09312393 A JP H09312393A JP 8127127 A JP8127127 A JP 8127127A JP 12712796 A JP12712796 A JP 12712796A JP H09312393 A JPH09312393 A JP H09312393A
Authority
JP
Japan
Prior art keywords
nitrogen
insulating film
electrode
region
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8127127A
Other languages
English (en)
Inventor
Takashi Kuroi
隆 黒井
Hirokazu Sayama
弘和 佐山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8127127A priority Critical patent/JPH09312393A/ja
Priority to TW085112422A priority patent/TW320781B/zh
Priority to DE19642746A priority patent/DE19642746B4/de
Priority to KR1019970001271A priority patent/KR100351073B1/ko
Publication of JPH09312393A publication Critical patent/JPH09312393A/ja
Priority to US09/280,992 priority patent/US6232187B1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 ゲート絶縁膜の一部の窒素濃度を高めること
により、キャリアの移動度の低下をもたらすことなく信
頼性の高い半導体装置およびその製造方法を提供する。 【解決手段】 ゲート絶縁膜４ａの両端部には窒素を含
む窒素含有領域４ｄが設けられ、またゲート絶縁膜４ａ
は、その膜厚さが均一に形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、ゲート絶縁膜
の一部に窒素を導入することにより、半導体装置の信頼
性を向上させることのできる半導体装置および製造方法
に関するものである。
【０００２】
【従来の技術】半導体集積回路を製造する上で、ＭＯＳ
ＦＥＴ（Metal Oxide SemiconductorField Effect Tran
sistor ）のゲート絶縁膜の信頼性を確保することは、
重要な課題である。ゲート絶縁膜の信頼性を劣化する要
因の１つに、ゲート絶縁膜へのホットキャリアの注入が
ある。半導体装置の寸法が小さくなると、半導体装置内
部のチャネル領域に沿った方向の電界が強くなり、チャ
ネル領域に存在するキャリアがこの電界によって加速さ
れ高いエネルギを持つようになる。このような高いエネ
ルギを持つキャリアがホットキャリアである。このホッ
トキャリアは、エネルギが高いために、半導体基板とゲ
ート絶縁膜界面のエネルギ障壁を超えて容易にゲート絶
縁膜に注入される。
【０００３】ゲート絶縁膜に注入されたキャリアは、そ
の一部がゲート酸化膜中に捕獲されるか、または界面準
位を発生させて半導体装置のしきい値電圧を変動させた
り、電流駆動能力を低下させる。
【０００４】このようなホットキャリアに対する半導体
装置の信頼性低下を防止する目的で、ゲート絶縁膜とし
て窒化酸化膜を用いる技術が提案されている。ゲート絶
縁膜として窒化酸化膜を用いた場合、ホットキャリア耐
性が向上する以外に、ゲート絶縁膜の破壊に至るまでの
注入電荷量を向上することができ、ゲート電極中のドー
パントがゲート絶縁膜を突き抜けて半導体基板に拡散す
ることを抑制することができる。
【０００５】以下、図６９を参照して、従来のＭＯＳＦ
ＥＴに構造について簡単に説明する。ｎ型半導体基板１
に形成されたｐウェル領域８には、ｎ+ ドレイン拡散領
域３ａとｎ+ ソース拡散領域３ｂとが所定の間隔を隔て
てチャネル領域を挟むように形成されている。
【０００６】また、ｎ+ ドレイン拡散領域３ａとｎ+ ソ
ース拡散領域３ｂとのチャネル領域側には、ＬＤＤ構造
を構成するｎ- ＬＤＤ層２ａ，２ｂが形成されている。
チャネル領域上には、窒化酸化膜からなるゲート絶縁膜
４ｂを介在して、ゲート電極５が形成されている。
【０００７】次に、上記構造よりなるＭＯＳＦＥＴの製
造方法について図７０〜図７３を参照して簡単に説明す
る。
【０００８】まず図７０を参照して、ｎ型半導体基板１
上に、選択酸化法により素子分離絶縁膜６を形成する。
次に、ｐ型の不純物としてボロンイオンなどを注入エネ
ルギを変化させて、かつ多段で階に分けてｎ型半導体基
板１に注入することにより、ｐウェル８を形成すると同
時に、ＭＯＳＦＥＴのしきい値制御を行なう。
【０００９】次に、熱酸化により、ｎ型半導体基板１の
表面を酸化して、ゲート酸化膜４を形成する。その後、
二酸化窒化が含まれる雰囲気中でｎ型半導体基板１に対
して熱処理を加えることで、ゲート絶縁膜４を窒化し、
窒化酸化膜４を完成させる。
【００１０】次に、図７２を参照して、窒化酸化膜４の
上に、リンをドーピングした多結晶シリコン膜を形成
し、さらに多結晶シリコン膜上にフォトリソグラフィ技
術を用いて所定の形状にパターニングされたレジスト膜
を形成する。このレジスト膜を用いて多結晶シリコン膜
をパターニングし、ゲート電極５を形成する。その後、
レジスト膜を除去し、このゲート電極５をマスクにし
て、砒素などをｐウェル８に注入し、ｎ- ＬＤＤ層９を
形成する。
【００１１】次に、図７３を参照して、ゲート電極５の
側壁に、サイドウォール酸化膜７を形成した後、このサ
イドウォール酸化膜７およびゲート電極５をマスクにし
て、ｐウェル８に砒素を注入することにより、ドレイン
拡散領域３ａおよびソース拡散領域３ｂを形成する。そ
の後、所定の熱処理を加えることにより、図６９に示す
ＭＯＳＦＥＴが完成する。
【００１２】一方、半導体集積回路の１つとして、不揮
発性半導体記憶装置がある。中でも、データを自由にプ
ログラムすることができ、しかも電気的に書込および消
去が可能なＥＥＰＲＯＭ（Electrically Erasable and
Programable Read Only Memory）が知られている。この
ようなＥＥＰＲＯＭにおいて、その中に書込まれた情報
を一括消去できるフラッシュＥＥＰＲＯＭが、米国特許
第４８６８６１９号公報などに開示されている。
【００１３】フラッシュＥＥＰＲＯＭにおいては、デー
タの書込、データの消去を行なうと電子がゲート絶縁膜
をトンネル現象により通過することによって、ゲート絶
縁膜中に注入された電子の一部は、ゲート絶縁膜中に捕
獲されたり、ゲート絶縁膜と半導体基板との界面に界面
準位を生じさせたりする。その結果、フラッシュＥＥＰ
ＲＯＭのしきい値電圧が変動したり電流駆動能力が低下
したりする。このような、ゲート絶縁膜の信頼性の劣化
を抑制する目的においても、ゲート絶縁膜として、窒化
酸化膜を用いる技術が提案されている。
【００１４】以下、従来の窒化酸化膜をゲート絶縁膜と
して用いたフラッシュＥＥＰＲＯＭの構造について、図
７４を参照して簡単に説明する。
【００１５】従来のフラッシュＥＥＰＲＯＭは、ｐ型半
導体基板１０１上に、ドレイン拡散領域１０３ａとソー
ス拡散領域１０３ｂとが所定の間隔を隔ててチャネル領
域を挟むように形成されている。チャネル領域上には、
ゲート絶縁膜１０４を介在して、電荷蓄積電極１０５が
形成され、さらに電荷蓄積電極１０５の上には、電荷蓄
積電極１０５と電気的に分離するために、層間絶縁膜１
０７を介在して制御電極１０８が形成されている。ま
た、電荷蓄積電極１０５および制御電極１０８の側壁に
は、サイドウォール酸化膜１１０が形成されている。
【００１６】次に、図７５〜図７９を参照して、上述し
たフラッシュＥＥＰＲＯＭの製造方法について簡単に説
明する。
【００１７】まずｐ型半導体基板１０１の表面を、熱酸
化により酸化して、ゲート酸化膜１０４を形成する。そ
の後、アンモニアが含まれる雰囲気中で熱処理を加える
ことにより、ゲート酸化膜１０４を窒化し窒化酸化膜１
０４を形成する。
【００１８】次に、窒化酸化膜１０４の上に、リンをド
ーピングした第１多結晶シリコン膜とこの第１多結晶シ
リコン膜の上に酸化膜と窒化膜の複合膜からなる層間絶
縁膜を形成する。その後、この層間絶縁膜の上にリンを
ドーピングした第２多結晶シリコン膜を形成する。
【００１９】次に、第２多結晶シリコン膜の上にフォト
リソグラフィ技術を用いて所定の形状にパターニングさ
れたレジスト膜を形成する。その後、このレジスト膜を
マスクにして、第２多結晶シリコン膜、層間絶縁膜およ
び第１多結晶シリコン膜をエッチングし、レジスト膜を
除去することにより、制御電極１０８、層間絶縁膜１０
７および電荷蓄積電極１０５を完成させる。
【００２０】次に、図７７を参照して、ドレイン拡散領
域となる領域を覆うようにレジスト膜１０９を形成し、
制御電極１０８とレジスト膜１０９とをマスクにして、
ｐ型半導体基板１０１に砒素にイオン注入する。これに
よりｐ型半導体基板１０１に、ソース拡散領域１０３ｂ
が形成される。
【００２１】次に、図７８を参照して、レジスト膜１０
９を除去し、制御電極１０８および電荷蓄積電極１０５
の側壁にサイドウォール酸化膜１１０を形成する。その
後、ソース拡散領域１０３ｂを覆うようにレジスト膜１
１１を形成し、制御電極１０８とレジスト膜１１１とを
マスクとしてｐ型半導体基板１０１に砒素をイオン注入
する。これにより、ｐ型半導体基板１０１にドレイン拡
散領域１０３ａが形成される。その後、半導体基板に対
して加熱処理を加えることにより、図７９に示すフラッ
シュＥＥＰＲＯＭが完成する。
【００２２】
【発明が解決しようとする課題】しかしながら、上述し
たゲート絶縁膜に窒化酸化膜を用いたＭＯＳＦＥＴの場
合以下に示す問題がある。
【００２３】ＭＯＳＦＥＴのホットキャリア耐性を向上
させるため、窒化酸化膜を用いてるが、ゲート絶縁膜の
窒素濃度を数ａｔｍ％〜１０数ａｔｍ％と高濃度化する
と、（ｉ） ゲート絶縁膜に窒素が入ることで、ゲート
絶縁膜内にストレスが発生する（ｉｉ） ゲート絶縁膜
と半導体基板との界面のラフネスが増加するなどの原因
により、ＭＯＳＦＥＴのチャネル領域における界面準位
の発生、キャリアトラップの発生およびキャリア移動度
の低下に伴い、ＭＯＳＦＥＴの電流駆動能力が低下し、
動作速度が遅くなるという問題が生じている。
【００２４】また、フラッシュＥＥＰＲＯＭにおいて
も、上述したＭＯＳＦＥＴに生じる問題と同様の理由か
ら、フラッシュＥＥＰＲＯＭの書込時間が遅くなってし
まうという問題があった。
【００２５】この発明は、上記各問題点を解決するため
になされたもので、ゲート絶縁膜の所定の領域の窒素温
度を高めることにより、チャネル領域におけるキャリア
の移動度の低下を抑制し、信頼性の高い半導体装置およ
びその製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】この発明に基づいた半導
体装置の１つの局面においては、第１導電型の半導体基
板の主表面に所定の間隔を隔てて形成された第１導電型
とは反対の導電型の第２導電型の１対の不純物領域と、
この１対の不純物領域の間に形成されるチャネル領域
と、このチャネル領域の上に形成された絶縁膜と、この
絶縁膜の上に形成された第１電極とを備えている。さら
に、絶縁膜は、その膜厚さが均一であり、１対の不純物
領域に接する両端部に窒素を含む窒素含有領域を有して
いる。
【００２７】また、この発明に基づいた半導体装置の製
造方法の１つの局面においては、以下の工程を備えてい
る。
【００２８】まず、第１導電型の半導体基板の主表面に
絶縁膜が形成される。その後、この絶縁膜の上に第１電
極が形成される。
【００２９】次に、絶縁膜と第１電極とをフォトリソグ
ラフィ技術を用いて所定の形状にパターニングする。そ
の後、第１電極をマスクに半導体基板に第１導電型と反
対の導電型の第２導電型の不純物を導入し１対の不純物
領域を形成する。
【００３０】次に、窒素を含有するガスが含まれる雰囲
気中で熱処理を加えることにより、絶縁膜の両端部に窒
素含有領域を形成する。
【００３１】上述した半導体装置およびその製造方法に
よれば、第１電極の下部エッジ部近傍、すなわちホット
キャリアが注入される領域の絶縁膜にのみ窒素を含む窒
素含有領域が形成される。そのため、ホットキャリアが
注入される第１電極の下部エッジ部近傍の絶縁膜と半導
体基板との間の界面準位の発生が抑制されるとともに、
絶縁膜の第１電極の下部エッジ部近傍のキャリアトラッ
プを低減できるため、この半導体装置をＭＯＳＦＥＴに
用いた場合、ホットキャリア注入による絶縁膜の劣化を
低減することが可能となる。
【００３２】さらに、窒素含有領域は、第１電極の中央
部下方領域には形成されていないため、チャネル領域に
おけるキャリアの移動度の低下を防止することが可能と
なる。その結果、高信頼で高駆動能力を有するＭＯＳＦ
ＥＴを提供することが可能となる。
【００３３】また、上述した半導体装置における絶縁膜
は、その膜厚差が均一であるため、従来技術におけるゲ
ートバーズビークの発生による電流駆動能力の低下を防
止することが可能なとる。さらに、上述した半導体装置
をフラッシュＥＥＰＲＯＭに用いた場合においても、フ
ラッシュＥＥＰＲＯＭの書込、および消去による絶縁膜
の劣化を低減することができる。また、チャネル領域に
おけるキャリアの移動度の低下を抑制することができる
ため、高信頼で高駆動能力を有するフラッシュＥＥＰＲ
ＯＭを実現することが可能となる。また好ましくは、絶
縁膜は、窒素含有領域に挟まれた領域に、窒素の不純物
濃度が窒素含有領域よりも低濃度の低濃度窒素含有領域
を有している。
【００３４】この構造を用いることによれば、第１電極
中のドーパントが絶縁膜を透過して半導体基板に拡散さ
れることがないため、半導体装置の動作特性の安定化を
図ることが可能となる。
【００３５】また好ましくは、１対の不純物領域には、
絶縁膜に形成された窒素含有領域から半導体基板にかけ
て延びるように形成された窒素不純物層が設けられてい
る。
【００３６】このように、窒素不純物層を設ける構造
を、たとえばＬＤＤ構造を有する半導体装置に適用した
場合、ＬＤＤ領域の不純物拡散を抑制し、その結果、半
導体装置の単チャネル化を防止することが可能となる。
【００３７】また好ましくは、第１電極に窒素が含まれ
ている。このように、第１電極に窒素を含むことによっ
て、第１電極中のドーパントの拡散係数が相対的に小さ
くなるため、半導体基板へのドーパントの拡散を抑制さ
せることが可能となる。
【００３８】次に、この発明に基づいた半導体装置の他
の局面においては、絶縁膜には１対の不純物領域に接す
る両端部に窒素を含む窒素含有領域と、この窒素含有領
域にに挟まれた領域に窒素の不純物濃度が窒素含有領域
よりも低濃度の低濃度窒素含有領域を有し、さらに、窒
素含有領域よりも低濃度窒化含有領域の方が膜厚が厚く
設けられている。このように、第１電極の両端部に位置
する窒素含有領域の膜厚を厚く設けることで、ホットキ
ャリアに対する耐性を向上させることが可能となる。
【００３９】
【発明の実施の形態】以下、図を参照して、本実施の形
態における半導体装置およびその製造方法について説明
する。
【００４０】（実施の形態１）本発明に基づく実施の形
態１における半導体装置およびその製造方法について以
下、図を参照して説明する。
【００４１】図１は、本発明の実施の形態１におけるＭ
ＯＳＦＥＴを示す概略断面図である。
【００４２】シリコン基板などからなるｎ型半導体基板
１の上にｐウェル８が形成されており、活性領域が素子
分離絶縁膜６によって規定されている。ｐウェル８は、
ｎ+型ドレイン拡散領域３ａと、ｎ+ 型ソース拡散領域
３ｂとが所定の間隔を隔ててチャネル領域を挟むように
形成されている。また、ｎ+ 型ドレイン拡散領域３ａと
ｎ+ 型ソース拡散領域３ｂとのチャネル領域側には、そ
れぞれｎ- 型ＬＤＤ層２ａ，２ｂが形成されている。
【００４３】チャネル領域上には、酸化膜などからなる
ゲート絶縁膜４ａを介在してゲート電極５が形成されて
いる。
【００４４】さらに、ゲート電極５の下部エッジ部分に
接するゲート絶縁膜４ｄ、すなわちｎ+ 型ドレイン拡散
領域３ａのｎ- 型ＬＤＤ層２ａおよびｎ+ 型ソース拡散
領域３ｂのｎ- 型ＬＤＤ層２ｂに接する領域近傍のゲー
ト絶縁膜４ａには、図２に示すゲート絶縁膜４ａ中の窒
素濃度のプロファイルのように、窒素が含まれた窒素含
有領域４ｄを有している。
【００４５】次に、上記構造よりなる半導体装置の製造
方法について、図３〜図７を参照して説明する。まず図
３を参照して、ｎ型半導体基板１上に、選択酸化法によ
り素子分離酸化膜６を形成した後に、ボロンイオンをエ
ネルギを変化させて多段で注入することにより、ｐウェ
ル８を形成すると同時に、ＭＯＳＦＥＴのしきい値制御
を行なう。
【００４６】次に、図４を参照して、熱酸化によりｎ型
半導体基板１を酸化し、膜厚４０〜１００Åのゲート酸
化膜４ａを形成する。
【００４７】次に、図５を参照して、リンをドーピング
した多結晶シリコン膜５を形成し、多結晶シリコン膜５
の上にレジスト膜を全面に塗布し、写真製版技術を用い
て所定の形状にパターニングを行なう。
【００４８】次に、このレジスト膜をマスクにして、多
結晶シリコン膜５およびゲート酸化膜４のエッチングを
行ない、レジストを除去することにより、ゲート電極５
およびゲート絶縁膜４ａを完成させる。その後、ゲート
電極５をマスクに、ｐウェル８に砒素をイオン注入する
ことにより、ｎ- 型ＬＤＤ層２ａ，２ｂを形成する。
【００４９】次に、図６を参照して、アンモニアが含ま
れる雰囲気中で、６００〜９００℃（好ましくは８００
℃）の熱処理をゲート絶縁膜４ａに加え、ゲート電極５
の下部エッジ部分に接する領域のゲート酸化膜４ａを窒
化することにより、窒素含有領域４ｄを形成する。
【００５０】次に、図７を参照して、ゲート電極４の側
壁にサイドウォール酸化膜７を形成した後、ゲート電極
５およびサイドウォール酸化膜７をマスクとして、ｐウ
ェル８に砒素をイオン注入することにより、ｎ+ 型ドレ
イン領域３ａおよびｎ+ 型ソース領域３ｂを形成し、熱
処理を加えることにより、図１に示すＭＯＳＦＥＴが完
成する。
【００５１】以上、本実施の形態１におけるＭＯＳＦＥ
Ｔにおいては、ゲート電極５の下部エッジ部近傍の領域
すなわちホットキャリアが注入される領域のみに、窒素
含有領域４ｄが形成されている。
【００５２】その結果、ホットキャリアが注入されるゲ
ート電極エッジ下部近傍のゲート絶縁膜４ａとｎ型半導
体基板１との間の界面準位の発生が抑制されると同時
に、ゲート絶縁膜４ａのゲート電極５下部エッジ部近傍
のキャリアトラップが低減できるために、ＭＯＳＦＥＴ
のホットキャリア注入による劣化を低減することが可能
になる。
【００５３】また、窒素含有領域４ｄは、ゲート絶縁膜
膜４ａの両端部のみに形成されているため、キャリアの
移動度の低下を抑制することが可能となる。また、ゲー
ト絶縁膜４ａはその膜厚が均一であるために、従来構造
で見られたゲートバーズビークによる電流駆動能力の低
下をなくすことが可能となる。したがって、本実施の形
態１における半導体装置においては、高信頼で高駆動能
力を有するＭＯＳＦＥＴを実現させることが可能とな
る。
【００５４】（実施の形態２）次に、本発明に基づく実
施の形態２における半導体装置およびその製造方法につ
いて、以下、図を参照して説明する。
【００５５】図８は、本発明の実施の形態２におけるＭ
ＯＳＦＥＴを示す概略断面図である。
【００５６】図１に示す実施の形態１におけるＭＯＳＦ
ＥＴの構造と本実施の形態２におけるＭＯＳＦＥＴの構
造とを比較した場合、ゲート絶縁膜の窒素含有領域４ｄ
で挟まれた領域にも、図９のゲート絶縁膜中の窒素濃度
のプロファイルに示すように、窒素含有領域４ｄよりも
窒素の不純物濃度が低濃度である低濃度窒素含有領域４
ｂが設けられている。その他の構造については、実施の
形態１におけるＭＯＳＦＥＴの構造と同一であり、同一
の箇所には同一の符号を付している。
【００５７】次に、図１０〜図１４を参照して、本発明
の実施の形態２におけるＭＯＳＦＥＴの製造方法につい
て説明する。
【００５８】まずｎ型半導体基板１上に、選択酸化法に
より素子分離酸化膜６を形成した後に、ボロンをエネル
ギを変化させて多段階に注入することによりｐウェル８
を形成すると同時に、ＭＯＳＦＥＴのしきい値制御を行
なう。
【００５９】次に、図１１を参照して、熱酸化によりｎ
型半導体基板１の表面を酸化することにより、ゲート酸
化膜を形成し、さらにアンモニア雰囲気中で６００〜９
００℃の熱処理を加えることで、ゲート酸化膜を窒化
し、窒化酸化膜４Ｂを形成する。
【００６０】次に、図１２を参照して、リンをドーピン
グした多結晶シリコン膜を窒化酸化膜４Ｂの上に成膜
し、この多結晶シリコン膜の上にフォトリソグラフィ技
術を用いて所定の形状にパターニングされたレジスト膜
を形成する。その後、このレジスト膜をマスクにして、
多結晶シリコン膜および窒化酸化膜４Ｂをエッチング
し、レジスト膜を除去することにより、ゲート電極５お
よび窒化酸化膜４ｂを完成させる。
【００６１】次に、ゲート電極５をマスクにして、ｐウ
ェル８に砒素をイオン注入することにより、ｎ- 型ＬＤ
Ｄ層２ａ，２ｂを形成する。
【００６２】次に、図１３を参照して、窒素酸化膜４ｂ
に対して、アンモニアが含まれる雰囲気中で６００〜９
００℃の熱処理を加え、ゲート電極５の下部エッジ部分
に接する領域の窒化酸化膜４ｂを窒化することにより、
窒素酸化膜４ｂのゲート電極５の下部エッジ部分近傍に
窒素濃度が中央領域よりも高濃度である窒化含有領域４
ｄを形成する。
【００６３】次に、図１４を参照して、ゲート電極５の
側壁にサイドウォール酸化膜７を形成した後、ゲート電
極５およびサイドウォール酸化膜７をマスクにして、ｐ
ウェル８に砒素をイオン注入することにより、ｎ+ 型ド
レイン拡散領域３ａおよびｎ + 型ソース拡散領域３ｂを
形成し、その後熱処理を加えることにより、ＭＯＳＦＥ
Ｔが完成する。
【００６４】なお、上記工程において、ｎ型半導体基板
１を酸化することによりゲート酸化膜を形成し、アンモ
ニア雰囲気中で６００〜９００℃の熱処理を加えること
により、ゲート酸化膜を窒化し窒化酸化膜４Ｂを形成す
るようにしたが、ゲート酸化膜を一酸化窒素雰囲気中で
約９００℃の熱処理、あるいは、二酸化窒素雰囲気中で
約１０００℃の熱処理を加えることによって、ゲート酸
化膜を窒化し窒化酸化膜４Ｂを形成してもよい。また、
約９００℃の一酸化窒素雰囲気中、あるいは約１０００
℃の二酸化窒素雰囲気中で直接ｎ型半導体基板１を酸窒
化し窒化酸化膜４Ｂを形成するようにしてもかまわな
い。
【００６５】以上、本実施の形態２における半導体装置
においては、ゲート絶縁膜のゲート電極の下部エッジ部
近傍すなわちホットキャリアが注入される領域に窒素が
多く含有している窒素含有領域を有している。その結
果、ホットキャリアが注入されるゲート電極５下部エッ
ジ部近傍のゲート絶縁膜とｎ型半導体基板との間の界面
準位の発生が抑制されると同時に、ゲート絶縁膜のゲー
ト電極下部エッジ部近傍のキャリアトラップが低減でき
るために、ＭＯＳＦＥＴのホットキャリア注入による劣
化を効果的に低減することができる。
【００６６】さらに、ゲート絶縁膜は、窒化酸化膜であ
るために、ゲート絶縁膜の破壊に至るまでの注入電荷量
を増加することができ、その結果、ゲート電極中のドー
パントのシリコン基板への拡散を抑制することができ
る。また、ゲート絶縁膜の両端部においてのみ窒素を高
濃度に含有する窒素含有領域を設けるようにしているた
め、ゲート電極を窒化することによりキャリアの移動度
の低下を抑制することができる。その結果、高信頼で高
駆動能力を有するＭＯＳＦＥＴを実現することが可能と
なる。
【００６７】（実施の形態３）次に、本発明に基づく実
施の形態３における半導体装置およびその製造方法につ
いて以下図を参照して説明する。
【００６８】図１５は、本発明の実施の形態３における
ＭＯＳＦＥＴを示す概略断面図である。
【００６９】図８に示す実施の形態２におけるＭＯＳＦ
ＥＴの構造と本実施の形態３におけるＭＯＳＦＥＴの構
造とを比較した場合、ゲート絶縁膜の窒素含有領域４ｄ
が低濃度窒素含有領域４ｄよりも膜厚が厚くなる窒素含
有領域４ｅが形成されている。その他の構造について
は、実施の形態２におけるＭＯＳＦＥＴと同一の構造で
あり、実施の形態２と同一の箇所には同一の符号を付し
ている。
【００７０】次に、図１６〜図２０を参照して、本実施
の形態３におけるＭＯＳＦＥＴの製造方法について説明
する。
【００７１】まず図１６を参照して、ｎ型半導体基板１
上に、選択酸化法により素子分離酸化膜６を形成した後
に、ボロンイオンをエネルギを変化させて多段で注入す
ることにより、ｐウェル８を形成すると同時にＭＯＳＦ
ＥＴのしきい値制御を行なう。
【００７２】次に、図１７を参照して、ｎ型半導体基板
１の表面を熱酸化により酸化することで、ゲート酸化膜
を形成し、アンモニア雰囲気中で６００〜９００℃の熱
処理を加えることによりゲート酸化膜を窒化し窒化酸化
膜４Ｂを形成する。
【００７３】次に、リンをドーピングした多結晶シリコ
ン膜を窒化酸化膜４Ｂの上に形成し、さらに多結晶シリ
コン膜の上に、フォトリソグラフィ技術を用いて所定の
形状を有するレジスト膜を形成する。
【００７４】その後、このレジスト膜をマスクにして、
多結晶シリコン膜および窒化酸化膜４Ｂとをエッチング
し、レジスト膜を除去することにより、ゲート電極５お
よび窒化酸化膜４ｂとを完成させる。
【００７５】次に、図１９を参照して、窒化酸化膜４ｂ
に対して二酸化窒素が含まれる雰囲気中で約１０００℃
の熱処理を加え、ゲート電極５の下部エッジ部分に接す
る領域の窒化酸化膜４ｂを窒化することにより、ゲート
電極５の下部エッジ部近傍が高濃度に窒化された窒素含
有領域４ｅを形成する。このとき、二酸化窒素中の酸素
により、ゲート電極５の一部、およびｎ型半導体基板１
の一部も同時に酸化され、低濃度窒素含有領域４ｂより
も窒化含有領域４ｅの方が膜厚が厚くなる。
【００７６】次に、ゲート電極５をマスクにして、ｐウ
ェル８に砒素をイオン注入することにより、ｎ- 型ＬＤ
Ｄ層２ａ，２ｂを形成する。次に、図２０を参照して、
ゲート電極５の側壁にサイドウォール酸化膜７を形成し
た後、ゲート電極５およびサイドウォール酸化膜７をマ
スクにして、ｐウェル８に砒素をイオン注入することに
より、ｎ+ 型ドレイン拡散領域３ａおよびｎ + 型ソース
拡散領域３ｂを形成し、熱処理を加えることにより、Ｍ
ＯＳＦＥＴが完成する。
【００７７】以上の説明において、ゲート酸化膜のゲー
ト電極下部エッジ部近傍の酸窒化には、二酸化窒素を用
いたが、一酸化窒素が含まれる雰囲気中で約９００℃の
熱処理を加えるかまたは、一酸化窒素、二酸化窒素、ア
ンモニアのうち少なくとも２種類のガスが含まれる雰囲
気中で熱処理を加えることによっても、同様の構造が得
られることは明らかである。
【００７８】以上、本実施の形態３におけるＭＯＳＦＥ
Ｔにおいては、ゲート絶縁膜のゲート電極のエッジ下部
近傍、すなわちホットキャリアが注入される領域に窒素
が多く含有している窒素含有領域が形成されている。そ
の結果、ホットキャリアが注入されるゲート電極下部エ
ッジ部近傍のゲート絶縁膜とｎ型半導体基板との間の界
面準位の発生が抑制されると同時に、ゲート絶縁膜のゲ
ート電極下部エッジ部近傍のキャリアトラップが低減で
きるために、ＭＯＳＦＥＴのホットキャリア注入による
劣化を低減することができる。
【００７９】さらに、ゲート絶縁膜は窒化酸化膜で形成
されているため、ゲート絶縁膜の破壊に至るまでの注入
電荷量を増加することができ、さらに、ゲート電極中の
ドーパントのｎ型半導体基板への拡散を抑制することが
できる。
【００８０】また、窒素を高濃度に含有している窒素含
有領域は、ゲート絶縁膜の両端部にみの形成されている
ために、ゲート絶縁膜を窒化することによるキャリアの
移動度の低下を抑制することができる。
【００８１】さらに、ゲート電極の下部エッジ部のゲー
ト酸化膜は、酸窒化により酸化されているために、酸素
が導入され、ゲート電極のエッチングにより生じるゲー
ト電極の損傷を回復することができる。したがって、高
信頼で高駆動能力を有するＭＯＳＦＥＴを実現させるこ
とが可能となる。
【００８２】なお、上記説明においては、ｎ- 型ＬＤＤ
層を形成した後に、ゲート酸化膜の酸窒化を行なってい
るが、ｎ- 型ＬＤＤ層形成の前に、酸窒化処理を行な
い、酸窒化処理の熱処理によるｎ- 型ＬＤＤ層の拡散を
抑制してもかまわない。
【００８３】（実施の形態４）以下、本発明に基づく実
施の形態４におけるＭＯＳＦＥＴおよびその製造方法に
ついて図を参照して説明する。
【００８４】図２１は、本発明の実施の形態４における
ＭＯＳＦＥＴを示す概略断面図である。
【００８５】図１に示す実施の形態１におけるＭＯＳＦ
ＥＴの構造と本実施の形態４におけるＭＯＳＦＥＴとの
構造を比較した場合、ゲート絶縁膜４ａの両端に、窒素
含有領域４ｆが形成され、さらに、ｎ- 型ＬＤＤ層２
ａ，２ｂに向かって、窒素含有領域４ｆから延びるよう
に窒素不純物層４ｈが形成されている。その他の構造
は、実施の形態１におけるＭＯＳＦＥＴと同一の構造で
あり、同一の箇所には同一の符号を付している。
【００８６】次に、図２２〜図２６を参照して、本実施
の形態４におけるＭＯＳＦＥＴの製造方法について説明
する。
【００８７】まず図２２を参照して、ｎ型半導体基板１
上に、選択酸化法により素子分離酸化膜６を形成した後
に、ボロンイオンをエネルギを変化させて多段で注入す
ることによりｐウェル８を形成すると同時にＭＯＳＦＥ
Ｔのしきい値制御を行なう。
【００８８】次に、図２３を参照して、ｎ型半導体基板
１の表面を熱酸化により酸化し、ゲート酸化膜４Ａを形
成する。
【００８９】次に、図２４を参照して、リンをドーピン
グした多結晶シリコン膜をゲート酸化膜４Ａの上に成膜
し、その後、フォトリソグラフィ技術を用いて所定の形
状にパターニングされたレジスト膜２０を形成する。
【００９０】次に、このレジスト膜２０をマスクにし
て、多結晶シリコン膜およびゲート酸化膜４Ａをエッチ
ングし、ゲート電極５およびゲート酸化膜４Ａを完成さ
せる。
【００９１】次に、レジスト膜２０を残存させたまま、
ｎ型半導体基板１の垂線に対して３０〜４５°傾けた位
置から、ｎ型半導体基板１を回転させながら窒素イオン
を注入することにより、ゲート電極５の側壁、ゲート絶
縁膜４ａの側壁およびｎ型半導体基板１のゲート電極５
の下部エッジ近傍に窒素を導入し、窒素導入領域４ｇを
形成する。このときの窒素イオンの注入量は、１×１０
15〜１×１０16ｇｍ-2、注入エネルギ５〜２０ｋｅＶで
あり、形成される窒素導入領域４ｇの不純物濃度は、１
×１０20ｃｍ-3〜１×１０21ｃｍ-3程度となり、ｎ型半
導体基板１の表面から、約５０〜２００Åの深さまで窒
素導入領域４ｇが形成される。
【００９２】次に、レジスト膜２０を除去した後、ゲー
ト電極５をマスクにして、ｐウェル８に砒素をイオン注
入することにより、ｎ- 型ＬＤＤ層２ａ，２ｂを形成す
る。
【００９３】次に、図２６を参照して、ゲート電極５の
側壁部に、サイドウォール酸化膜７を形成した後、ゲー
ト電極５およびサイドウォール酸化膜７をマスクにし
て、ｐウェル８に砒素をイオン注入することにより、ｎ
+ 型ドレイン拡散領域３ａおよびｎ+ 型ソース拡散領域
３ｂを形成する。
【００９４】その後、熱処理を加えることにより、ＭＯ
ＳＦＥＴが完成する。このとき、この熱処理により、ゲ
ート電極５の側壁部およびｎ型半導体基板１に注入され
た窒素が、ゲート電極４ａの両端部に析出し、ゲート電
極４ａの両端部に窒素含有領域４ｆが形成される。
【００９５】以上、この実施の形態４におけるＭＯＳＦ
ＥＴにおいては、ゲート電極の下部エッジ部近傍すなわ
ちホットキャリアが注入される領域のみに窒素含有領域
が形成されている。その結果、ホットキャリアが注入さ
れるゲート電極エッジ部近傍のゲート絶縁膜とｎ型半導
体基板との間の界面準位の発生が抑制されるとともに、
ゲート絶縁膜のゲート電極下部エッジ部近傍のキャリア
トラップが低減できるために、ＭＯＳＦＥＴのホットキ
ャリア注入による劣化を低減することができる。
【００９６】さらに、窒素含有領域は、ゲート絶縁膜の
両端部のみに形成されているため、ゲート絶縁膜を窒化
することによるキャリアの移動度の低下を抑制すること
ができる。また、ゲート絶縁膜の窒化は、イオン注入と
ソース／ドレイン拡散領域の活性化のための熱処理によ
り行なわれているために、イオン注入工程を１工程加え
るだけの簡単なプロセスを用いることにより、本実施の
形態におけるＭＯＳＦＥＴの構造を実現させることが可
能となる。その結果、高信頼で高駆動能力を有するＭＯ
ＳＦＥＴを容易に実現させることが可能となる。
【００９７】（実施の形態５）次に、本発明に基づく実
施の形態５における半導体装置およびその製造方法につ
いて、以下図を参照して説明する。
【００９８】図２７は、本発明の実施の形態５における
ＭＯＳＦＥＴを示す概略断面図である。
【００９９】上述した図２１に示す実施の形態４におけ
るＭＯＳＦＥＴの構造と本実施の形態５におけるＭＯＳ
ＦＥＴの構造とを比較した場合、本実施の形態５におけ
るＭＯＳＦＥＴは、ゲート絶縁膜の窒素含有領域４ｆに
挟まれた領域にも、窒素の不純物濃度が、窒素含有領域
４ｆよりも低濃度である低濃度窒素含有領域４ｂが設け
られ、さらにゲート電極５ｂにも、窒素が含まれてい
る。
【０１００】その他の構造については、実施の形態４に
おけるＭＯＳＦＥＴと同一であり、同一の箇所には同一
の符号を付している。
【０１０１】次に、本発明の実施の形態５におけるＭＯ
ＳＦＥＴの製造方法について図２８〜図３２を参照して
説明する。
【０１０２】まず、図２８を参照して、ｎ型半導体基板
１上に、選択酸化法により素子分離酸化膜６を形成した
後に、ボロンイオンをエネルギを変化させて多段注入す
ることにより、ｐウェル８を形成すると同時にＭＯＳＦ
ＥＴのしきい値制御を行なう。
【０１０３】次に、図２９を参照して、ｎ型半導体基板
１の表面を熱酸化により酸化することで、ゲート酸化膜
を形成し、その後、リンをドーピングした多結晶シリコ
ン膜を形成する。その後、この多結晶シリコン膜の上層
部に窒素をイオン注入により導入し、上層部に窒素を含
んだ多結晶シリコン層５Ｂを完成させる。
【０１０４】次に、図３０を参照して、多結晶シリコン
膜５Ｂの上に、フォトリソグラフィ技術を用いて所定の
形状にパターニングされたレジスト膜２１を形成し、こ
のレジスト膜２１をマスクにして、多結晶シリコン膜５
Ｂおよびゲート酸化膜４Ａをパターニングし、ゲート電
極５ｂおよびゲート電極４ａを完成させる。
【０１０５】その後、レジスト膜２１を残存させたま
ま、ｎ型半導体基板１に対して３０°〜４５°傾いた位
置からｎ型半導体基板１を回転させた状態で窒素イオン
を注入し、ゲート電極５ｂの側壁部およびｎ型半導体基
板１のゲート電極５ｂの下部エッジ部近傍に窒素を導入
し、窒素導入領域４ｇを形成する。
【０１０６】次に、図３１を参照して、ゲート電極５ｂ
をマスクにして、ｐウェル８に砒素をイオン注入し、ｎ
- 型ＬＤＤ層２ａ，２ｂを形成する。次に、図３２を参
照して、ゲート電極５ｂの側壁にサイドウォール酸化膜
７を形成した後、ゲート電極５ｂおよびサイドウォール
酸化膜７をマスクにして、ｐウェル８に砒素をイオン注
入することにより、ｎ+ 型ドレイン拡散領域３ａおよび
ｎ+ 型ソース拡散領域３ｂを形成して、その後熱処理を
加えることにより、本実施の形態５におけるＮＭＯＳト
ランジスタＦＥＴが完成する。
【０１０７】この熱処理により、ゲート電極５ｂ中およ
びｎ型半導体基板１中の窒素がゲート酸化膜４ａに析出
し、ゲート電極の両端部に窒素濃度が高い窒素含有領域
４ｆが形成され、窒素含有領域４ｆによって挟まれる領
域には、窒素含有領域４ｆよりも窒素の濃度が低濃度で
ある低濃度窒素含有領域４ｂが形成される。
【０１０８】以上、この実施の形態５におけるＭＯＳＦ
ＥＴにおいては、ゲート電極のエッジ下部近傍すなわち
ホットキャリアが注入される領域に窒素が多く含有して
いる窒素含有領域が形成される。その結果、ホットキャ
リアが注入されるゲート電極下部エッジ部近傍のゲート
絶縁膜とｎ型半導体基板との間の界面準位の発生が抑制
されると同時に、ゲート絶縁膜のゲート電極下部エッジ
部近傍のキャリアトラップが低減できるため、ＭＯＳＦ
ＥＴのホットキャリア注入による劣化を効果的に低減す
ることができる。
【０１０９】さらに、ゲート絶縁膜は窒化酸化膜である
ために、ゲート絶縁膜の破壊に至るまでの注入電荷量を
増加することができ、ゲート電極中のドーパントのｎ型
半導体基板への拡散を抑制することができる。
【０１１０】また、窒素を高濃度に含有している窒素含
有領域は、ゲート絶縁膜の両端部のみに形成されている
ため、ゲート絶縁膜を窒化することによるキャリアの移
動度の低下を抑制することができる。
【０１１１】また、ゲート絶縁膜の窒化は、イオン注入
とソース／ドレイン領域の活性化のための熱処理によっ
て行なわれるために、イオン注入工程を２工程加えるだ
けの簡単なプロセスで、高信頼で高駆動能力を有するＭ
ＯＳＦＥＴを容易に実現させることが可能となる。
【０１１２】（実施の形態６）次に、本発明に基づく実
施の形態６における半導体装置およびその製造方法につ
いて以下図を参照して説明する。
【０１１３】図３３は、本発明の実施の形態６における
フラッシュＥＥＰＲＯＭを示す概略断面図である。シリ
コン基板などからなるｐ型半導体基板１０１上に、ｎ型
ドレイン拡散領域１０３ａと、ｎ型ソース拡散領域１０
３ｂとが所定の間隔を隔ててチャネル領域を挟むように
形成されている。また、チャネル領域上には、ゲート絶
縁膜１０４ａを介して電荷蓄積電極１０５が形成されて
いる。電荷蓄積電極１０５の下部エッジ部分に接するゲ
ート絶縁膜１０４ａには、窒素が含まれる窒素含有領域
１０４ｄが形成されている。
【０１１４】また、電荷蓄積電極１０５の上には、電荷
蓄積電極１０５から電気的に分離するように、層間絶縁
膜１０７を介在して制御電極１０８が形成されている。
さらに電荷蓄積電極１０５および制御電極１０８の側壁
には、サイドウォール酸化膜１１０が形成されている。
【０１１５】次に、図３４〜図３９を参照して、本発明
の実施の形態６におけるフラッシュＥＥＰＲＯＭの製造
方法について説明する。まず、ｐ型半導体基板１０１上
に、熱酸化によりｐ型半導体基板１０１を酸化すること
によりゲート酸化膜１０４Ａを形成する。
【０１１６】次に、図３５を参照して、リンをドーピン
グした第１多結晶シリコン膜を形成し、この第１多結晶
シリコン膜の上に酸化膜と窒化膜との複合膜からなる層
間絶縁膜を形成した後、さらにこの層間絶縁膜の上に第
２多結晶シリコン膜を形成する。
【０１１７】その後、第２多結晶シリコン膜上にフォト
リソグラフィ技術を用いて所定の形状にパターニングさ
れたレジスト膜を形成し、このレジスト膜をマスクにし
てゲート酸化膜１０４Ａ、第１多結晶シリコン膜、層間
絶縁膜および第２多結晶シリコン膜のパターニングを行
ない、ゲート絶縁膜１０４ａ、電荷蓄積電極１０５、層
間絶縁膜１０７および制御電極１０８を完成させる。
【０１１８】次に、図３６を参照して、アンモニアが含
まれる雰囲気中で約８００℃の熱処理を加えることによ
り電荷蓄積電極１０５の下部エッジ部分に接する領域に
ゲート絶縁膜１０４ａを窒化することにより、ゲート絶
縁膜１０４ａの両端部分に、窒素含有領域１０４ｄを形
成する。
【０１１９】次に、図３７を参照して、フラッシュＥＥ
ＰＲＯＭのドレイン拡散領域となる領域を覆うようにレ
ジスト膜１０９を形成し、レジスト膜１０９と制御電極
１０８とをマスクとしてｐ型半導体基板１０１に砒素を
イオン注入することにより、ソース拡散領域１０３ｂを
形成する。
【０１２０】次に、図３８を参照して、レジスト膜１０
９を除去した後、電荷蓄積電極１０５および制御電極１
０８の側壁にサイドウォール酸化膜１１０を形成した
後、ｎ型ソース拡散領域１０３ｂを覆うようにレジスト
膜１１１を形成する。
【０１２１】その後、制御電極１０８とレジスト膜１１
１とをマスクとして、ｐ型半導体基板１０１に砒素をイ
オン注入することにより、ｎ型ドレイン領域１０３ａを
形成する。その後、図３９を参照して、レジスト膜１１
１を除去した後、熱処理を加えることにより、本実施の
形態６におけるフラッシュＥＥＰＲＯＭが完成する。
【０１２２】以上、本発明の実施の形態６におけるフラ
ッシュＥＥＰＲＯＭにおいては、ゲート絶縁膜の電荷蓄
積電極の下部エッジ部近傍のゲート絶縁膜、すなわち書
込、消去の際に電子がトンネルする領域のゲート絶縁膜
にのみ窒素含有領域が形成されている。その結果、電子
がトンネルする電荷蓄積電極のエッジ部のゲート絶縁膜
と半導体基板との間の界面準位の発生が抑制されると同
時に、ゲート絶縁膜中の電荷蓄積電極下部エッジ部近傍
のキャリアトラップが低減できるために、フラッシュＥ
ＥＰＲＯＭの書込、および消去による劣化を低減するこ
とができる。
【０１２３】さらに、窒素含有領域は、ゲート絶縁膜の
両端部のみに形成されているために、ゲート絶縁膜を窒
化することによるキャリアの移動度の低下を抑制するこ
とができる。その結果、高信頼で高駆動能力を有するフ
ラッシュＥＥＰＲＯＭを提供することが可能となる。
【０１２４】（実施の形態７）次に、本発明に基づく実
施の形態７における半導体装置およびその製造方法につ
いて以下図を参照して説明する。
【０１２５】図４０は、本発明の実施の形態７における
フラッシュＥＥＰＲＯＭを示す概略断面図である。
【０１２６】図３３に示す実施の形態６におけるフラッ
シュＥＥＰＲＯＭの構造と、本実施の形態７におけるフ
ラッシュＥＥＰＲＯＭの構造とを比較した場合、ゲート
絶縁膜の窒素含有領域１０４ｄで挟まれた領域にも、窒
素含有領域４ｄよりも窒素の不純物濃度が低濃度である
低濃度窒素含有領域４ｂが設けられている。その他の構
造は、実施の形態６におけるフラッシュＥＥＰＲＯＭの
構造と同一であり、図３３に示すフラッシュＥＥＰＲＯ
Ｍと同一の箇所には同一の符号を付している。
【０１２７】次に、図４１〜図４６を参照して、本発明
の実施の形態７におけるフラッシュＥＥＰＲＯＭの製造
方法について説明する。
【０１２８】まずｐ型半導体基板１０１の表面に、熱酸
化により酸化することで、ゲート酸化膜を形成し、その
後、アンモニア雰囲気中で６００〜９００℃の熱処理を
加えることにより、ゲート酸化膜を窒化し窒化酸化膜１
０４Ｂを形成する。
【０１２９】次に、図４２を参照して、この窒化酸化膜
１０４Ｂの上に、リンをドーピングした第１多結晶シリ
コン膜を形成し、さらにこの多結晶シリコン膜の上に酸
化膜と窒化膜の複合膜とからなる層間絶縁膜を形成す
る。その後、この層間絶縁膜の上に、リンをドーピング
した第２多結晶シリコン膜を形成する。
【０１３０】その後、この第２多結晶シリコン膜の上に
フォトリソグラフィ技術を用いて所定の形状にパターニ
ングされたレジスト膜を形成し、このレジスト膜をマス
クとして、ゲート絶縁膜、第１多結晶シリコン膜、層間
絶縁膜および第２多結晶シリコン膜をエッチングし、レ
ジスト膜を除去することにより、ゲート絶縁膜１０４
ｂ、電荷蓄積電極１０５、層間絶縁膜１０７および制御
電極１０８を完成させる。
【０１３１】次に、図４３を参照して、アンモニアが含
まれる雰囲気中で、６００〜９００℃の熱処理を加える
ことにより電荷蓄積電極１０５のエッジ部分に接する領
域のゲート電極１０４ｂを窒化することにより、窒素濃
度が高濃度である窒素含有領域１０４ｄを形成する。
【０１３２】次に、図４４を参照して、フラッシュＥＥ
ＰＲＯＭのｎ型ドレイン拡散領域となる領域を覆うよう
にレジスト膜１０９を形成し、制御電極１０８とレジス
ト膜１０９とをマスクとして、ｐ型半導体基板１０１に
砒素をイオン注入することにより、ｎ型ソース拡散領域
１０３ｂを形成する。
【０１３３】次に、図４５を参照して、レジスト膜１０
９を除去し、電荷蓄積電極１０５と制御電極１０８の側
壁にサイドウォール酸化膜１１０を形成した後、ｎ型ソ
ース拡散領域１０３ｂを覆うようにレジスト膜１１１を
形成し、制御電極１０８とレジスト膜１１１とをマスク
として、ｐ型半導体基板１０１に砒素をイオン注入する
ことにより、ｎ型ドレイン拡散領域１０３ａを形成す
る。その後、図４６に示すように、レジスト膜１１１を
除去した後、熱処理を加えることで、本実施の形態６に
おけるフラッシュＥＥＰＲＯＭが完成する。
【０１３４】なお、上記説明においては、ｐ型半導体基
板１０１を酸化することによりゲート酸化膜を形成し、
アンモニア雰囲気中で６００〜９００℃の熱処理を加え
ることによりゲート酸化膜を窒化し窒化酸化膜を形成し
たが、ゲート酸化膜に一酸化窒素雰囲気中で約９００℃
の熱処理、あるいは、二酸化窒素雰囲気中で約１０００
℃の熱処理を加えることによって、ゲート酸化膜を窒化
し窒化酸化膜を形成してもかまわない。また、９００℃
の一酸化窒素雰囲気中あるいは１０００℃の二酸化窒素
雰囲気中で直接ｐ型半導体基板１０１を酸窒化し、窒化
酸化膜１０４を形成するようにしてもかまわない。
【０１３５】以上、本発明の実施の形態７における半導
体装置においては、電荷蓄積電極の下部エッジ部近傍の
ゲート絶縁膜すなわち書込、消去の際に電子がトンネル
する領域に窒素が多く含有している窒化酸化膜が形成さ
れている。
【０１３６】その結果、電子がトンネルする電荷蓄積電
極の下部エッジ部近傍のゲート絶縁膜とｐ型半導体基板
との間の界面準位の発生が抑制されると同時に、ゲート
絶縁膜中の電荷蓄積電極下部エッジ部近傍のキャリアト
ラップが低減できるために、フラッシュＥＥＰＲＯＭの
書込、および消去による劣化を低減することができる。
さらに、ゲート絶縁膜は窒化酸化膜であるため、ゲート
絶縁膜の破壊に至るまでの注入電荷量を増加することが
でき、電荷蓄積電極中のドーパントの半導体基板への拡
散を抑制することができる。
【０１３７】また、窒素を高濃度に含有している窒素含
有領域は、ゲート絶縁膜の両端部のみに形成されている
ため、ゲート絶縁膜を窒化することによるキャリアの移
動度の低下を抑制することができる。その結果、高信頼
で高駆動能力を有するフラッシュＥＥＰＲＯＭを提供す
ることが可能となる。
【０１３８】（実施の形態８）次に、本発明に基づく実
施の形態８における半導体装置およびその製造方法につ
いて以下図を参照して説明する。
【０１３９】図４７は、本発明の実施の形態８における
フラッシュＥＥＰＲＯＭを示す概略断面図である。
【０１４０】図４０に示す実施の形態７におけるフラッ
シュＥＥＰＲＯＭの構造と、本実施の形態８におけるフ
ラッシュＥＥＰＲＯＭの構造とを比較した場合、低濃度
窒素不純物領域１０４ｂの両端に設けられた窒素含有領
域の幅が、低濃度窒素含有領域１０４ｂよりも厚く形成
されている。その他の構造は、実施の形態７におけるフ
ラッシュＥＥＰＲＯＭと同一の構造であり、同一の箇所
には同一の符号を付している。
【０１４１】次に、図４８〜図５３を参照して、本発明
の実施の形態８におけるフラッシュＥＥＰＲＯＭの製造
方法について説明する。
【０１４２】まず、図４８を参照して、ｐ型半導体基板
１０１の表面に、熱酸化により酸化することで、ゲート
酸化膜を形成し、アンモニア雰囲気中で６００℃〜９０
０℃の熱処理を加えることにより、ゲート酸化膜を窒化
し窒化酸化膜１０４Ｂを形成する。
【０１４３】次に、リンをドーピングした第１多結晶シ
リコン膜を形成し、この第１多結晶シリコン膜の上に、
酸化膜と窒化膜との複合膜からなる層間絶縁膜を形成す
る。その後、この層間絶縁膜の上に第２多結晶シリコン
膜を形成する。
【０１４４】次に、第２多結晶シリコン膜の上に、フォ
トリソグラフィ技術を用いて所定の形状にパターニング
されたレジスト膜を形成し、このレジスト膜をマスクに
して、窒化酸化膜１０４Ｂ、第１多結晶シリコン膜、層
間絶縁膜および第２多結晶シリコン膜をエッチングし、
その後レジスト膜を除去することにより、窒化酸化膜１
０４ｂ、電荷蓄積電極１０５、層間絶縁膜１０７および
制御電極１０８が完成する。
【０１４５】次に、図５０を参照して、二酸化窒素が含
まれる雰囲気中で約１０００℃の熱処理を加え、電荷蓄
積電極１０５の下部エッジ近傍の領域の窒素絶縁膜に、
窒素濃度が高濃度である窒素含有領域１０４ｅを形成す
る。このとき、二酸化窒素中の酸素により電荷蓄積電極
１０５の一部、および半導体基板１０１の一部が酸化さ
れ電荷蓄積電極１０５の下部エッジ部分に接する窒素含
有領域１０４の膜厚は、低濃度窒素含有領域１０４ｂよ
りもその膜厚が厚くなる。
【０１４６】次に、図５１を参照して、フラッシュＥＥ
ＰＲＯＭのｎ型ドレイン拡散領域となる領域を覆うよう
にレジスト膜１０９を形成し、制御電極１０８とレジス
ト膜１０９とをマスクとして、ｐ型半導体基板１０１に
砒素をイオン注入することによりｎ型ソース拡散領域１
０３ｂを形成する。
【０１４７】次に、図５２を参照して、レジスト膜１０
９を除去した後に、電荷蓄積電極１０５および制御電極
１０８の側壁にサイドウォール酸化膜１１０を形成した
後、ｎ型ソース拡散領域１０３ｂを覆うようにレジスト
膜１１１を形成し、制御電極１０８とレジスト膜１１１
とをマスクとして、ｐ型半導体基板１０１に砒素をイオ
ン注入することにより、ｎ型ドレイン拡散領域１０３ａ
を形成する。その後、図５３を参照して、レジスト膜１
１１を除去した後、熱処理を加えることにより、本実施
の形態におけるフラッシュＥＥＰＲＯＭが完成する。
【０１４８】なお、上記説明において、ゲート酸化膜の
ゲート電極下部エッジ部の酸窒化には二酸化窒素をもち
いたが、一酸化窒素が含まれる雰囲気中で約９００℃の
熱処理を加えるかあるいは、一酸化窒素、二酸化窒素、
アンモニアのうち少なくとも２種類のガスが含まれる雰
囲気中で熱処理を加えることによっても、同様の構造を
得ることができる。
【０１４９】以上、本発明の実施の形態８におけるフラ
ッシュＥＥＰＲＯＭでは、電荷蓄積電極の下部エッジ部
近傍のゲート絶縁膜、すなわち書込、消去の際に電子が
トンネルする領域のみに窒素含有領域が形成されてい
る。
【０１５０】その結果、電子がトンネルする電荷蓄積電
極の下部エッジ部のゲート絶縁膜とｐ型半導体基板との
間の界面準位の発生が抑制されると同時に、ゲート絶縁
膜中の電荷蓄積電極下部エッジ部近傍のキャリアトラッ
プが低減できるために、フラッシュＥＥＰＲＯＭの書
込、および消去による劣化を低減することができる。
【０１５１】さらに、窒素含有領域は、ゲート絶縁膜の
両端部のみに形成されているため、ゲート絶縁膜を窒化
することによるキャリアの移動度の低下を抑制すること
ができる。さらに、ゲート電極のエッジ部のゲート酸化
膜は、酸窒化により酸化されているために酸素が導入さ
れ、電荷蓄積電極のエッチングにより導入される損傷を
回復することができる。したがって、高信頼で高駆動能
力を有するフラッシュＥＥＰＲＯＭを実現することがで
きる。
【０１５２】さらに、本実施の形態においては、ゲート
絶縁膜として窒化酸化膜を用い、エッジ部を酸窒化する
ことによりゲート絶縁膜の中央部よりも窒素含有領域を
窒素が高濃度となるようにしているため、絶縁膜の破壊
に至るまでの注入電荷量を増加することができ、電荷蓄
積電極中のドーパントのシリコン基板への拡散を抑制す
ることができる。
【０１５３】（実施の形態９）以下、本発明に基づく実
施の形態９における半導体装置およびその製造方法につ
いて図を参照して説明する。
【０１５４】図５４は、本発明の実施の形態９における
フラッシュＥＥＰＲＯＭを示す概略断面図である。
【０１５５】図３３に示す実施の形態６におけるフラッ
シュＥＥＰＲＯＭの構造と本実施の形態９のおけるフラ
ッシュＥＥＰＲＯＭとの構造を比較した場合、ゲート絶
縁膜１０４ａの両端に形成された窒素含有領域１０４ｄ
からｐ型半導体基板１０１に延びるように、窒素不純物
層１０４ｈが設けられている。その他の構造について
は、実施の形態６におけるフラッシュＥＥＰＲＯＭと同
一の構造であり、同一の箇所には同一の符号を付してい
る。
【０１５６】次に、図５５〜図６０を参照して、本発明
の実施の形態９におけるフラッシュＥＥＰＲＯＭの製造
方法について説明する。
【０１５７】まず図５５を参照して、ｐ型半導体基板１
０１の表面に、熱酸化により酸化することで、ゲート酸
化膜１０４Ａを形成する。
【０１５８】次に、図５６を参照して、リンをドーピン
グした第１多結晶シリコン膜を形成し、この第１多結晶
シリコン膜の上に酸化膜と窒化膜との複合膜からなる層
間絶縁膜を形成する。その後、この層間絶縁膜の上に第
２多結晶シリコン膜を形成する。
【０１５９】次に、第２多結晶シリコン膜の上に、フォ
トリソグラフィ技術を用いて所定の形状にパターニング
したレジスト膜を形成し、このレジスト膜を用いて、ゲ
ート酸化膜１０４Ａ、第１多結晶シリコン膜、層間絶縁
膜および第２多結晶シリコン膜をエッチングし、レジス
ト膜を除去することにより、ゲート絶縁膜１０４ａ、電
荷蓄積電極１０５、層間絶縁膜１０７および制御電極１
０８を完成させる。
【０１６０】次に、図５７を参照して、レジスト膜２０
を残存させたまま、ｐ型半導体基板１０１に対して３０
〜４０°の角度をつけて、ｐ型半導体基板１０１を回転
させながら窒素イオンを注入することにより、ゲート絶
縁膜１０４ａの側壁、電荷蓄積電極１０５の側壁、制御
電極１０８の側壁およびｐ型半導体基板１０１の所定深
さにまで窒素を導入する。
【０１６１】次に、図５８を参照して、フラッシュＥＥ
ＰＲＯＭのｎ型ドレイン拡散領域となる領域を覆うよう
にレジスト膜１０９を形成し、制御電極１０８とレジス
ト膜１０９とをマスクとして、ｐ型半導体基板１０１の
表面に砒素をイオン注入することにより、ｎ型ソース拡
散領域１０３ｂを形成する。
【０１６２】次に、図５９を参照して、レジスト膜１０
９を除去した後、電荷蓄積電極１０５および制御電極１
０８の側壁にサイドウォール酸化膜１１０を形成した
後、ｎ型ソース拡散領域１０３ｂを覆うようにレジスト
膜１１１を形成し、制御電極１０８とレジスト膜１１１
とをマストとして、ｐ型半導体基板１０１の表面にひそ
を砒素をイオン注入することにより、ｎ型ドレイン拡散
領域１０３ａを形成する。
【０１６３】その後、図６０を参照して、レジスト膜１
１１を除去した後、熱処理を行なうことにより、本実施
の形態９におけるフラッシュＥＥＰＲＯＭが完成する。
【０１６４】なお、この熱処理により、電荷蓄積電極１
０５の側壁部およびｐ型半導体基板１０１の電荷蓄積電
極１０５の下部エッジ部の窒素が、ゲート酸化膜１０４
ａに析出し、高濃度窒素を有する高濃度窒素含有領域１
０４ｆが形成される。
【０１６５】以上、本発明の実施の形態９におけるフラ
ッシュＥＥＰＲＯＭにおいては、電荷蓄積電極の下部エ
ッジ部近傍のゲート絶縁膜、すなわち書込、消去の際に
電子がトンネルする領域のみに窒素含有領域が形成され
ている。
【０１６６】その結果、電子がトンネルする電荷蓄積電
極の下部エッジ部のゲート絶縁膜とｐ型半導体基板との
間の界面準位の発生が抑制されると同時に、ゲート絶縁
膜中の電荷蓄積電極下部エッジ部近傍のキャリアトラッ
プが低減できるために、フラッシュＥＥＰＲＯＭの書
込、および消去による劣化を低減することができる。
【０１６７】さらに、窒素含有領域は、ゲート絶縁膜の
両端部のみに形成しているため、ゲート絶縁膜を窒化す
ることによるキャリアの移動度の低下を抑制することが
できる。また、ゲート絶縁膜の窒化は、イオン注入とソ
ース／ドレインの活性化のための熱処理工程による行な
われているために、イオン注入工程を１工程加えるだけ
の簡単なプロセスを用いて、高信頼で高駆動能力を有す
るフラッシュＥＥＰＲＯＭを提供することが可能とな
る。
【０１６８】（実施の形態１０）以下、本発明に基づく
実施の形態１０における半導体装置およびその製造方法
について図を参照して説明する。
【０１６９】図６１は、本発明の実施の形態１０におけ
るフラッシュＥＥＰＲＯＭを示す概略断面図である。
【０１７０】図５４に示す実施の形態９におけるフラッ
シュＥＥＰＲＯＭの構造と本実施の形態１０におけるフ
ラッシュＥＥＰＲＯＭとの構造を比較した場合、本実施
の形態１０におけるフラッシュＥＥＰＲＯＭにおいて
は、ゲート絶縁膜の窒素含有領域１０４ｆに挟まれる領
域においても、窒素含有領域１０４ｆにより低濃度の窒
素を含む低濃度窒素含有領域１０４ｂが形成され、さら
に電荷蓄積電極においても窒素が含まれた電荷蓄積電極
１０５ｂが用いられている。その他の構造は、実施の形
態９におけるフラッシュＥＥＰＲＯＭと同一の構造であ
り、同一の箇所には同一の符号を付している。
【０１７１】次に、図６２〜図６８を参照して、本発明
の実施の形態１０におけるフラッシュＥＥＰＲＯＭの製
造方法について説明する。
【０１７２】まず、図６２を参照して、ｐ型半導体基板
１０１の表面に、熱酸化により酸化することで、ゲート
酸化膜１０４Ａを形成する。
【０１７３】次に、図６３を参照して、ゲート酸化膜１
０４Ａの上に、リンをドーピングした第１多結晶シリコ
ン膜を形成し、この第１多結晶シリコン膜の上層に窒素
をイオン注入により導入した第１多結晶シリコン膜１０
５Ｂを形成する。
【０１７４】その後、図６４を参照して、第１多結晶シ
リコン膜１０５Ｂの上に、酸化膜と窒化膜との複合膜か
らなる層間絶縁膜を形成した後、この層間絶縁膜の上に
第２多結晶シリコン膜を形成する。
【０１７５】次に、この第２多結晶シリコン膜の上に、
フォトリソグラフィ技術を用いて所定の形状にパターニ
ングされたレジスト膜２１を形成し、このレジスト膜２
１をマスクにし、ゲート酸化膜１０４Ａ、第１多結晶シ
リコン膜１０５Ｂ、層間絶縁膜および第２多結晶シリコ
ン膜のパターニングを行ない、ゲート絶縁膜１０４ａ、
電荷蓄積電極１０５ｂ、層間絶縁膜１０７および制御電
極１０８を完成させる。
【０１７６】次に、図６５を参照して、レジスト膜２１
を残存させたまま、半導体基板１０１に対して３０〜４
０°の角度をつけて、ｐ型半導体基板１０１を回転させ
ながら窒素イオンを注入し、ゲート絶縁膜１０４ａの側
壁、電荷蓄積電極１０５ｂの側壁、電荷蓄積電極１０８
の側壁およびｐ型半導体基板１０１の所定の深さにまで
達する窒素導入領域１０４ｇを形成する。
【０１７７】次に、図６６を参照して、フラッシュＥＥ
ＰＲＯＭのｎ型ドレイン拡散領域となる領域を覆うよう
にレジスト膜１０９を形成し、制御電極１０８とレジス
ト膜１０９とをマスクとして、ｐ型半導体基板１０１に
砒素をイオン注入することにより、ｎ型ソース拡散領域
１０３ｂを形成する。
【０１７８】次に、図６７を参照して、レジスト膜１０
９を除去した後、電荷蓄積電極１０５ｂおよび制御電極
１０８の側壁にサイドウォール酸化膜１１０を形成した
後、ｎ型ソース拡散領域１０３ｂを覆うようにレジスト
膜１１１を形成し、制御電極１０８とレジスト膜１１１
とをマスクとして、ｐ型半導体基板１０１に砒素をイオ
ン注入することにより、ｎ型ドレイン拡散領域１０３ａ
を形成する。
【０１７９】その後、図６８に示すようにレジスト膜１
１１を除去した後、熱処理を加えることにより、本実施
の形態１０におけるフラッシュＥＥＰＲＯＭが完成す
る。
【０１８０】なお、この熱処理により、電荷蓄積電極１
０５ｂ中およびｐ型半導体基板１０１の電荷蓄積電極１
０５の下部エッジ部の窒素がゲート酸化膜に析出する。
これにより、ゲート酸化膜の中央部に低濃度窒素含有領
域１０４ｂが形成され、ゲート酸化膜の両端部には、低
濃度窒素含有領域１０４ｂよりも窒素の濃度が高濃度で
ある窒素含有領域１０４ｆが形成されることになる。
【０１８１】以上、本発明の実施の形態１０における半
導体装置では、電荷蓄積電極の下部エッジ近傍のゲート
絶縁膜、すなわち書込、消去の際に電子がトンネルする
領域に窒素が多く含有している窒素含有領域が形成され
ている。その結果、電子がトンネルする電荷蓄積電極下
部エッジのゲート絶縁膜と半導体基板との間の界面準位
の発生が抑制されると同時に、ゲート絶縁膜中の電荷蓄
積電極下部エッジ近傍のキャリアトラップが低減できる
ために、フラッシュＥＥＰＲＯＭの書込、および消去に
よる劣化を低減することができる。
【０１８２】また窒素含有領域は、ゲート絶縁膜の両端
部のみに形成されているために、ゲート絶縁膜を窒化す
ることによるキャリアの移動度の低下を抑制することが
できる。また、ゲート絶縁膜の窒化は、イオン注入とソ
ース／ドレインの活性化のための熱処理により行なわれ
ているために、イオン注入工程を２工程加えるだけの簡
単なプロセスで高信頼で高駆動能力を有するフラッシュ
ＥＥＰＲＯＭを簡単に実現させることが可能となる。
【０１８３】なお、上述した実施の形態１〜実施の形態
５においては、ｎチャネル型ＭＯＳＦＥＴの製造方法に
ついて述べたが、ドーピング種の導電型を変えることに
より、ｐチャネル型ＭＯＳＦＥＴを形成することも可能
である。また、選択的にドーピングを行なうことによ
り、ＣＭＯＳ構造に適用することも可能である。
【０１８４】以上、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなくて特許
請求の範囲によって示され、特許請求の範囲と均等のお
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８５】
【発明の効果】この発明に基づいた半導体装置およびそ
の製造方法の１つの局面によれば、第１電極の下部エッ
ジ部近傍、すなわちホットキャリアが注入される領域の
絶縁膜にのみ窒素を含む窒素含有領域が形成される。そ
のため、ホットキャリアが注入される第１電極の下部エ
ッジ部近傍の絶縁膜と半導体基板との間の界面準位の発
生が抑制されるとともに、絶縁膜の第１電極の下部エッ
ジ部近傍のキャリアトラップを低減できるため、この半
導体装置をＭＯＳＦＥＴに用いた場合、ホットキャリア
注入による絶縁膜の劣化を低減することが可能となる。
【０１８６】さらに、窒素含有領域は、第１電極の中央
部下方領域には形成されていないため、チャネル領域に
おけるキャリアの移動度の低下を防止することが可能と
なる。その結果、高信頼で高駆動能力を有するＭＯＳＦ
ＥＴを提供することが可能となる。
【０１８７】また、上述した半導体装置における絶縁膜
は、その膜厚差が均一であるため、従来技術におけるゲ
ートバーズビークの発生による電流駆動能力の低下を防
止することが可能なとる。さらに、上述した半導体装置
をフラッシュＥＥＰＲＯＭに用いた場合においても、フ
ラッシュＥＥＰＲＯＭの書込、および消去による絶縁膜
の劣化を低減することができる。また、チャネル領域に
おけるキャリアの移動度の低下を抑制することができる
ため、高信頼で高駆動能力を有するフラッシュＥＥＰＲ
ＯＭを実現することが可能となる。また好ましくは、絶
縁膜は、窒素含有領域に挟まれた領域に、窒素の不純物
濃度が窒素含有領域よりも低濃度の低濃度窒素含有領域
を有している。
【０１８８】この構造を用いることによれば、第１電極
中のドーパントが絶縁膜を透過して半導体基板に拡散さ
れることがないため、半導体装置の動作特性の安定化を
図ることが可能となる。
【０１８９】また好ましくは、１対の不純物領域には、
絶縁膜に形成された窒素含有領域から半導体基板にかけ
て延びるように形成された窒素不純物層が設けられてい
る。このように、窒素不純物層を設ける構造を、たとえ
ばＬＤＤ構造を有する半導体装置に適用した場合、ＬＤ
Ｄ領域の不純物拡散を抑制し、その結果、半導体装置の
単チャネル化を防止することが可能となる。
【０１９０】また好ましくは、第１電極に窒素が含まれ
ている。このように、第１電極に窒素を含むことによっ
て、第１電極中のドーパントの拡散係数が相対的に小さ
くなるため、半導体基板へのドーパントの拡散を抑制さ
せることが可能となる。
【０１９１】次に、この発明に基づいた半導体装置およ
びその製造方法の他の局面においては、絶縁膜には１対
の不純物領域に接する両端部に窒素を含む窒素含有領域
と、この窒素含有領域にに挟まれた領域に窒素の不純物
濃度が窒素含有領域よりも低濃度の低濃度窒素含有領域
を有し、さらに、窒素含有領域よりも低濃度窒化含有領
域の方が膜厚が厚く設けられている。このように、第１
電極の両端部に位置する窒素含有領域の膜厚を厚く設け
ることで、ホットキャリアに対する耐性を向上させるこ
とが可能となる。
【図面の簡単な説明】
【図１】 実施の形態１における半導体装置の構造を示
す断面図である。
【図２】 ゲート絶縁膜中の窒素濃度を示す図である。
【図３】 実施の形態１における半導体装置の製造方法
を示す第１工程断面図である。
【図４】 実施の形態１における半導体装置の製造方法
を示す第２工程断面図である。
【図５】 実施の形態１における半導体装置の製造方法
を示す第３工程断面図である。
【図６】 実施の形態１における半導体装置の製造方法
を示す第４工程断面図である。
【図７】 実施の形態１における半導体装置の製造方法
を示す第５工程断面図である。
【図８】 実施の形態２における半導体装置の構造を示
す断面図である。
【図９】 ゲート絶縁膜中の窒素濃度を示す図である。
【図１０】 実施の形態２における半導体装置の製造方
法を示す第１工程断面図である。
【図１１】 実施の形態２における半導体装置の製造方
法を示す第２工程断面図である。
【図１２】 実施の形態２における半導体装置の製造方
法を示す第３工程断面図である。
【図１３】 実施の形態２における半導体装置の製造方
法を示す第４工程断面図である。
【図１４】 実施の形態２における半導体装置の製造方
法を示す第５工程断面図である。
【図１５】 実施の形態３における半導体装置の構造を
示す断面図である。
【図１６】 実施の形態３における半導体装置の製造方
法を示す第１工程断面図である。
【図１７】 実施の形態３における半導体装置の製造方
法を示す第２工程断面図である。
【図１８】 実施の形態３における半導体装置の製造方
法を示す第３工程断面図である。
【図１９】 実施の形態３における半導体装置の製造方
法を示す第４工程断面図である。
【図２０】 実施の形態３における半導体装置の製造方
法を示す第５工程断面図である。
【図２１】 実施の形態４における半導体装置の構造を
示す断面図である。
【図２２】 実施の形態４における半導体装置の製造方
法を示す第１工程断面図である。
【図２３】 実施の形態４における半導体装置の製造方
法を示す第２工程断面図である。
【図２４】 実施の形態４における半導体装置の製造方
法を示す第３工程断面図である。
【図２５】 実施の形態４における半導体装置の製造方
法を示す第４工程断面図である。
【図２６】 実施の形態４における半導体装置の製造方
法を示す第５工程断面図である。
【図２７】 実施の形態５における半導体装置の構造を
示す断面図である。
【図２８】 実施の形態５における半導体装置の製造方
法を示す第１工程断面図である。
【図２９】 実施の形態５における半導体装置の製造方
法を示す第２工程断面図である。
【図３０】 実施の形態５における半導体装置の製造方
法を示す第３工程断面図である。
【図３１】 実施の形態５における半導体装置の製造方
法を示す第４工程断面図である。
【図３２】 実施の形態５における半導体装置の製造方
法を示す第５工程断面図である。
【図３３】 実施の形態６における半導体装置の構造を
示す断面図である。
【図３４】 実施の形態６における半導体装置の製造方
法を示す第１工程断面図である。
【図３５】 実施の形態６における半導体装置の製造方
法を示す第２工程断面図である。
【図３６】 実施の形態６における半導体装置の製造方
法を示す第３工程断面図である。
【図３７】 実施の形態６における半導体装置の製造方
法を示す第４工程断面図である。
【図３８】 実施の形態６における半導体装置の製造方
法を示す第５工程断面図である。
【図３９】 実施の形態６における半導体装置の製造方
法を示す第６工程断面図である。
【図４０】 実施の形態７における半導体装置の構造を
示す断面図である。
【図４１】 実施の形態７における半導体装置の製造方
法を示す第１工程断面図である。
【図４２】 実施の形態７における半導体装置の製造方
法を示す第２工程断面図である。
【図４３】 実施の形態７における半導体装置の製造方
法を示す第３工程断面図である。
【図４４】 実施の形態７における半導体装置の製造方
法を示す第４工程断面図である。
【図４５】 実施の形態７における半導体装置の製造方
法を示す第５工程断面図である。
【図４６】 実施の形態７における半導体装置の製造方
法を示す第６工程断面図である。
【図４７】 実施の形態８における半導体装置の構造を
示す断面図である。
【図４８】 実施の形態８における半導体装置の製造方
法を示す第１工程断面図である。
【図４９】 実施の形態８における半導体装置の製造方
法を示す第２工程断面図である。
【図５０】 実施の形態８における半導体装置の製造方
法を示す第３工程断面図である。
【図５１】 実施の形態８における半導体装置の製造方
法を示す第４工程断面図である。
【図５２】 実施の形態８における半導体装置の製造方
法を示す第５工程断面図である。
【図５３】 実施の形態８における半導体装置の製造方
法を示す第６工程断面図である。
【図５４】 実施の形態９における半導体装置の構造を
示す断面図である。
【図５５】 実施の形態９における半導体装置の製造方
法を示す第１工程断面図である。
【図５６】 実施の形態９における半導体装置の製造方
法を示す第２工程断面図である。
【図５７】 実施の形態９における半導体装置の製造方
法を示す第３工程断面図である。
【図５８】 実施の形態９における半導体装置の製造方
法を示す第４工程断面図である。
【図５９】 実施の形態９における半導体装置の製造方
法を示す第５工程断面図である。
【図６０】 実施の形態９における半導体装置の製造方
法を示す第６工程断面図である。
【図６１】 実施の形態１０における半導体装置の構造
を示す断面図である。
【図６２】 実施の形態１０における半導体装置の製造
方法を示す第１工程断面図である。
【図６３】 実施の形態１０における半導体装置の製造
方法を示す第２工程断面図である。
【図６４】 実施の形態１０における半導体装置の製造
方法を示す第３工程断面図である。
【図６５】 実施の形態１０における半導体装置の製造
方法を示す第４工程断面図である。
【図６６】 実施の形態１０における半導体装置の製造
方法を示す第５工程断面図である。
【図６７】 実施の形態１０における半導体装置の製造
方法を示す第６工程断面図である。
【図６８】 実施の形態１０における半導体装置の製造
方法を示す第７工程断面図である。
【図６９】 従来技術におけるＭＯＳＦＥＴの構造を示
す断面図である。
【図７０】 従来技術におけるＭＯＳＦＥＴの製造方法
を示す第１工程断面図である。
【図７１】 従来技術におけるＭＯＳＦＥＴの製造方法
を示す第２工程断面図である。
【図７２】 従来技術におけるＭＯＳＦＥＴの製造方法
を示す第３工程断面図である。
【図７３】 従来技術におけるＭＯＳＦＥＴの製造方法
を示す第４工程断面図である。
【図７４】 従来技術におけるフラッシュＥＥＰＲＯＭ
の構造を示す断面図である。
【図７５】 従来技術におけるフラッシュＥＥＰＲＯＭ
の製造方法を示す第１工程断面図である。
【図７６】 従来技術におけるフラッシュＥＥＰＲＯＭ
の製造方法を示す第２工程断面図である。
【図７７】 従来技術におけるフラッシュＥＥＰＲＯＭ
の製造方法を示す第３工程断面図である。
【図７８】 従来技術におけるフラッシュＥＥＰＲＯＭ
の製造方法を示す第４工程断面図である。
【図７９】 従来技術におけるフラッシュＥＥＰＲＯＭ
の製造方法を示す第５工程断面図である。
【符号の説明】
１ ｎ型半導体基板、２ａ，２ｂ ｎ- 型ＬＤＤ層、３
ａ ｎ+ 型ドレイン拡散領域、３ｂ ｎ+ 型ソース拡散
領域、４ａ ゲート酸化膜、４ｄ 窒素含有領域、５
ゲート電極、６ 素子分離領域、７ サイドウォール酸
化膜、１０１ｐ型半導体基板、１０３ａ ｎ型ドレイン
拡散領域、１０３ｂ ｎ型ソース拡散領域、１０４ａ
ゲート酸化膜、１０４ｄ 窒素含有領域、１０５ 電荷
蓄積電極、１０７ 層間絶縁膜、１０８ 制御電極、１
１０ サイドウォール酸化膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の主表面に所定
    の間隔を隔てて形成された前記第１導電型とは反対の導
    電型の第２導電型の１対の不純物領域と、 前記１対の不純物領域の間に形成されるチャネル領域
    と、 前記チャネル領域の上に前記チャネル領域を含むように
    形成された絶縁膜と、 前記絶縁膜の上に形成された第１電極と、を備え、 前記絶縁膜はその膜厚さが均一であり、前記１対の不純
    物領域に接する両端部に窒素を含む窒素含有領域を有す
    る、半導体装置。
  2. 【請求項２】 前記絶縁膜は、 前記窒素含有領域に挟まれた領域に、窒素の不純物濃度
    が前記窒素含有領域よりも低濃度の低濃度窒素含有領域
    を有する、請求項１に記載の半導体装置。
  3. 【請求項３】 前記１対の不純物領域には、 前記低濃度窒素含有領域から前記半導体基板にかけて延
    びるように形成された窒素不純物層を有する、請求項１
    に記載の半導体装置。
  4. 【請求項４】 前記絶縁膜は、 前記窒素含有領域に挟まれた領域に、窒素の不純物濃度
    が前記窒素含有領域よりも低濃度の低濃度窒素含有領域
    を有し、 前記ゲート電極は窒素を含んでいる、請求項３に記載の
    半導体装置。
  5. 【請求項５】 第１導電型の半導体基板の主表面に所定
    の間隔を隔てて形成された前記第１導電型とは反対の導
    電型の第２導電型の１対の不純物領域と、 前記１対の不純物領域の間に形成されるチャネル領域
    と、 前記チャネル領域の上に形成された絶縁膜と、 前記絶縁膜の上に形成された第１電極とを備え、 前記絶縁膜は、 前記１対の不純物領域に接する両端部に窒素を含む窒素
    含有領域と、 この窒素含有領域に挟まれた領域に窒素の不純物濃度が
    前記窒素含有領域よりも低濃度の低濃度窒素含有領域と
    を有し、 前記窒素含有領域よりも前記低濃度窒素含有領域の方が
    膜厚が厚い、半導体装置。
  6. 【請求項６】 前記半導体装置は、 前記第１電極の上に層間絶縁膜を介在して第２電極を有
    する、請求項１〜請求項５のいずれかに記載の半導体装
    置。
  7. 【請求項７】 第１導電型の半導体基板の主表面に絶縁
    膜を形成する工程と、 前記絶縁膜の上に第１電極を形成する工程と、 前記絶縁膜と前記第２電極とをフォトリソグラフィ技術
    を用いて所定の形状にパターニングする工程と、 前記第１電極をマスクにして、前記半導体基板に前記第
    １導電型と反対の導電型の第２導電型の不純物を導入
    し、１対の不純物領域を形成する工程と、 窒素を含有するガスが含まれる雰囲気中で熱処理を加え
    ることにより、前記絶縁膜の両端部に窒素含有領域を形
    成する工程と、を備えた、半導体装置の製造方法。
  8. 【請求項８】 前記第１電極を形成する工程は、 前記第１電極の上に層間絶縁膜を介在して第２電極を形
    成する工程を含み、 前記第１電極をパターニングする工程は、 前記第２電極を同時にパターニングする工程を含み、 前記１対の不純物領域を形成する工程は、 前記第２電極もマスクにして前記第２導電型の不純物を
    注入する工程を含む、請求項７に記載の半導体装置の製
    造方法。
  9. 【請求項９】 前記絶縁膜を形成する工程は、 前記窒素含有領域の窒素の濃度よりも低濃度の窒素を含
    むように形成される、請求項７または請求項８のいずれ
    かに記載の半導体装置の製造方法。
  10. 【請求項１０】 前記窒素ガスを含有するガスは、 一酸化窒素、二酸化窒素およびアンモニアからなるグル
    ープから選択された少なくとも１つのガスであり、 前記熱処理を加える工程は、 約８００℃の熱処理により前記絶縁膜の両端部に窒素含
    有領域を形成する、請求項９に記載の半導体装置の製造
    方法。
  11. 【請求項１１】 前記窒素を含有するガスおよび前記熱
    処理工程は、 一酸化窒素を用いて約９００℃の熱処理、または、二酸
    化窒素を用いて約１０００℃の熱処理である、請求項９
    に記載の半導体装置の製造方法。
  12. 【請求項１２】 第１導電型の半導体基板の主表面に絶
    縁膜を形成する工程と、 前記絶縁膜の上に第１電極を形成する工程と、 前記第１電極の上にフォトリソグラフィ技術を用いて所
    定形状のレジスト膜を形成し、前記レジスト膜をマスク
    してに、前記絶縁膜と前記第１電極とのパターニングを
    行なう工程と、 前記レジスト膜を残存させたまま斜めイオン注入回転法
    を用いて、前記第１電極と前記絶縁膜の側壁および前記
    絶縁膜の側壁に接する前記半導体基板に窒素を注入し窒
    素注入領域を形成する工程と、 前記レジスト膜を除去した後、前記第１電極をマスクに
    して前記半導体基板に前記第１導電型とは反対の導電型
    の第２導電型の不純物を導入し、１対の不純物領域を形
    成する工程と、 前記窒素注入領域に熱処理を加えることにより、前記絶
    縁膜の両端部に窒素含有領域を形成する工程と、を備え
    た半導体装置の製造方法。
  13. 【請求項１３】 前記絶縁膜の上に第１電極を形成する
    工程は、 前記絶縁膜の上層部に窒素を注入し、窒素注入領域を形
    成する工程をさらに含む、請求項１２に記載の半導体装
    置の製造方法。
  14. 【請求項１４】 前記第１電極を形成する工程は、 前記第１電極の上に層間絶縁膜を介在して第２電極を形
    成する工程を含み、 前記第１電極をパターニングする工程は、 前記第２電極も同時にパターニングする工程を含み、 前記１対の不純物領域を形成する工程は、 前記第２電極もマスクにして前記第２導電型の不純物を
    注入する工程を含む、請求項１２または請求項１３のい
    ずれかに記載の半導体装置の製造方法。
JP8127127A 1996-05-22 1996-05-22 半導体装置およびその製造方法 Pending JPH09312393A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP8127127A JPH09312393A (ja) 1996-05-22 1996-05-22 半導体装置およびその製造方法
TW085112422A TW320781B (en) 1996-05-22 1996-10-11 Semiconductor device and manufacturing method thereof
DE19642746A DE19642746B4 (de) 1996-05-22 1996-10-16 Halbleitereinrichtung und ihr Herstellungsverfahren
KR1019970001271A KR100351073B1 (ko) 1996-05-22 1997-01-17 반도체장치및그제조방법
US09/280,992 US6232187B1 (en) 1996-05-22 1999-03-30 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8127127A JPH09312393A (ja) 1996-05-22 1996-05-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH09312393A true JPH09312393A (ja) 1997-12-02

Family

ID=14952286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8127127A Pending JPH09312393A (ja) 1996-05-22 1996-05-22 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6232187B1 (ja)
JP (1) JPH09312393A (ja)
KR (1) KR100351073B1 (ja)
DE (1) DE19642746B4 (ja)
TW (1) TW320781B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057217A (en) * 1996-07-25 2000-05-02 Nec Corporation Process for production of semiconductor device with foreign element introduced into silicon dioxide film
JP2002208645A (ja) * 2001-01-09 2002-07-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6498374B1 (en) 1999-07-01 2002-12-24 Kabushiki Kaisha Toshiba MOS semiconductor device having gate insulating film containing nitrogen
KR20040026246A (ko) * 2002-09-23 2004-03-31 아남반도체 주식회사 반도체 소자 제조시 핫 캐리어 효과 방지 게이트 형성 방법
US7119406B2 (en) 1997-12-09 2006-10-10 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7208360B2 (en) 2002-09-27 2007-04-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2008153540A (ja) * 2006-12-19 2008-07-03 Toshiba Corp 不揮発性半導体メモリ
JP2009010417A (ja) * 2008-09-05 2009-01-15 Renesas Technology Corp 半導体装置の製造方法
JP2010278464A (ja) * 2010-08-06 2010-12-09 Sharp Corp 半導体装置の製造方法
JP2013537716A (ja) * 2010-08-04 2013-10-03 日本テキサス・インスツルメンツ株式会社 その側壁での窒素濃度が高められたＳｉＯＮゲート誘電体を含むＭＯＳトランジスタ

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3949211B2 (ja) * 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
JP2001291861A (ja) * 2000-04-05 2001-10-19 Nec Corp Ｍｏｓトランジスタ、トランジスタ製造方法
US6342734B1 (en) * 2000-04-27 2002-01-29 Lsi Logic Corporation Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same
US6620714B2 (en) * 2002-01-14 2003-09-16 Macronix International Co., Ltd. Method for reducing oxidation encroachment of stacked gate layer
US6777281B1 (en) * 2002-08-08 2004-08-17 Advanced Micro Devices, Inc. Maintaining LDD series resistance of MOS transistors by retarding dopant segregation
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2005303087A (ja) * 2004-04-13 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100663002B1 (ko) * 2005-12-28 2006-12-28 동부일렉트로닉스 주식회사 비휘발성 기억 장치의 제조 방법
US8486781B2 (en) * 2010-04-07 2013-07-16 United Microelectronics Corp. Method of manufacturing flash memory device
CN102222645B (zh) * 2010-04-15 2015-07-08 联华电子股份有限公司 制作快闪存储器元件的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPS63213867A (ja) * 1987-03-03 1988-09-06 Minolta Camera Co Ltd 混色防止方法
JPH04116869A (ja) 1990-09-06 1992-04-17 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
US5237188A (en) * 1990-11-28 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device with nitrided gate insulating film
JP2652108B2 (ja) * 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
JP3229003B2 (ja) 1992-04-28 2001-11-12 株式会社東芝 不揮発性半導体記憶装置
WO1994027325A1 (en) * 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
JPH0730113A (ja) 1993-07-09 1995-01-31 Sony Corp Ｍｏｓ型トランジスタの製造方法
US5674788A (en) 1995-06-06 1997-10-07 Advanced Micro Devices, Inc. Method of forming high pressure silicon oxynitride gate dielectrics
US5516707A (en) * 1995-06-12 1996-05-14 Vlsi Technology, Inc. Large-tilted-angle nitrogen implant into dielectric regions overlaying source/drain regions of a transistor
SG50741A1 (en) * 1995-07-26 1998-07-20 Chartered Semiconductor Mfg Method for minimizing the hot carrier effect in m-mosfet devices
US5780330A (en) * 1996-06-28 1998-07-14 Integrated Device Technology, Inc. Selective diffusion process for forming both n-type and p-type gates with a single masking step

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057217A (en) * 1996-07-25 2000-05-02 Nec Corporation Process for production of semiconductor device with foreign element introduced into silicon dioxide film
US7402873B2 (en) 1997-12-09 2008-07-22 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7119406B2 (en) 1997-12-09 2006-10-10 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7550809B2 (en) 1997-12-09 2009-06-23 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7268401B2 (en) 1997-12-09 2007-09-11 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US6498374B1 (en) 1999-07-01 2002-12-24 Kabushiki Kaisha Toshiba MOS semiconductor device having gate insulating film containing nitrogen
JP2002208645A (ja) * 2001-01-09 2002-07-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
KR20040026246A (ko) * 2002-09-23 2004-03-31 아남반도체 주식회사 반도체 소자 제조시 핫 캐리어 효과 방지 게이트 형성 방법
US7208360B2 (en) 2002-09-27 2007-04-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2008153540A (ja) * 2006-12-19 2008-07-03 Toshiba Corp 不揮発性半導体メモリ
JP2009010417A (ja) * 2008-09-05 2009-01-15 Renesas Technology Corp 半導体装置の製造方法
JP2013537716A (ja) * 2010-08-04 2013-10-03 日本テキサス・インスツルメンツ株式会社 その側壁での窒素濃度が高められたＳｉＯＮゲート誘電体を含むＭＯＳトランジスタ
JP2010278464A (ja) * 2010-08-06 2010-12-09 Sharp Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100351073B1 (ko) 2002-12-28
DE19642746B4 (de) 2005-05-04
TW320781B (en) 1997-11-21
US6232187B1 (en) 2001-05-15
DE19642746A1 (de) 1997-11-27
KR970077334A (ko) 1997-12-12

Similar Documents

Publication Publication Date Title
JPH09312393A (ja) 半導体装置およびその製造方法
KR100739084B1 (ko) 반도체장치 및 그 제조방법
US4937645A (en) Semiconductor device and a method of manufacturing the same
JP2835216B2 (ja) 半導体装置の製造方法
CN101071815A (zh) 半导体器件及其制造方法
US6300207B1 (en) Depleted sidewall-poly LDD transistor
CN101770989B (zh) 半导体结构的形成方法
JP3450770B2 (ja) 半導体装置の製造方法
JP3319721B2 (ja) 半導体装置の製造方法
KR100380278B1 (ko) 반도체장치 및 그 제조방법
KR100350748B1 (ko) 반도체장치의제조방법
JPH05206454A (ja) Ｍｉｓ型半導体装置の製造方法
JP2663892B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
JPH05326968A (ja) 不揮発性半導体記憶装置及びその製造方法
CN101083230A (zh) 快闪存储装置的制造方法
JP3016607B2 (ja) 不揮発性メモリの製造方法
KR900000204B1 (ko) 불휘발성 반도체기억장치의 제조방법
KR960003500B1 (ko) 프로그래머블 롬(Programmable ROM)의 제조방법
JP2861025B2 (ja) 半導体記憶装置およびその製造方法
US20040238905A1 (en) Novel gate dielectric structure for reducing boron penetration and current leakage
JP2000232170A (ja) 半導体装置およびその製造方法
JPH10261726A (ja) 半導体装置及びその製造方法
JPH1126609A (ja) 半導体記憶装置及びその製造方法
JP2004207613A (ja) 半導体装置及びその製造方法
US6790730B2 (en) Fabrication method for mask read only memory device

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050823