JPH09319788A - ネットワークによる並列処理システム - Google Patents
ネットワークによる並列処理システムInfo
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- JPH09319788A JPH09319788A JP29490796A JP29490796A JPH09319788A JP H09319788 A JPH09319788 A JP H09319788A JP 29490796 A JP29490796 A JP 29490796A JP 29490796 A JP29490796 A JP 29490796A JP H09319788 A JPH09319788 A JP H09319788A
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Abstract
(57)【要約】 （修正有）
【課題】 設計データのマスク製造データへの変換処理
の高速化を図ったネットワークによる並列処理システ
ム。 【解決手段】 主処理装置とネットワークで接続された
複数の処理装置による並列処理により、設計データを加
工してマスク製造データに変換処理する並列処理システ
ムにおいて、前記ホスト計算機１は、設計データ領域を
複数のブロックに分割すると共に、各ブロックの境界線
を基準に外側に所定幅のマージンを設定して、該マージ
ンの重なる領域にある図形データをその領域を共有する
全てのブロックに当該図形データを処理対象として持た
せ、メモリ７，８に記憶された各計算機４，５の各プロ
セッサ９，１０の性能差や各ブロック内のデータ量を考
慮して各ブロック毎のデータを各計算機４，５のプロセ
ッサ９，１０に振り分けて並列処理を行わせる。
の高速化を図ったネットワークによる並列処理システ
ム。 【解決手段】 主処理装置とネットワークで接続された
複数の処理装置による並列処理により、設計データを加
工してマスク製造データに変換処理する並列処理システ
ムにおいて、前記ホスト計算機１は、設計データ領域を
複数のブロックに分割すると共に、各ブロックの境界線
を基準に外側に所定幅のマージンを設定して、該マージ
ンの重なる領域にある図形データをその領域を共有する
全てのブロックに当該図形データを処理対象として持た
せ、メモリ７，８に記憶された各計算機４，５の各プロ
セッサ９，１０の性能差や各ブロック内のデータ量を考
慮して各ブロック毎のデータを各計算機４，５のプロセ
ッサ９，１０に振り分けて並列処理を行わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、主処理装置とネッ
トワークで接続された複数の処理装置による並列処理に
より、ＬＳＩ等の設計データを露光用のマスク製造デー
タに変換処理するネットワークによる並列処理システム
に関する。
トワークで接続された複数の処理装置による並列処理に
より、ＬＳＩ等の設計データを露光用のマスク製造デー
タに変換処理するネットワークによる並列処理システム
に関する。
【０００２】
【従来の技術】従来より、例えばＬＳＩ設計用のデータ
を描画（露光）用のマスク製造データに変換処理し、該
マスク製造データに基づき電子ビーム描画装置によりレ
チクル，マスク，ウェハなどに対して回路設計パターン
を描画してＬＳＩを製造する方法が用いられている。ま
た、近年のＬＳＩの大規模化（ＶＬＳＩ，ＵＬＳＩの出
現）、高密度化に伴い、ＬＳＩ製造用の描画データ（露
光データ）作成に対する処理時間の短縮化の要望が高ま
っている。このため、チップのデータ領域を多数のデー
タ処理対象領域にレイヤー毎に分割し、各処理対象領域
を複数のプロセッサに割り当てて並列処理を行わせる技
術、例えば、特開平２−２３２７７２号公報等に示す技
術が提案されている。これは、ＬＳＩチップのデータ領
域を略同一のデータ量を有する小領域に分割し、並列プ
ロセッサの負荷を一様にして並列処理を行うものであ
る。
を描画（露光）用のマスク製造データに変換処理し、該
マスク製造データに基づき電子ビーム描画装置によりレ
チクル，マスク，ウェハなどに対して回路設計パターン
を描画してＬＳＩを製造する方法が用いられている。ま
た、近年のＬＳＩの大規模化（ＶＬＳＩ，ＵＬＳＩの出
現）、高密度化に伴い、ＬＳＩ製造用の描画データ（露
光データ）作成に対する処理時間の短縮化の要望が高ま
っている。このため、チップのデータ領域を多数のデー
タ処理対象領域にレイヤー毎に分割し、各処理対象領域
を複数のプロセッサに割り当てて並列処理を行わせる技
術、例えば、特開平２−２３２７７２号公報等に示す技
術が提案されている。これは、ＬＳＩチップのデータ領
域を略同一のデータ量を有する小領域に分割し、並列プ
ロセッサの負荷を一様にして並列処理を行うものであ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術においては、以下に述べる課題がある。即
ち、特開平２−２３２７７２号公報に示すＬＳＩパター
ンデータの処理装置においては、並列プロセッサにより
図形データのサイジング処理を行う際に、図形データの
切断が生じたり、図形データの重なりが確認できないな
どの不具合がある。また、ＬＳＩチップのレイアウトに
応じてパターンデータ領域を略同一のデータ量を有する
小領域に区分するための境界ラインの設定が複雑であ
り、効率の良い並列処理とはいえない。また、図形デー
タ処理のため、同等の性能を有する並列プロセッサを装
備しなければならず、設計コストも増大する。
た従来技術においては、以下に述べる課題がある。即
ち、特開平２−２３２７７２号公報に示すＬＳＩパター
ンデータの処理装置においては、並列プロセッサにより
図形データのサイジング処理を行う際に、図形データの
切断が生じたり、図形データの重なりが確認できないな
どの不具合がある。また、ＬＳＩチップのレイアウトに
応じてパターンデータ領域を略同一のデータ量を有する
小領域に区分するための境界ラインの設定が複雑であ
り、効率の良い並列処理とはいえない。また、図形デー
タ処理のため、同等の性能を有する並列プロセッサを装
備しなければならず、設計コストも増大する。
【０００４】本発明の目的は、上記従来技術の課題を解
決し、設計データのマスク製造データへの変換処理の高
速化を図ると共に、既存の設備を有効利用して設計コス
トの低減を図ったネットワークによる並列処理システム
を提供することにある。
決し、設計データのマスク製造データへの変換処理の高
速化を図ると共に、既存の設備を有効利用して設計コス
トの低減を図ったネットワークによる並列処理システム
を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を備える。すなわち、主処理装置
とネットワークで接続された複数の処理装置による並列
処理により、設計データを加工してマスク製造データに
変換処理するネットワークによる並列処理システムにお
いて、前記主処理装置及びこれにネットワークで接続さ
れる各処理装置は、前記設計データを内部データにフォ
ーマット変換して処理を行うプロセッサと、複数の設計
パターン、処理プログラム、ネットワーク下の並列処理
対象処理装置及びこれらの持つ各プロセッサに関するデ
ータなどが記憶されたデータ記憶部と、を備え、前記主
処理装置は、設計データ領域を複数のブロックに分割す
ると共に、各ブロックの境界線を基準に外側に所定幅の
マージンを設定して、該マージンの重なる領域にある図
形データをその領域を共有する全てのブロックに当該図
形データを処理対象として持たせ、前記データ記憶部に
記憶された各処理装置の各プロセッサの性能差や各ブロ
ック内のデータ量を考慮して各ブロック毎のデータを各
処理装置のプロセッサに振り分けて並列処理を行わせる
ことを特徴とする。
め、本発明は次の構成を備える。すなわち、主処理装置
とネットワークで接続された複数の処理装置による並列
処理により、設計データを加工してマスク製造データに
変換処理するネットワークによる並列処理システムにお
いて、前記主処理装置及びこれにネットワークで接続さ
れる各処理装置は、前記設計データを内部データにフォ
ーマット変換して処理を行うプロセッサと、複数の設計
パターン、処理プログラム、ネットワーク下の並列処理
対象処理装置及びこれらの持つ各プロセッサに関するデ
ータなどが記憶されたデータ記憶部と、を備え、前記主
処理装置は、設計データ領域を複数のブロックに分割す
ると共に、各ブロックの境界線を基準に外側に所定幅の
マージンを設定して、該マージンの重なる領域にある図
形データをその領域を共有する全てのブロックに当該図
形データを処理対象として持たせ、前記データ記憶部に
記憶された各処理装置の各プロセッサの性能差や各ブロ
ック内のデータ量を考慮して各ブロック毎のデータを各
処理装置のプロセッサに振り分けて並列処理を行わせる
ことを特徴とする。
【０００６】また、前記主処理装置は前記ブロックの境
界線より外側に設けたマージンの幅を、ブロック内の図
形を太らせたり細らせたりする変位量の絶対値より大き
い値に設定するのが好ましい。
界線より外側に設けたマージンの幅を、ブロック内の図
形を太らせたり細らせたりする変位量の絶対値より大き
い値に設定するのが好ましい。
【０００７】上記構成によれば、主処理装置は、設計デ
ータ領域をレイヤー毎に複数のブロックに分割すると共
に各ブロック内の多角形設計データを台形データの集合
に分解し、各ブロックの境界線を基準に外側に所定幅の
マージンを設定して、該マージンの重なる領域にある図
形データをその領域を共有する全てのブロックに当該図
形データを処理対象として持たせて、データ記憶部に記
憶された各処理装置の各プロセッサの性能差や各ブロッ
ク内のデータ量を考慮して各ブロック毎の図形データを
各処理装置のプロセッサに振り分けて並列処理を行わせ
る。
ータ領域をレイヤー毎に複数のブロックに分割すると共
に各ブロック内の多角形設計データを台形データの集合
に分解し、各ブロックの境界線を基準に外側に所定幅の
マージンを設定して、該マージンの重なる領域にある図
形データをその領域を共有する全てのブロックに当該図
形データを処理対象として持たせて、データ記憶部に記
憶された各処理装置の各プロセッサの性能差や各ブロッ
ク内のデータ量を考慮して各ブロック毎の図形データを
各処理装置のプロセッサに振り分けて並列処理を行わせ
る。
【０００８】
【発明の実施の形態】次に本発明に係るネットワークに
よる並列処理システムの一実施例について図面を参照し
て説明する。図１はネットワークによる並列処理システ
ム構成例を示す説明図、図２は並列処理システム全体の
処理の流れを示すフローチャート、図３はＬＳＩチップ
領域のブロック分割例を示す説明図、図４は図３から各
ブロックを抜き出した説明図、図５は多角形図形データ
の台形データへの分解例を示す説明図、図６はブロック
内の図形データのライブラリ参照例を示す説明図、図７
〜図１０はマージンを持たないブロックとマージン付き
ブロックによる図形データのサイジング処理の結果を示
す比較説明図である。
よる並列処理システムの一実施例について図面を参照し
て説明する。図１はネットワークによる並列処理システ
ム構成例を示す説明図、図２は並列処理システム全体の
処理の流れを示すフローチャート、図３はＬＳＩチップ
領域のブロック分割例を示す説明図、図４は図３から各
ブロックを抜き出した説明図、図５は多角形図形データ
の台形データへの分解例を示す説明図、図６はブロック
内の図形データのライブラリ参照例を示す説明図、図７
〜図１０はマージンを持たないブロックとマージン付き
ブロックによる図形データのサイジング処理の結果を示
す比較説明図である。
【０００９】先ず、図１を参照してネットワークによる
並列処理システム構成例について説明する。本実施例は
クラスタ構成の疎結合システムについて説明する。図１
において、１は主処理装置としてのホスト計算機であ
り、複数の設計パターンをライブラリとしてファイルし
たり、処理プログラムが記憶されたデータ記憶部として
のメモリ２、設計データを内部データにフォーマット変
換して処理を行ったり、アプリケーションソフトを起動
させたりする処理部としての複数のプロセッサ３を装備
している。
並列処理システム構成例について説明する。本実施例は
クラスタ構成の疎結合システムについて説明する。図１
において、１は主処理装置としてのホスト計算機であ
り、複数の設計パターンをライブラリとしてファイルし
たり、処理プログラムが記憶されたデータ記憶部として
のメモリ２、設計データを内部データにフォーマット変
換して処理を行ったり、アプリケーションソフトを起動
させたりする処理部としての複数のプロセッサ３を装備
している。
【００１０】４，５は上記ホスト計算機１とデータ通信
回線６を介して接続された計算機であり、計算機４，５
はデータ記憶部としてのメモリ７，８及びホスト計算機
１からの指示された処理を行うプロセッサ９，１０をそ
れぞれ装備している。これらの計算機４，５は、ネット
ワークにより接続された既存のワークステーション，パ
ソコン等を処理装置として使用可能である。また計算機
４，５は、メモリ容量が異なっていたり、プロセッサの
数や処理性能等が異なっていてもよい。これらの特性
は、予めホスト計算機１のメモリ２に記憶されている。
回線６を介して接続された計算機であり、計算機４，５
はデータ記憶部としてのメモリ７，８及びホスト計算機
１からの指示された処理を行うプロセッサ９，１０をそ
れぞれ装備している。これらの計算機４，５は、ネット
ワークにより接続された既存のワークステーション，パ
ソコン等を処理装置として使用可能である。また計算機
４，５は、メモリ容量が異なっていたり、プロセッサの
数や処理性能等が異なっていてもよい。これらの特性
は、予めホスト計算機１のメモリ２に記憶されている。
【００１１】なお、本システムのアプリケーションは、
並列処理を実現するためのシステムの構成を特に制限す
るものではない。即ち、本実施例のように、処理装置と
してシングルプロセッサ機やマルチプロセッサ機のうち
いずれか或いは双方を使用してもよく、或いは１台のマ
ルチプロセッサ機による密結合のシステムや超並列機等
による構成であっても良い。また、システムに装備され
るＣＰＵの数は、サーバやハードによるもの以外は持た
なくてもよく、既存の装置構成によりシステムを構築で
きる。
並列処理を実現するためのシステムの構成を特に制限す
るものではない。即ち、本実施例のように、処理装置と
してシングルプロセッサ機やマルチプロセッサ機のうち
いずれか或いは双方を使用してもよく、或いは１台のマ
ルチプロセッサ機による密結合のシステムや超並列機等
による構成であっても良い。また、システムに装備され
るＣＰＵの数は、サーバやハードによるもの以外は持た
なくてもよく、既存の装置構成によりシステムを構築で
きる。
【００１２】次に上記システムによる設計データよりマ
スク製造データの変換処理を行う動作の流れを図２に示
すフローチャートを用いて説明する。ＬＳＩの設計パタ
ーンデータ（ＧＤＳ）は、一旦システム独自の内部フォ
ーマットデータにレイヤー単位に変換される。この内部
フォーマットデータは、後述するように、ＬＳＩの設計
領域をレイヤー毎に幾つかの小領域に分割し、分割され
た各小領域に図形データを分散して持つように構築され
ている。この小領域をブロックといい、１つの設計デー
タを構築する複数のレイヤーは、全て共通のブロックに
分割され、各ブロック単位でホスト計算機１より各計算
機４，５等の各プロセッサに振り分けられる。上記ブロ
ック内のデータは、ホスト計算機１より各計算機４，５
等に必要なブロックだけ転送またはコピーされて、各ブ
ロック単位で各プロセッサにより並列処理が行われる
（図１参照）。このとき、ホスト計算機１は、該ホスト
計算機１とネットワークに接続された各計算機４，５間
や各計算機４，５間のプロセッサ間に性能差があると
き、該プロセッサの性能差とブロックの図形データ数
（疎密）を考慮して、負荷の大きい（データ数の多い）
ブロックを高性能のプロセッサへ、負荷の小さいブロッ
クを比較的性能の低いプロセッサに自動的に振り分け
る。プロセッサの数よりブロックの数の方が多いとき
は、１ブロックの処理を終えたプロセッサに次のブロッ
クの処理が振り分けられ、全ブロックが変換処理される
まで以上の作業を繰り返す。これによって、並列処理の
高速化を実現するものである。そして、内部フォーマッ
トの複数のレイヤーはＯＲ処理が施され、やはり内部フ
ォーマットのマスク層が合成される。その際も処理はブ
ロック単位で複数のプロセッサに振り分けて行われる。
スク製造データの変換処理を行う動作の流れを図２に示
すフローチャートを用いて説明する。ＬＳＩの設計パタ
ーンデータ（ＧＤＳ）は、一旦システム独自の内部フォ
ーマットデータにレイヤー単位に変換される。この内部
フォーマットデータは、後述するように、ＬＳＩの設計
領域をレイヤー毎に幾つかの小領域に分割し、分割され
た各小領域に図形データを分散して持つように構築され
ている。この小領域をブロックといい、１つの設計デー
タを構築する複数のレイヤーは、全て共通のブロックに
分割され、各ブロック単位でホスト計算機１より各計算
機４，５等の各プロセッサに振り分けられる。上記ブロ
ック内のデータは、ホスト計算機１より各計算機４，５
等に必要なブロックだけ転送またはコピーされて、各ブ
ロック単位で各プロセッサにより並列処理が行われる
（図１参照）。このとき、ホスト計算機１は、該ホスト
計算機１とネットワークに接続された各計算機４，５間
や各計算機４，５間のプロセッサ間に性能差があると
き、該プロセッサの性能差とブロックの図形データ数
（疎密）を考慮して、負荷の大きい（データ数の多い）
ブロックを高性能のプロセッサへ、負荷の小さいブロッ
クを比較的性能の低いプロセッサに自動的に振り分け
る。プロセッサの数よりブロックの数の方が多いとき
は、１ブロックの処理を終えたプロセッサに次のブロッ
クの処理が振り分けられ、全ブロックが変換処理される
まで以上の作業を繰り返す。これによって、並列処理の
高速化を実現するものである。そして、内部フォーマッ
トの複数のレイヤーはＯＲ処理が施され、やはり内部フ
ォーマットのマスク層が合成される。その際も処理はブ
ロック単位で複数のプロセッサに振り分けて行われる。
【００１３】また、ホスト計算機１及び各計算機４，５
においては、上記フォーマット変換された内部フォーマ
ットデータ（マスク単位）を入力して、ブロック内の図
形データに対して図形間の論理処理、図形のサイジング
が行われ、処理結果を内部フォーマットへ個々に出力す
る。また設計規則の検証も内部フォーマットデータに対
して行われる。ここで、図形間の論理処理には、図形デ
ータに対してＡＮＤ，ＯＲ，ＮＯＴ等の処理を行うもの
が含まれ、図形のサイジングには図形を一定幅太らせた
り細らせたりする処理が含まれ、設計規則の検証は、例
えばサイジング等の処理を施した図形データに対して
「図形と図形との間が○○μｍ以下の部分をチェックせ
よ」という個々のコマンドに応じて行われ、図形データ
が切断されたり、交差（重なり）が生じていないか、或
いは鋭角のパターンが生じてないか等について検証を行
い、警告を発したりして報知する。
においては、上記フォーマット変換された内部フォーマ
ットデータ（マスク単位）を入力して、ブロック内の図
形データに対して図形間の論理処理、図形のサイジング
が行われ、処理結果を内部フォーマットへ個々に出力す
る。また設計規則の検証も内部フォーマットデータに対
して行われる。ここで、図形間の論理処理には、図形デ
ータに対してＡＮＤ，ＯＲ，ＮＯＴ等の処理を行うもの
が含まれ、図形のサイジングには図形を一定幅太らせた
り細らせたりする処理が含まれ、設計規則の検証は、例
えばサイジング等の処理を施した図形データに対して
「図形と図形との間が○○μｍ以下の部分をチェックせ
よ」という個々のコマンドに応じて行われ、図形データ
が切断されたり、交差（重なり）が生じていないか、或
いは鋭角のパターンが生じてないか等について検証を行
い、警告を発したりして報知する。
【００１４】本システムでは、ホスト計算機１及び各計
算機４，５において、マスク単位の内部フォーマットデ
ータに何らかの処理、例えば、図形間の論理処理、図形
のサイジング，設計規則の検証等を行うとき、ブロック
内の図形データ処理のため他の計算機におけるブロック
の処理状況や処理結果等の情報を全く必要としない。こ
のように、ブロックに分割されたデータが互いに独立で
あるため、各計算機において効率の良い並列処理が可能
となる。
算機４，５において、マスク単位の内部フォーマットデ
ータに何らかの処理、例えば、図形間の論理処理、図形
のサイジング，設計規則の検証等を行うとき、ブロック
内の図形データ処理のため他の計算機におけるブロック
の処理状況や処理結果等の情報を全く必要としない。こ
のように、ブロックに分割されたデータが互いに独立で
あるため、各計算機において効率の良い並列処理が可能
となる。
【００１５】次に上記ホスト計算機１や計算機４，５等
において上記マスク単位の内部フォーマットデータに対
する論理処理等が終わると、各プロセッサにより処理さ
れたマスク単位の内部フォーマットデータは、ブロック
どうしの図形間の重なり（具体的には後述するマージン
領域で重複する図形）を除去すべく論理処理（ＯＲ処
理）が施されて、マスク製造データが得られる。その際
も、処理はブロック単位でホスト計算機１や計算機４，
５等の各プロセッサに振り分けて行われる。このマスク
製造データは、１つのファイル内に単位マスクデータを
シーケンシャルに並べたもの（例えばＭＥＢＥＳ，ＪＥ
ＯＬ等）であっても、或いは複数のファイルによって構
成されたものであっても良い。
において上記マスク単位の内部フォーマットデータに対
する論理処理等が終わると、各プロセッサにより処理さ
れたマスク単位の内部フォーマットデータは、ブロック
どうしの図形間の重なり（具体的には後述するマージン
領域で重複する図形）を除去すべく論理処理（ＯＲ処
理）が施されて、マスク製造データが得られる。その際
も、処理はブロック単位でホスト計算機１や計算機４，
５等の各プロセッサに振り分けて行われる。このマスク
製造データは、１つのファイル内に単位マスクデータを
シーケンシャルに並べたもの（例えばＭＥＢＥＳ，ＪＥ
ＯＬ等）であっても、或いは複数のファイルによって構
成されたものであっても良い。
【００１６】次に、上記ホスト計算機１よりネットワー
クにより接続された計算機４，５等に並列処理を行わせ
るためのチップ領域のブロック分割方法について説明す
る。図３において、１１はＬＳＩのチップ領域を示すも
のであり、該チップ領域内に設計された回路パターンを
示す多角形図形データを含む領域をブロック境界線１２
により任意のブロックに分割する。各ブロック内に存在
する多角形図形データを幾つかの台形データに分解する
方法を図５に示す。図５は多角形のうち凹部となるコー
ナー部ｐ，ｑより水平線を引いて台形分解した場合を示
す。また、内部フォーマットでは、各ブロックが直接的
に持つ図形データ以外に、繰り返し参照できる図形パタ
ーンをライブラリに持つ。ライブラリは、１層のマスク
に対してグローバルで各ブロックからライブラリ参照デ
ータを参照できる。このブロック内の図形データのライ
ブラリ参照例を図６に示す。
クにより接続された計算機４，５等に並列処理を行わせ
るためのチップ領域のブロック分割方法について説明す
る。図３において、１１はＬＳＩのチップ領域を示すも
のであり、該チップ領域内に設計された回路パターンを
示す多角形図形データを含む領域をブロック境界線１２
により任意のブロックに分割する。各ブロック内に存在
する多角形図形データを幾つかの台形データに分解する
方法を図５に示す。図５は多角形のうち凹部となるコー
ナー部ｐ，ｑより水平線を引いて台形分解した場合を示
す。また、内部フォーマットでは、各ブロックが直接的
に持つ図形データ以外に、繰り返し参照できる図形パタ
ーンをライブラリに持つ。ライブラリは、１層のマスク
に対してグローバルで各ブロックからライブラリ参照デ
ータを参照できる。このブロック内の図形データのライ
ブラリ参照例を図６に示す。
【００１７】また、上記ブロック境界線１２により分割
された各ブロックには、他のブロックとのブロック境界
線１２より外側に一定幅のマージン境界線１３によるマ
ージンをとり、隣接するブロックどうしブロック境界線
１２の内外にオーバーラップ領域１４を形成させる。こ
のとき各ブロックに形成されるマージンの幅は、図形の
サイジング量の絶対値より大きい値に設定する。
された各ブロックには、他のブロックとのブロック境界
線１２より外側に一定幅のマージン境界線１３によるマ
ージンをとり、隣接するブロックどうしブロック境界線
１２の内外にオーバーラップ領域１４を形成させる。こ
のとき各ブロックに形成されるマージンの幅は、図形の
サイジング量の絶対値より大きい値に設定する。
【００１８】上記図３に示すブロック境界線１２により
分割されたマージン付きブロック〜を個々に抜き出
した状態を図４に示す。ブロック分割の際、１つの多角
形から分解された台形グループは、例えば多角形ｅのよ
うにマージンによるオーバーラップ領域１４を越えて複
数ブロックにまたがって分割される場合がある。上記オ
ーバーラップ領域にある台形データは、その領域を共有
する全てのブロックに図形データとして持たせて処理が
行われる。
分割されたマージン付きブロック〜を個々に抜き出
した状態を図４に示す。ブロック分割の際、１つの多角
形から分解された台形グループは、例えば多角形ｅのよ
うにマージンによるオーバーラップ領域１４を越えて複
数ブロックにまたがって分割される場合がある。上記オ
ーバーラップ領域にある台形データは、その領域を共有
する全てのブロックに図形データとして持たせて処理が
行われる。
【００１９】ここで、上記チップ領域のブロック分割に
おいて、分割されたブロックにマージンを持たせた場合
の効果について具体的に検証する。ブロック内の図形デ
ータに一例としてサイジング処理を施した場合、マージ
ンを持たないブロックの場合とマージン付きブロックの
場合の結果を比較して説明する。
おいて、分割されたブロックにマージンを持たせた場合
の効果について具体的に検証する。ブロック内の図形デ
ータに一例としてサイジング処理を施した場合、マージ
ンを持たないブロックの場合とマージン付きブロックの
場合の結果を比較して説明する。
【００２０】図７において、（ａ）のようにブロック境
界線１２により上下２個のマージンのないブロックに分
割された図形データＡ，Ｂをマイナスサイジング（一定
幅細らせる）すると、（ｂ）のように本来１つである図
形データＡ，Ｂが切断された状態になる。これを避ける
には、あるブロックの処理の際に隣接する全てのブロッ
クのデータを意識しなければならず、ブロックを独立に
扱い難くなる。
界線１２により上下２個のマージンのないブロックに分
割された図形データＡ，Ｂをマイナスサイジング（一定
幅細らせる）すると、（ｂ）のように本来１つである図
形データＡ，Ｂが切断された状態になる。これを避ける
には、あるブロックの処理の際に隣接する全てのブロッ
クのデータを意識しなければならず、ブロックを独立に
扱い難くなる。
【００２１】これに対し、図８において（ａ）に示すよ
うに、ブロック境界線１２により上下２個のブロックに
分割された各ブロックの外側にマージン境界線１３によ
るマージンを形成した場合には、前述したように、マー
ジンどうしのオーバーラップ領域にある台形データは、
その領域を共有する全てのブロックに図形データとして
持たせて処理が行われる。よって、上下２個のマージン
付きブロックそれぞれに同様の図形データＡ，Ｂを持た
せて処理が行われる。次に、（ｂ）に示すようにマイナ
スサイジングを行った後、（ｃ）に示すように上下ブロ
ックどうしをブロック境界線１２により接合すると、図
形データＡ，Ｂを切断することなく図形データ全体のマ
イナスサイジングが行われる。なお、図形データＡ，Ｂ
を合成した結果、台形データは当初の２個から３個にな
る。従って、マージン付きブロックを用いると、ブロッ
クを独立に扱っても不具合なく図形処理を行うことが可
能になる。
うに、ブロック境界線１２により上下２個のブロックに
分割された各ブロックの外側にマージン境界線１３によ
るマージンを形成した場合には、前述したように、マー
ジンどうしのオーバーラップ領域にある台形データは、
その領域を共有する全てのブロックに図形データとして
持たせて処理が行われる。よって、上下２個のマージン
付きブロックそれぞれに同様の図形データＡ，Ｂを持た
せて処理が行われる。次に、（ｂ）に示すようにマイナ
スサイジングを行った後、（ｃ）に示すように上下ブロ
ックどうしをブロック境界線１２により接合すると、図
形データＡ，Ｂを切断することなく図形データ全体のマ
イナスサイジングが行われる。なお、図形データＡ，Ｂ
を合成した結果、台形データは当初の２個から３個にな
る。従って、マージン付きブロックを用いると、ブロッ
クを独立に扱っても不具合なく図形処理を行うことが可
能になる。
【００２２】次に、図９において、（ａ）のようにブロ
ック境界線１２により左右２個のマージンのないブロッ
クに分割された図形データＣ，Ｄをプラスサイジング
（一定幅太らせる）すると、（ｂ）のように本来離れて
いる図形データＣ，Ｄが交差（重なり合う）してしまっ
た場合、検証のとき「図形が交差している」旨の警告を
発する対象となる。しかしながら、ブロックを独立して
扱う場合には、複数ブロック間でのそれぞれが持つ図形
データ間の交差は確認できない。よって、あるブロック
の検証を行うためには、隣接する全てのブロックのデー
タを参照する必要があるため、処理が複雑で時間がかか
る。
ック境界線１２により左右２個のマージンのないブロッ
クに分割された図形データＣ，Ｄをプラスサイジング
（一定幅太らせる）すると、（ｂ）のように本来離れて
いる図形データＣ，Ｄが交差（重なり合う）してしまっ
た場合、検証のとき「図形が交差している」旨の警告を
発する対象となる。しかしながら、ブロックを独立して
扱う場合には、複数ブロック間でのそれぞれが持つ図形
データ間の交差は確認できない。よって、あるブロック
の検証を行うためには、隣接する全てのブロックのデー
タを参照する必要があるため、処理が複雑で時間がかか
る。
【００２３】これに対し、図１０において（ａ）に示す
ように、ブロック境界線１２により左右２個のブロック
に分割された各ブロックの外側にマージン境界線１３に
よるマージンを形成した場合には、前述したように、マ
ージンどうしのオーバーラップ領域にある台形データ
は、その領域を共有する全てのブロックに図形データと
して持たせて処理が行われる。よって、左右２個のマー
ジン付きブロックそれぞれに同様の図形データＣ，Ｄを
持たせて処理が行われる。
ように、ブロック境界線１２により左右２個のブロック
に分割された各ブロックの外側にマージン境界線１３に
よるマージンを形成した場合には、前述したように、マ
ージンどうしのオーバーラップ領域にある台形データ
は、その領域を共有する全てのブロックに図形データと
して持たせて処理が行われる。よって、左右２個のマー
ジン付きブロックそれぞれに同様の図形データＣ，Ｄを
持たせて処理が行われる。
【００２４】次に、（ｂ）に示すようにプラスサイジン
グを行うと、各ブロックにおいて、図形データＣ，Ｄの
交差が生じたことが確認できる。従って、並列処理を行
う各計算機において、設計規則の検証を行って適正な図
形処理を行うことができるため、並列処理の高速化に寄
与することが可能となる。
グを行うと、各ブロックにおいて、図形データＣ，Ｄの
交差が生じたことが確認できる。従って、並列処理を行
う各計算機において、設計規則の検証を行って適正な図
形処理を行うことができるため、並列処理の高速化に寄
与することが可能となる。
【００２５】このように、チップ領域の図形データをブ
ロック分割する際にマージン付きのブロックに分割し
て、図形データの並列処理を行うことで、処理の効率化
を図り、並列処理の高速化に寄与することが可能とな
る。
ロック分割する際にマージン付きのブロックに分割し
て、図形データの並列処理を行うことで、処理の効率化
を図り、並列処理の高速化に寄与することが可能とな
る。
【００２６】以上、本発明の好適な実施例について種々
述べてきたが、本発明は上述の実施例に限定されるので
はなく、発明の精神を逸脱しない範囲で多くの改変を施
し得るのはもちろんである。
述べてきたが、本発明は上述の実施例に限定されるので
はなく、発明の精神を逸脱しない範囲で多くの改変を施
し得るのはもちろんである。
【００２７】
【発明の効果】本発明は前述したように、主処理装置
は、設計データ領域を複数のブロックに分割すると共
に、データ記憶部に記憶された各処理装置の各プロセッ
サの性能差や各ブロック内のデータ量を考慮して各ブロ
ック毎のデータを各処理装置のプロセッサに振り分けて
並列処理を行わせる。従って、設計データのマスク製造
データへの変換処理の高速化を図ると共に、既存の設備
を有効利用して設計コストの低減を図ったネットワーク
による並列処理システムを提供することができる。
は、設計データ領域を複数のブロックに分割すると共
に、データ記憶部に記憶された各処理装置の各プロセッ
サの性能差や各ブロック内のデータ量を考慮して各ブロ
ック毎のデータを各処理装置のプロセッサに振り分けて
並列処理を行わせる。従って、設計データのマスク製造
データへの変換処理の高速化を図ると共に、既存の設備
を有効利用して設計コストの低減を図ったネットワーク
による並列処理システムを提供することができる。
【００２８】また、チップ領域の図形データをブロック
分割する際にマージン付きのブロックに分割して、図形
データの並列処理を行うことで、処理の効率化を図り、
並列処理の高速化に寄与することが可能となる。
分割する際にマージン付きのブロックに分割して、図形
データの並列処理を行うことで、処理の効率化を図り、
並列処理の高速化に寄与することが可能となる。
【図１】ネットワークによる並列処理システム構成例を
示す説明図である。
示す説明図である。
【図２】並列処理システム全体の処理の流れを示すフロ
ーチャートである。
ーチャートである。
【図３】ＬＳＩチップ領域のブロック分割例を示す説明
図である。
図である。
【図４】図３のチップ領域から各ブロックを抜き出した
説明図である。
説明図である。
【図５】多角形図形データの台形データへの分解例を示
す説明図である。
す説明図である。
【図６】ブロック内の図形データのライブラリ参照例を
示す説明図である。
示す説明図である。
【図７】マージンを持たないブロックの図形データのマ
イナスサイジングの結果を示す説明図である。
イナスサイジングの結果を示す説明図である。
【図８】マージン付きブロックの図形データのマイナス
サイジングの結果を示す説明図である。
サイジングの結果を示す説明図である。
【図９】マージンを持たないブロックの図形データのプ
ラスサイジングの結果を示す説明図である。
ラスサイジングの結果を示す説明図である。
【図１０】マージン付きブロックの図形データのプラス
サイジングの結果を示す説明図である。
サイジングの結果を示す説明図である。
１ ホスト計算機 ２，７，８ メモリ ３，９，１０ プロセッサ ４，５ 計算機 ６ データ通信回線 １１ ＬＳＩのチップ領域 １２ ブロック境界線 １３ マージン境界線 １４ オーバーラップ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/30 ５４１Ｍ 21/82 Ｃ (72)発明者 望月 清貴 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 芥川 哲 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石原 靖文 東京都港区海岸３丁目９番15号 日本エ ヌ・ユー・エス株式会社内
Claims (2)
- 【請求項１】 主処理装置とネットワークで接続された
複数の処理装置による並列処理により、設計データを加
工してマスク製造データに変換処理するネットワークに
よる並列処理システムにおいて、 前記主処理装置及びこれにネットワークで接続される各
処理装置は、 前記設計データを内部データにフォーマット変換して処
理を行うプロセッサと、 複数の設計パターン、処理プログラム、ネットワーク下
の並列処理対象処理装置及びこれらの持つ各プロセッサ
に関するデータなどが記憶されたデータ記憶部と、を備
え、 前記主処理装置は、設計データ領域を複数のブロックに
分割すると共に、 各ブロックの境界線を基準に外側に所定幅のマージンを
設定して、マージンの重なる領域にある図形データをそ
の領域を共有する全てのブロックに当該図形データを処
理対象として持たせ、 前記データ記憶部に記憶された各処理装置の各プロセッ
サの性能差や各ブロック内のデータ量を考慮して各ブロ
ック毎のデータを各処理装置のプロセッサに振り分けて
並列処理を行わせることを特徴とするネットワークによ
る並列処理システム。 - 【請求項２】 前記ブロックの境界線より外側に設けた
マージンの幅は、ブロック内の図形を太らせたり細らせ
たりする変位量の絶対値より大きい値に設定することを
特徴とする請求項１記載のネットワークによる並列処理
システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29490796A JPH09319788A (ja) | 1996-03-29 | 1996-11-07 | ネットワークによる並列処理システム |
| US08/828,166 US5936642A (en) | 1996-03-29 | 1997-03-27 | Parallel graphic processing system using a network |
| KR1019970011152A KR100491773B1 (ko) | 1996-03-29 | 1997-03-28 | 그래픽처리시스템 |
| US09/316,391 US6008822A (en) | 1996-03-19 | 1999-05-21 | Parallel graphic processing system using a network |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7693996 | 1996-03-29 | ||
| JP8-76939 | 1996-03-29 | ||
| JP29490796A JPH09319788A (ja) | 1996-03-29 | 1996-11-07 | ネットワークによる並列処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09319788A true JPH09319788A (ja) | 1997-12-12 |
Family
ID=26418050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29490796A Pending JPH09319788A (ja) | 1996-03-19 | 1996-11-07 | ネットワークによる並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09319788A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215618A (ja) * | 2004-02-02 | 2005-08-11 | Semiconductor Leading Edge Technologies Inc | データ処理方法及びデータ処理装置 |
| JP2005346470A (ja) * | 2004-06-03 | 2005-12-15 | Canon Inc | 並列処理方法、並列処理装置 |
| US7023452B2 (en) | 2001-02-22 | 2006-04-04 | Fujitsu Limited | Image generation system, image generating method, and storage medium storing image generation program |
| US7170553B2 (en) | 2001-04-26 | 2007-01-30 | Sharp Kabushiki Kaisha | Image processing apparatus, image processing method and portable imaging apparatus |
| JP2008124742A (ja) * | 2006-11-10 | 2008-05-29 | Sony Corp | 画像処理装置、画像処理方法、およびプログラム |
| JP2011118779A (ja) * | 2009-12-04 | 2011-06-16 | Canon Inc | 画像処理装置及びその制御方法 |
| US8270659B2 (en) | 2005-12-28 | 2012-09-18 | Sony Corporation | Speaker system and video display |
| JP2014035568A (ja) * | 2012-08-07 | 2014-02-24 | Renesas Electronics Corp | マスク設計装置およびマスク設計方法 |
-
1996
- 1996-11-07 JP JP29490796A patent/JPH09319788A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023452B2 (en) | 2001-02-22 | 2006-04-04 | Fujitsu Limited | Image generation system, image generating method, and storage medium storing image generation program |
| US7170553B2 (en) | 2001-04-26 | 2007-01-30 | Sharp Kabushiki Kaisha | Image processing apparatus, image processing method and portable imaging apparatus |
| JP2005215618A (ja) * | 2004-02-02 | 2005-08-11 | Semiconductor Leading Edge Technologies Inc | データ処理方法及びデータ処理装置 |
| JP2005346470A (ja) * | 2004-06-03 | 2005-12-15 | Canon Inc | 並列処理方法、並列処理装置 |
| US8270659B2 (en) | 2005-12-28 | 2012-09-18 | Sony Corporation | Speaker system and video display |
| JP2008124742A (ja) * | 2006-11-10 | 2008-05-29 | Sony Corp | 画像処理装置、画像処理方法、およびプログラム |
| JP2011118779A (ja) * | 2009-12-04 | 2011-06-16 | Canon Inc | 画像処理装置及びその制御方法 |
| JP2014035568A (ja) * | 2012-08-07 | 2014-02-24 | Renesas Electronics Corp | マスク設計装置およびマスク設計方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030415 |