JPH09320279A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320279A JPH09320279A JP8140143A JP14014396A JPH09320279A JP H09320279 A JPH09320279 A JP H09320279A JP 8140143 A JP8140143 A JP 8140143A JP 14014396 A JP14014396 A JP 14014396A JP H09320279 A JPH09320279 A JP H09320279A
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- transistor
- sense amplifier
- semiconductor memory
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Abstract
(57)【要約】
【課題】 動作周波数等の途中切換えが可能な半導体メ
モリにおいて、各周波数モードに応じて消費電力を極力
抑えながらデータを確実にセンシングする。 【解決手段】 メモリセルアレイ２２のビット線ＢＬ1
〜ＢＬｍに複数の増幅段ＡＳ1 〜ＳＡｎを並列に接続さ
せて構成され、各段の各電源端子（例えば、インバータ
ＩＮＶ11〜ＩＮＶ1nの各電源端子）と電源２８，３０と
の間に、通電用トランジスタＭＮ31〜ＭＮ3n，ＭＮ41〜
ＭＮ4nが接続されたセンスアンプ２４と、その通電用ト
ランジスタの各ゲートに対し増幅段起動信号φSE1 〜φ
SEn を選択的に印加し、これを非導通状態から導通状態
に遷移させるアンプ能力切換手段２６とを有する。これ
により、例えば各周波数モードでのセンシングに必要な
数だけ、増幅段ＡＳ1 〜ＳＡｎを起動できる。
モリにおいて、各周波数モードに応じて消費電力を極力
抑えながらデータを確実にセンシングする。 【解決手段】 メモリセルアレイ２２のビット線ＢＬ1
〜ＢＬｍに複数の増幅段ＡＳ1 〜ＳＡｎを並列に接続さ
せて構成され、各段の各電源端子（例えば、インバータ
ＩＮＶ11〜ＩＮＶ1nの各電源端子）と電源２８，３０と
の間に、通電用トランジスタＭＮ31〜ＭＮ3n，ＭＮ41〜
ＭＮ4nが接続されたセンスアンプ２４と、その通電用ト
ランジスタの各ゲートに対し増幅段起動信号φSE1 〜φ
SEn を選択的に印加し、これを非導通状態から導通状態
に遷移させるアンプ能力切換手段２６とを有する。これ
により、例えば各周波数モードでのセンシングに必要な
数だけ、増幅段ＡＳ1 〜ＳＡｎを起動できる。
Description
【０００１】
【発明の属する技術分野】本発明は、動作周波数などに
応じて、内蔵センスアンプの能力を段階的に変更できる
半導体記憶装置に関する。
応じて、内蔵センスアンプの能力を段階的に変更できる
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭ，ＤＲＡＭなどの半導体
メモリには、そのメモリセルアレイのビット線に接続さ
れたセンスアンプが内蔵されている。図４には、この従
来の半導体メモリに内蔵されたセンスアンプの一例を示
す。図中、符号２は、メモリセルアレイを示し、このメ
モリセルアレイ２のビット線ＢＬ1 〜ＢＬｍは、それぞ
れ不図示の各メモリセルに接続されている。また、ビッ
ト線ＢＬ1 〜ＢＬｍの途中には、ゲートに印加されるセ
レクト信号φBL1 〜φBLm によりビット線ＢＬ1 〜ＢＬ
ｍの何れかを選択するためのビット線選択用トランジス
タＴＲ1 〜ＴＲｍが接続されている。
メモリには、そのメモリセルアレイのビット線に接続さ
れたセンスアンプが内蔵されている。図４には、この従
来の半導体メモリに内蔵されたセンスアンプの一例を示
す。図中、符号２は、メモリセルアレイを示し、このメ
モリセルアレイ２のビット線ＢＬ1 〜ＢＬｍは、それぞ
れ不図示の各メモリセルに接続されている。また、ビッ
ト線ＢＬ1 〜ＢＬｍの途中には、ゲートに印加されるセ
レクト信号φBL1 〜φBLm によりビット線ＢＬ1 〜ＢＬ
ｍの何れかを選択するためのビット線選択用トランジス
タＴＲ1 〜ＴＲｍが接続されている。
【０００３】このビット線ＢＬ1 〜ＢＬｍには、クロッ
クドＣＭＯＳインバータによるシングルエンディッド型
のセンスアンプ４が接続されている。すなわち、ｐＭＯ
ＳトランジスタＭＮ1 とｎＭＯＳトランジスタＭＮ2 と
から構成されるインバータ６が、電源電圧Ｖddを供給す
る電源電圧供給線８と接地点１０との間に、ｐＭＯＳト
ランジスタＭＮ3 とｎＭＯＳトランジスタＭＮ4 とに挟
まれたかたちで接続されている。この接地点１０側のｎ
ＭＯＳトランジスタＭＮ4 は、そのゲートにクロック信
号φSEが入力可能に接続され、これを反転したクロック
信号φ SEbが、もう一方の電源電圧供給線８側のｐＭＯ
ＳトランジスタＭＮ3 のゲートに入力可能に接続されて
いる。
クドＣＭＯＳインバータによるシングルエンディッド型
のセンスアンプ４が接続されている。すなわち、ｐＭＯ
ＳトランジスタＭＮ1 とｎＭＯＳトランジスタＭＮ2 と
から構成されるインバータ６が、電源電圧Ｖddを供給す
る電源電圧供給線８と接地点１０との間に、ｐＭＯＳト
ランジスタＭＮ3 とｎＭＯＳトランジスタＭＮ4 とに挟
まれたかたちで接続されている。この接地点１０側のｎ
ＭＯＳトランジスタＭＮ4 は、そのゲートにクロック信
号φSEが入力可能に接続され、これを反転したクロック
信号φ SEbが、もう一方の電源電圧供給線８側のｐＭＯ
ＳトランジスタＭＮ3 のゲートに入力可能に接続されて
いる。
【０００４】また、インバータ６の入力と出力との間に
は、ゲートに印加される反転クロック信号φ SEbに応じ
てインバータ６の入出力を短絡するスルー制御用のｎＭ
ＯＳトランジスタＭＮ5 が接続されている。
は、ゲートに印加される反転クロック信号φ SEbに応じ
てインバータ６の入出力を短絡するスルー制御用のｎＭ
ＯＳトランジスタＭＮ5 が接続されている。
【０００５】データ読出し動作の前には、クロック信号
φSEがローレベルをとり、反転クロック信号φ SEbがハ
イレベルを維持している。したがって、インバータ６が
電源（電源電圧供給線８および接地点１０）から切り離
され、その入力と出力とがイコライズされている。デー
タ読出しが開始されると、クロック信号φSEがハイレベ
ルになり、反転クロック信号φ SEbがローレベルにな
り、インバータ６が起動されてセンシング動作が開始さ
れる。
φSEがローレベルをとり、反転クロック信号φ SEbがハ
イレベルを維持している。したがって、インバータ６が
電源（電源電圧供給線８および接地点１０）から切り離
され、その入力と出力とがイコライズされている。デー
タ読出しが開始されると、クロック信号φSEがハイレベ
ルになり、反転クロック信号φ SEbがローレベルにな
り、インバータ６が起動されてセンシング動作が開始さ
れる。
【０００６】このような構成のセンスアンプ４において
は、そのセンシング能力はクロックドＣＭＯＳインバー
タを何段、並列接続させるかで決まる。したがって、こ
れを何段構成にするかは、当該半導体メモリ設計の際
に、その動作速度仕様に応じて予め設定される。
は、そのセンシング能力はクロックドＣＭＯＳインバー
タを何段、並列接続させるかで決まる。したがって、こ
れを何段構成にするかは、当該半導体メモリ設計の際
に、その動作速度仕様に応じて予め設定される。
【０００７】
【発明が解決しようとする課題】最近では、半導体メモ
リの動作周波数を途中で切り換えることが頻繁に行われ
るようになってきた。したがって、この従来の構成のセ
ンスアンプ４を有する半導体メモリでは、センスアンプ
４のセンシング能力がデータの読出速度に最初はつりあ
っていても、動作周波数を切り換えると、両者が整合し
なくなる場合があるといった新たな課題が生じてきた。
リの動作周波数を途中で切り換えることが頻繁に行われ
るようになってきた。したがって、この従来の構成のセ
ンスアンプ４を有する半導体メモリでは、センスアンプ
４のセンシング能力がデータの読出速度に最初はつりあ
っていても、動作周波数を切り換えると、両者が整合し
なくなる場合があるといった新たな課題が生じてきた。
【０００８】たとえば、動作周波数の切り替えにより、
データ読出速度がセンシング能力を越えると、センスア
ンプ４から所定のハイレベル或いはローレベルのデータ
読出信号が出力されないうちに、メモリセルアレイ２側
が次のデータ読出サイクルに移行し、これが誤動作の要
因となる場合があった。かといって、最初から、例えば
１００ＭＨｚといった最高動作周波数に合わせてセンス
アンプ４の能力を決めたのでは、例えば５ＭＨｚや１０
ＭＨｚといった低周波数で比較的にゆっくりとデータが
読み出される際には、センスアンプ４の能力がオーバス
ペックで無駄な電力が消費されることとなり、消費電力
低減の面で好ましくない。
データ読出速度がセンシング能力を越えると、センスア
ンプ４から所定のハイレベル或いはローレベルのデータ
読出信号が出力されないうちに、メモリセルアレイ２側
が次のデータ読出サイクルに移行し、これが誤動作の要
因となる場合があった。かといって、最初から、例えば
１００ＭＨｚといった最高動作周波数に合わせてセンス
アンプ４の能力を決めたのでは、例えば５ＭＨｚや１０
ＭＨｚといった低周波数で比較的にゆっくりとデータが
読み出される際には、センスアンプ４の能力がオーバス
ペックで無駄な電力が消費されることとなり、消費電力
低減の面で好ましくない。
【０００９】本発明は、このような実情に鑑みてなさ
れ、動作周波数が複数のレベルに切り換えられる場合に
おいても、消費電力を極力抑えながらデータを確実にセ
ンシングできるセンスアンプを有する半導体記憶装置を
提供することを目的とする。
れ、動作周波数が複数のレベルに切り換えられる場合に
おいても、消費電力を極力抑えながらデータを確実にセ
ンシングできるセンスアンプを有する半導体記憶装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、例えば動作周波数等に応じて、内蔵セ
ンスアンプを構成する増幅段の使用数を任意に変更でき
るようにした。すなわち、本半導体記憶装置には、メモ
リセルアレイのビット線に互いに並列に接続された複数
の増幅段から構成され、この複数の増幅段それぞれに
は、その各電源端子と電源との間に通電用トランジスタ
が接続されたセンスアンプと、前記複数の通電用トラン
ジスタのゲートに接続され、各ゲートに対し、使用する
増幅段の数（具体的には、動作周波数）に応じて増幅段
起動信号を選択的に印加させ、増幅段起動信号を印加し
た通電用トランジスタを非導通状態から導通状態に遷移
させるアンプ能力切換手段とを有することを特徴とす
る。
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、例えば動作周波数等に応じて、内蔵セ
ンスアンプを構成する増幅段の使用数を任意に変更でき
るようにした。すなわち、本半導体記憶装置には、メモ
リセルアレイのビット線に互いに並列に接続された複数
の増幅段から構成され、この複数の増幅段それぞれに
は、その各電源端子と電源との間に通電用トランジスタ
が接続されたセンスアンプと、前記複数の通電用トラン
ジスタのゲートに接続され、各ゲートに対し、使用する
増幅段の数（具体的には、動作周波数）に応じて増幅段
起動信号を選択的に印加させ、増幅段起動信号を印加し
た通電用トランジスタを非導通状態から導通状態に遷移
させるアンプ能力切換手段とを有することを特徴とす
る。
【００１１】具体的には、センスアンプの各増幅段は、
単一のインバータにより構成させてもよいし、また、２
つのインバータを互いに逆向きに接続させることよって
も構成できる。
単一のインバータにより構成させてもよいし、また、２
つのインバータを互いに逆向きに接続させることよって
も構成できる。
【００１２】また、インバータを構成する互いに逆導電
型チャネルの各トランジスタに対し、それぞれ同じ導電
型の通電用トランジスタを併設させると、インバータ動
作がスムーズで好ましい。なぜなら、インバータの正電
源側には電荷のチャージを速やかに行うためｐチャネル
型が用いられ、基準電源（例えば、接地）側には電荷の
引き抜きが速やかなｎチャネル型が用いられることが多
いが、これらの動作を妨げないためには、併設させる通
電用トランジスタにも同じ導電型を用いるべきだからで
ある。
型チャネルの各トランジスタに対し、それぞれ同じ導電
型の通電用トランジスタを併設させると、インバータ動
作がスムーズで好ましい。なぜなら、インバータの正電
源側には電荷のチャージを速やかに行うためｐチャネル
型が用いられ、基準電源（例えば、接地）側には電荷の
引き抜きが速やかなｎチャネル型が用いられることが多
いが、これらの動作を妨げないためには、併設させる通
電用トランジスタにも同じ導電型を用いるべきだからで
ある。
【００１３】
【発明の実施の形態】以下、本発明に係わる半導体記憶
装置を、図面にもとづいて詳細に説明する。図１は、本
実施形態に係わる半導体メモリにおいて、センスアンプ
を中心とした要部をを示す回路図である。この半導体メ
モリ２０には、メモリセルアレイ２２と、複数の増幅段
から構成されたセンスアンプ２４と、このセンスアンプ
２４の増幅段の使用数を変更するためのアンプ能力切換
手段（デコーダ２６）とを有している。
装置を、図面にもとづいて詳細に説明する。図１は、本
実施形態に係わる半導体メモリにおいて、センスアンプ
を中心とした要部をを示す回路図である。この半導体メ
モリ２０には、メモリセルアレイ２２と、複数の増幅段
から構成されたセンスアンプ２４と、このセンスアンプ
２４の増幅段の使用数を変更するためのアンプ能力切換
手段（デコーダ２６）とを有している。
【００１４】メモリセルアレイ２２は、図４の従来と同
様に構成されている。すなわち、メモリセルアレイ２２
のビット線ＢＬ1 〜ＢＬｍは、それぞれ不図示の各メモ
リセルに接続され、ビット線ＢＬ1 〜ＢＬｍの途中に
は、ゲートに印加されるセレクト信号φBL1 〜φBLm に
よりビット線ＢＬ1 〜ＢＬｍの何れかを選択するための
ビット線選択用トランジスタＴＲ1 〜ＴＲｍが接続され
ている。
様に構成されている。すなわち、メモリセルアレイ２２
のビット線ＢＬ1 〜ＢＬｍは、それぞれ不図示の各メモ
リセルに接続され、ビット線ＢＬ1 〜ＢＬｍの途中に
は、ゲートに印加されるセレクト信号φBL1 〜φBLm に
よりビット線ＢＬ1 〜ＢＬｍの何れかを選択するための
ビット線選択用トランジスタＴＲ1 〜ＴＲｍが接続され
ている。
【００１５】センスアンプ２４は、このビット線ＢＬ1
〜ＢＬｍに、増幅段ＳＡ1 〜ＳＡｎをｎ個並列に接続さ
せて構成されている。ここで、ｎは２以上の任意の整数
である。各増幅段ＳＡ1 〜ＳＡｎには、ｐＭＯＳトラン
ジスタＭＮ1iとｎＭＯＳトランジスタＭＮ2iとから構成
されるインバータＩＮＶ1i（以下、ｉ＝１，２，…，
ｎ）が、電源電圧Ｖddを供給する電源電圧供給線２８と
接地点３０との間に、通電用のｐＭＯＳトランジスタＭ
Ｎ3iとｎＭＯＳトランジスタＭＮ4iとに挟まれたかたち
で接続されている。また、通電用のｎＭＯＳトランジス
タＭＮ4iのゲートには、クロック信号反転用のインバー
タＩＮＶ2iが接続されている。
〜ＢＬｍに、増幅段ＳＡ1 〜ＳＡｎをｎ個並列に接続さ
せて構成されている。ここで、ｎは２以上の任意の整数
である。各増幅段ＳＡ1 〜ＳＡｎには、ｐＭＯＳトラン
ジスタＭＮ1iとｎＭＯＳトランジスタＭＮ2iとから構成
されるインバータＩＮＶ1i（以下、ｉ＝１，２，…，
ｎ）が、電源電圧Ｖddを供給する電源電圧供給線２８と
接地点３０との間に、通電用のｐＭＯＳトランジスタＭ
Ｎ3iとｎＭＯＳトランジスタＭＮ4iとに挟まれたかたち
で接続されている。また、通電用のｎＭＯＳトランジス
タＭＮ4iのゲートには、クロック信号反転用のインバー
タＩＮＶ2iが接続されている。
【００１６】さらに、このセンスアンプ２４において
も、従来と同様に、初段のインバータＩＮＶ11の入力と
最終段のインバータＩＮＶ1nの出力との間には、これを
ゲートに印加されるクロック信号φ SE0に応じて短絡す
るスルー制御用のｎＭＯＳトランジスタＭＮ5 が接続さ
れている。このクロック信号φ SE0は、データ読出動作
に先立ってセンスアンプの入出力を短絡しプリセットす
る際に、或いはビット線ＢＬ1 〜ＢＬｍの電圧変化が増
幅する必要がないくらい大きく、動作周波数が遅く、当
該センスアンプ２４およびデコーダ２６を起動させる必
要がない低速データ読出時に、外部から与えられる信号
である。
も、従来と同様に、初段のインバータＩＮＶ11の入力と
最終段のインバータＩＮＶ1nの出力との間には、これを
ゲートに印加されるクロック信号φ SE0に応じて短絡す
るスルー制御用のｎＭＯＳトランジスタＭＮ5 が接続さ
れている。このクロック信号φ SE0は、データ読出動作
に先立ってセンスアンプの入出力を短絡しプリセットす
る際に、或いはビット線ＢＬ1 〜ＢＬｍの電圧変化が増
幅する必要がないくらい大きく、動作周波数が遅く、当
該センスアンプ２４およびデコーダ２６を起動させる必
要がない低速データ読出時に、外部から与えられる信号
である。
【００１７】デコーダ２６には、制御信号Ｃ1 ，Ｃ2 ，
…が入力可能に接続され、ｎ個の出力を有し、その各出
力が、それぞれセンスアンプ２４の各増幅段のｐＭＯＳ
トランジスタＭＮ3iのゲートに接続され、また、上記ク
ロック信号反転用のインバータＩＮＶ2iを介して、各増
幅段のｎＭＯＳトランジスタＭＮ4iのゲートに接続され
ている。そして、この各出力からは、増幅段起動信号
（クロック信号φSE1 〜φSEn ）が、対応するセンスア
ンプの各増幅段を起動するために供給される。
…が入力可能に接続され、ｎ個の出力を有し、その各出
力が、それぞれセンスアンプ２４の各増幅段のｐＭＯＳ
トランジスタＭＮ3iのゲートに接続され、また、上記ク
ロック信号反転用のインバータＩＮＶ2iを介して、各増
幅段のｎＭＯＳトランジスタＭＮ4iのゲートに接続され
ている。そして、この各出力からは、増幅段起動信号
（クロック信号φSE1 〜φSEn ）が、対応するセンスア
ンプの各増幅段を起動するために供給される。
【００１８】つぎに、このように構成された半導体メモ
リ２０のデータ読出動作について、図２，３の各信号の
タイミングチャートを参照しながら説明する。ここで、
図２は、動作周波数が比較的に低い場合、図３は動作周
波数が比較的に高い場合である。
リ２０のデータ読出動作について、図２，３の各信号の
タイミングチャートを参照しながら説明する。ここで、
図２は、動作周波数が比較的に低い場合、図３は動作周
波数が比較的に高い場合である。
【００１９】データ読出し動作の前は、特に図示しない
が、デコーダ２６からのクロック信号φSE1 〜φ
SEn （増幅段起動信号）、及びスルー制御用トランジス
タＭＮ5 のゲートに印加されているクロック信号φSE0
の何れもがハイレベルを維持している。したがって、各
クロック信号φSE1 〜φSEn により、センスアンプ２４
の各増幅段ＳＡ1 〜ＳＡｎのインバータＩＮＶ1iが電源
（電源電圧供給線２８および接地点３０）とから切り離
され、その入力と出力とがイコライズされている。ま
た、セレクト信号φBL1 〜φBLm が出力されていないの
で、全てのビット線ＢＬ1 〜ＢＬｍがセンスアンプ２４
と切り離され、その出力には信号が現れない。
が、デコーダ２６からのクロック信号φSE1 〜φ
SEn （増幅段起動信号）、及びスルー制御用トランジス
タＭＮ5 のゲートに印加されているクロック信号φSE0
の何れもがハイレベルを維持している。したがって、各
クロック信号φSE1 〜φSEn により、センスアンプ２４
の各増幅段ＳＡ1 〜ＳＡｎのインバータＩＮＶ1iが電源
（電源電圧供給線２８および接地点３０）とから切り離
され、その入力と出力とがイコライズされている。ま
た、セレクト信号φBL1 〜φBLm が出力されていないの
で、全てのビット線ＢＬ1 〜ＢＬｍがセンスアンプ２４
と切り離され、その出力には信号が現れない。
【００２０】データ読出しが開始されると、まず、制御
信号Ｃ1 ，Ｃ2 ，…を受けてデコーダ２６が起動し、こ
の制御信号Ｃ1 ，Ｃ2 ，…がデコードされた結果、入力
された制御信号Ｃ1 ，Ｃ2 ，…に応じて予め決められた
数のクロック信号φSE1 〜φ SEn が、デコーダ２６から
出力される。また、このデコーダ２６からのクロック信
号と同期したクロック信号φSE0 が、センスアンプ２４
の入出力短絡路に接続されたスルー制御用トランジスタ
ＭＮ5 のゲートに印加される。これらのクロック信号φ
SE0 ，φSE1 〜φSEn は、図２，３に示すように、動作
周波数に応じて異なる周期を有している。
信号Ｃ1 ，Ｃ2 ，…を受けてデコーダ２６が起動し、こ
の制御信号Ｃ1 ，Ｃ2 ，…がデコードされた結果、入力
された制御信号Ｃ1 ，Ｃ2 ，…に応じて予め決められた
数のクロック信号φSE1 〜φ SEn が、デコーダ２６から
出力される。また、このデコーダ２６からのクロック信
号と同期したクロック信号φSE0 が、センスアンプ２４
の入出力短絡路に接続されたスルー制御用トランジスタ
ＭＮ5 のゲートに印加される。これらのクロック信号φ
SE0 ，φSE1 〜φSEn は、図２，３に示すように、動作
周波数に応じて異なる周期を有している。
【００２１】具体例を示すと、デコーダ２６には、例え
ば「１」又は「０」をとる３つの制御信号Ｃ1 ，Ｃ2 ，
Ｃ3 が入力され、センスアンプ２４の増幅段数ｎは、例
えば８であるとする。この場合、図２の低速動作時で
は、例えば制御信号のステートが（Ｃ1,Ｃ2,Ｃ3 ）＝
（０, ０, ０）であるとすると、最初の増幅段ＳＡ1 の
みクロック信号φ SE1 が印加され、デコーダ２６の他の
７つの出力はハイレベルを維持したままとなる。したが
って、図示のように、ｎ番目（この場合、８番目）のク
ロック信号φSE8 は出力されない。また、図３の高速動
作時では、例えば制御信号のステートが（Ｃ1,Ｃ2,Ｃ3
）＝（１, １, １）であるとすると、全ての増幅段Ｓ
Ａ1 〜ＳＡ8 に各々クロック信号φSE1 〜φSE8 が印加
され、センスアンプ２４のセンシング能力が最大限にま
で高められる。
ば「１」又は「０」をとる３つの制御信号Ｃ1 ，Ｃ2 ，
Ｃ3 が入力され、センスアンプ２４の増幅段数ｎは、例
えば８であるとする。この場合、図２の低速動作時で
は、例えば制御信号のステートが（Ｃ1,Ｃ2,Ｃ3 ）＝
（０, ０, ０）であるとすると、最初の増幅段ＳＡ1 の
みクロック信号φ SE1 が印加され、デコーダ２６の他の
７つの出力はハイレベルを維持したままとなる。したが
って、図示のように、ｎ番目（この場合、８番目）のク
ロック信号φSE8 は出力されない。また、図３の高速動
作時では、例えば制御信号のステートが（Ｃ1,Ｃ2,Ｃ3
）＝（１, １, １）であるとすると、全ての増幅段Ｓ
Ａ1 〜ＳＡ8 に各々クロック信号φSE1 〜φSE8 が印加
され、センスアンプ２４のセンシング能力が最大限にま
で高められる。
【００２２】この状態で、例えば図２，３に示すよう
に、ビット線選択用トランジスタＴＲ1 に対し、クロッ
ク信号φSE0 ，φSE1 〜φSEn の２倍の周期でセレクト
信号φ BL1 が印加され、データ読出しが指示されたとす
る。この図示例の場合、このセレクト信号φBL1 がアク
ティブな期間の前半では、クロック信号φSE0 ，φSE1
〜φSEn がハイレベルなので、センスアンプ２４が電源
から切り離され入出力が短絡されて起動しない。セレク
ト信号φBL1 がアクティブな期間の途中で、クロック信
号φSE0 ，φSE 1 〜φSEn がハイレベルからローレベル
に移行すると、センスアンプ２４が起動し、この時点か
らビット線ＢＬ1 の電位が当該センスアンプ２４で増幅
され、センスアンプ２４の出力がデータ読出時間ｔpdで
立ち下がる。
に、ビット線選択用トランジスタＴＲ1 に対し、クロッ
ク信号φSE0 ，φSE1 〜φSEn の２倍の周期でセレクト
信号φ BL1 が印加され、データ読出しが指示されたとす
る。この図示例の場合、このセレクト信号φBL1 がアク
ティブな期間の前半では、クロック信号φSE0 ，φSE1
〜φSEn がハイレベルなので、センスアンプ２４が電源
から切り離され入出力が短絡されて起動しない。セレク
ト信号φBL1 がアクティブな期間の途中で、クロック信
号φSE0 ，φSE 1 〜φSEn がハイレベルからローレベル
に移行すると、センスアンプ２４が起動し、この時点か
らビット線ＢＬ1 の電位が当該センスアンプ２４で増幅
され、センスアンプ２４の出力がデータ読出時間ｔpdで
立ち下がる。
【００２３】図２の低速動作時では、セレクト信号φ
BL1 がアクティブな期間が長いので、データ読出しがで
きる時間的な余裕がある。この場合のデータ読出しは、
図２に示すように、センスアンプ２４で使用している増
幅段が初段のみなので比較的にゆっくりと行われてデー
タ読出時間ｔpdが比較的に長引いても、データ読出動作
上、支障はない。
BL1 がアクティブな期間が長いので、データ読出しがで
きる時間的な余裕がある。この場合のデータ読出しは、
図２に示すように、センスアンプ２４で使用している増
幅段が初段のみなので比較的にゆっくりと行われてデー
タ読出時間ｔpdが比較的に長引いても、データ読出動作
上、支障はない。
【００２４】これに対し、図３の高速動作時では、セレ
クト信号φBL1 がアクティブな期間が短く、この期間内
のデータ読出時間に余り余裕がない。しかし、この図３
の場合は、上述したようにセンスアンプ２４のセンシン
グ能力が最大限にまで高められているので、図２の場合
に比較すると、データ読出時間ｔpdが短く、これにより
誤動作が防止されている。
クト信号φBL1 がアクティブな期間が短く、この期間内
のデータ読出時間に余り余裕がない。しかし、この図３
の場合は、上述したようにセンスアンプ２４のセンシン
グ能力が最大限にまで高められているので、図２の場合
に比較すると、データ読出時間ｔpdが短く、これにより
誤動作が防止されている。
【００２５】なお、図２，３では、センスアンプ２４で
使用する増幅段数が最小の場合と、最大の場合を例示し
たが、センシング能力を図２と図３の中間に設定したい
場合は、制御信号Ｃ1 ，Ｃ2 ，…のステートを適宜変化
させて、センスアンプ２４の増幅段の使用数を適切な値
に変更すればよい。
使用する増幅段数が最小の場合と、最大の場合を例示し
たが、センシング能力を図２と図３の中間に設定したい
場合は、制御信号Ｃ1 ，Ｃ2 ，…のステートを適宜変化
させて、センスアンプ２４の増幅段の使用数を適切な値
に変更すればよい。
【００２６】このように、本発明では、メモリセルアレ
イ２２のデータ読出動作の速さ等に応じて、センスアン
プ２４のセンシング能力を最適な値に切り換えることが
でき、これにより必要最小限に消費電力を制御すること
ができる。すなわち、低速動作モードでは、データをゆ
っくり読み出しても誤動作を生じないことから、消費電
力の低減に主眼をおいて、センスアンプ２４で使用する
増幅段数を必要最小限に設定できる。また、高速動作モ
ードに切り換える際は、このモードのデータ読出周波数
に応じてセンスアンプ２４で使用する増幅段数を増や
し、データセンシング能力を誤動作しない範囲で必要最
小限な最適値まで高めることができる。
イ２２のデータ読出動作の速さ等に応じて、センスアン
プ２４のセンシング能力を最適な値に切り換えることが
でき、これにより必要最小限に消費電力を制御すること
ができる。すなわち、低速動作モードでは、データをゆ
っくり読み出しても誤動作を生じないことから、消費電
力の低減に主眼をおいて、センスアンプ２４で使用する
増幅段数を必要最小限に設定できる。また、高速動作モ
ードに切り換える際は、このモードのデータ読出周波数
に応じてセンスアンプ２４で使用する増幅段数を増や
し、データセンシング能力を誤動作しない範囲で必要最
小限な最適値まで高めることができる。
【００２７】
【発明の効果】以上説明してきたように、本発明に係わ
る半導体記憶装置によれば、動作周波数等が複数のレベ
ルに切り換えられる場合においても、消費電力を極力抑
えながらデータを確実にセンシングできるセンスアンプ
を有する半導体記憶装置を提供することができる。
る半導体記憶装置によれば、動作周波数等が複数のレベ
ルに切り換えられる場合においても、消費電力を極力抑
えながらデータを確実にセンシングできるセンスアンプ
を有する半導体記憶装置を提供することができる。
【図１】図１は、本発明の実施形態に係わる半導体メモ
リについて、センスアンプを中心とした要部を示す回路
図である。
リについて、センスアンプを中心とした要部を示す回路
図である。
【図２】図２は、図１の半導体メモリにおいて、低速モ
ードのデータ読出時を示す各信号のタイミングチャート
である。
ードのデータ読出時を示す各信号のタイミングチャート
である。
【図３】図３は、図１の半導体メモリにおいて、高速モ
ードのデータ読出時を示す各信号のタイミングチャート
である。
ードのデータ読出時を示す各信号のタイミングチャート
である。
【図４】図４は、従来の半導体メモリの一例を示す回路
図である。
図である。
２０…半導体メモリ（半導体記憶装置）、２２…メモリ
セルアレイ、２４…センスアンプ、２６…デコーダ（ア
ンプ能力切換手段）、２８…電源電圧供給線（電源）、
３０…接地点（電源）、ＴＲ1 〜ＴＲｍ…ビット線選択
用のｎＭＯＳトランジスタ、ＢＬ1 〜ＢＬｍ…ビット
線、ＳＡ1 〜ＳＡｎ…増幅段、ＩＮＶ11〜ＩＮＶ1n…イ
ンバータ、ＩＮＶ21〜ＩＮＶ2n…クロック信号反転用の
インバータ、ＭＮ11〜ＭＮ1n…ｐＭＯＳトランジスタ
（ｐチャネルを有する絶縁ゲート電界効果型トランジス
タ）、ＭＮ21〜ＭＮ2n…ｎＭＯＳトランジスタ（ｎチャ
ネルを有する絶縁ゲート電界効果型トランジスタ）、Ｍ
Ｎ31〜ＭＮ3n…通電用のｐＭＯＳトランジスタ（通電用
トランジスタ，第１のトランジスタ）、ＭＮ41〜ＭＮ4n
…通電用のｎＭＯＳトランジスタ（通電用トランジス
タ，第２のトランジスタ）、ＭＮ5 …スルー制御用ＭＯ
Ｓトランジスタ、φBL1 等…セレクト信号、φSE1〜φ
SEn …クロック信号（増幅段起動信号）、φSE0 …スル
ー制御用のクロック信号、Ｃ1 等…制御信号。
セルアレイ、２４…センスアンプ、２６…デコーダ（ア
ンプ能力切換手段）、２８…電源電圧供給線（電源）、
３０…接地点（電源）、ＴＲ1 〜ＴＲｍ…ビット線選択
用のｎＭＯＳトランジスタ、ＢＬ1 〜ＢＬｍ…ビット
線、ＳＡ1 〜ＳＡｎ…増幅段、ＩＮＶ11〜ＩＮＶ1n…イ
ンバータ、ＩＮＶ21〜ＩＮＶ2n…クロック信号反転用の
インバータ、ＭＮ11〜ＭＮ1n…ｐＭＯＳトランジスタ
（ｐチャネルを有する絶縁ゲート電界効果型トランジス
タ）、ＭＮ21〜ＭＮ2n…ｎＭＯＳトランジスタ（ｎチャ
ネルを有する絶縁ゲート電界効果型トランジスタ）、Ｍ
Ｎ31〜ＭＮ3n…通電用のｐＭＯＳトランジスタ（通電用
トランジスタ，第１のトランジスタ）、ＭＮ41〜ＭＮ4n
…通電用のｎＭＯＳトランジスタ（通電用トランジス
タ，第２のトランジスタ）、ＭＮ5 …スルー制御用ＭＯ
Ｓトランジスタ、φBL1 等…セレクト信号、φSE1〜φ
SEn …クロック信号（増幅段起動信号）、φSE0 …スル
ー制御用のクロック信号、Ｃ1 等…制御信号。
Claims (4)
- 【請求項１】 メモリセルアレイのビット線に互いに並
列に接続された複数の増幅段から構成され、当該複数の
増幅段それぞれには、その各電源端子と電源との間に通
電用トランジスタが接続されたセンスアンプと、 前記複数の通電用トランジスタのゲートに接続され、当
該各ゲートに対し、使用する増幅段の数に応じて増幅段
起動信号を選択的に印加させ、増幅段起動信号を印加し
た通電用トランジスタを非導通状態から導通状態に遷移
させるアンプ能力切換手段とを有する半導体記憶装置。 - 【請求項２】 前記アンプ能力切換手段は、動作周波数
に応じ前記増幅段起動信号の選択的な印加を行う請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記センスアンプの各増幅段には、イン
バータを有し、 当該インバータは、その第１の電源端子が、前記通電用
トランジスタを構成する第１のトランジスタを介して第
１の電源に接続され、第２の電源端子が、前記通電用ト
ランジスタを構成する第２のトランジスタを介して第２
の電源に接続されている請求項１に記載の半導体記憶装
置。 - 【請求項４】 前記インバータは、前記第１の電源端子
と第２の電源端子との間に、ｐチャネルを有する絶縁ゲ
ート電界効果型トランジスタと、ｎチャネルを有する絶
縁ゲート電界効果型トランジスタとを、この順に接続さ
せて構成され、 前記第１のトランジスタは、ｐチャネルを有する絶縁ゲ
ート電界効果型トランジスタにより構成され、 前記第２のトランジスタは、ｎチャネルを有する絶縁ゲ
ート電界効果型トランジスタにより構成されている請求
項３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8140143A JPH09320279A (ja) | 1996-06-03 | 1996-06-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8140143A JPH09320279A (ja) | 1996-06-03 | 1996-06-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320279A true JPH09320279A (ja) | 1997-12-12 |
Family
ID=15261879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8140143A Pending JPH09320279A (ja) | 1996-06-03 | 1996-06-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520759A (ja) * | 2010-02-23 | 2013-06-06 | ラムバス・インコーポレーテッド | Ｄｒａｍの電力および性能を動的にスケーリングするための方法および回路 |
-
1996
- 1996-06-03 JP JP8140143A patent/JPH09320279A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520759A (ja) * | 2010-02-23 | 2013-06-06 | ラムバス・インコーポレーテッド | Ｄｒａｍの電力および性能を動的にスケーリングするための方法および回路 |
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