JPH07182860A - 半導体メモリ装置のワード線駆動回路 - Google Patents
半導体メモリ装置のワード線駆動回路Info
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- JPH07182860A JPH07182860A JP6274648A JP27464894A JPH07182860A JP H07182860 A JPH07182860 A JP H07182860A JP 6274648 A JP6274648 A JP 6274648A JP 27464894 A JP27464894 A JP 27464894A JP H07182860 A JPH07182860 A JP H07182860A
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Abstract
(57)【要約】
【目的】 低電源電圧を採用し高速で動作する半導体メ
モリ装置に最適なワード線駆動回路を提供する。 【構成】 伝達トランジスタＭ１を介して行デコーディ
ング信号Ｘｄをゲートに受けて動作し、セルフブーステ
ィングによりワード線駆動信号φＸＩをワード線ＷＬへ
伝達するプルアップトランジスタＭ２を備えたワード線
駆動回路について、駆動信号φＸＩの印加に先立って、
伝達トランジスタＭ１のゲートにトランジスタＭ１によ
る電圧降下分を補償する電圧（Ｖｐｐ）をもつ伝達増幅
信号φＸＤＩを印加する伝達増幅回路１０を設ける。昇
圧活性化信号φＸＥが、信号Ｘｄの印加後駆動信号φＸ
Ｉの印加前に活性化され、駆動信号φＸＩの印加終了後
に非活性化されるようになっており、信号φＸＥの活性
時に電源電圧Ｖｃｃレベルの伝達増幅信号φＸＤＩを、
信号φＸＥの非活性時に昇圧電圧Ｖｐｐレベルの伝達増
幅信号φＸＤＩを出力する。
モリ装置に最適なワード線駆動回路を提供する。 【構成】 伝達トランジスタＭ１を介して行デコーディ
ング信号Ｘｄをゲートに受けて動作し、セルフブーステ
ィングによりワード線駆動信号φＸＩをワード線ＷＬへ
伝達するプルアップトランジスタＭ２を備えたワード線
駆動回路について、駆動信号φＸＩの印加に先立って、
伝達トランジスタＭ１のゲートにトランジスタＭ１によ
る電圧降下分を補償する電圧（Ｖｐｐ）をもつ伝達増幅
信号φＸＤＩを印加する伝達増幅回路１０を設ける。昇
圧活性化信号φＸＥが、信号Ｘｄの印加後駆動信号φＸ
Ｉの印加前に活性化され、駆動信号φＸＩの印加終了後
に非活性化されるようになっており、信号φＸＥの活性
時に電源電圧Ｖｃｃレベルの伝達増幅信号φＸＤＩを、
信号φＸＥの非活性時に昇圧電圧Ｖｐｐレベルの伝達増
幅信号φＸＤＩを出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、電圧レベルの低い半導体メモリ装置における
ワード線駆動回路に関するものである。
し、特に、電圧レベルの低い半導体メモリ装置における
ワード線駆動回路に関するものである。
【０００２】
【従来の技術】バッテリーを内蔵した携帯型コンピュー
タ、あるいはマイクロプロセッサ等の需要が急増するに
従って、このような機器に有用な高集積半導体メモリ装
置が要求されている。このタイプの高集積メモリ装置は
できるだけ消費電力を抑える必要があり、したがって、
低電源電圧化されるのが一般的である。
タ、あるいはマイクロプロセッサ等の需要が急増するに
従って、このような機器に有用な高集積半導体メモリ装
置が要求されている。このタイプの高集積メモリ装置は
できるだけ消費電力を抑える必要があり、したがって、
低電源電圧化されるのが一般的である。
【０００３】このような傾向にあるダイナミックＲＡＭ
（ＤＲＡＭ）、あるいは擬似スタティックＲＡＭ（ＰＳ
ＲＡＭ）等の半導体メモリ装置には、当然ながら多数の
メモリセルに接続されてワード線が配列されている。し
たがって、低電源電圧ながらも、ワード線群を駆動して
メモリセルを選択するためにはワード線駆動信号の電圧
を十分に高いレベルで供給しなければならない。そこ
で、高集積・微細化された半導体メモリ装置では、メモ
リセルアレイ内のワード線が相当な長さに達するので線
路抵抗等による信号電圧の降下を考慮し、通常、内部に
備えた昇圧回路を利用して電源電圧より高い電圧を選択
該当のワード線に供給するようになっている。
（ＤＲＡＭ）、あるいは擬似スタティックＲＡＭ（ＰＳ
ＲＡＭ）等の半導体メモリ装置には、当然ながら多数の
メモリセルに接続されてワード線が配列されている。し
たがって、低電源電圧ながらも、ワード線群を駆動して
メモリセルを選択するためにはワード線駆動信号の電圧
を十分に高いレベルで供給しなければならない。そこ
で、高集積・微細化された半導体メモリ装置では、メモ
リセルアレイ内のワード線が相当な長さに達するので線
路抵抗等による信号電圧の降下を考慮し、通常、内部に
備えた昇圧回路を利用して電源電圧より高い電圧を選択
該当のワード線に供給するようになっている。
【０００４】このような昇圧電圧を駆動するワード線駆
動回路の一例が、１９９１年１１月に刊行された“IEEE
JOURNAL OF SOLID-STATE CIRCUIT, VOL.26, No.11”の
第１５５７頁に開示されている。図４に、この論文に開
示されたワード線駆動回路を示す。
動回路の一例が、１９９１年１１月に刊行された“IEEE
JOURNAL OF SOLID-STATE CIRCUIT, VOL.26, No.11”の
第１５５７頁に開示されている。図４に、この論文に開
示されたワード線駆動回路を示す。
【０００５】行デコーダから出力される行デコーディン
グ信号Ｘｄは、電源電圧Ｖｃｃをゲートに受ける伝達ト
ランジスタＭ１を通じて、ワード線駆動信号φＸＩをワ
ード線ＷＬに供給するプルアップトランジスタＭ２のゲ
ートに印加される。ワード線駆動信号φＸＩは、半導体
メモリ装置内部の昇圧回路によってつくられた高電圧の
信号で、Ｖｃｃ＋Ｖｔｈ（Ｖｔｈはｎ形ＭＯＳトランジ
スタのしきい電圧）のレベルを有する。
グ信号Ｘｄは、電源電圧Ｖｃｃをゲートに受ける伝達ト
ランジスタＭ１を通じて、ワード線駆動信号φＸＩをワ
ード線ＷＬに供給するプルアップトランジスタＭ２のゲ
ートに印加される。ワード線駆動信号φＸＩは、半導体
メモリ装置内部の昇圧回路によってつくられた高電圧の
信号で、Ｖｃｃ＋Ｖｔｈ（Ｖｔｈはｎ形ＭＯＳトランジ
スタのしきい電圧）のレベルを有する。
【０００６】プルアップトランジスタＭ２のゲートと伝
達トランジスタＭ１との間に位置したゲートノードＮ１
は、行デコーディング信号Ｘｄが活性化されたときにＶ
ｃｃ−Ｖｔｈの電圧にプリチャージされる。このプリチ
ャージ電圧のレベルＶｃｃ−Ｖｔｈは、伝達トランジス
タＭ１のしきい電圧Ｖｔｈにより電圧降下した値であ
る。ゲートノードＮ１のプリチャージ電圧によりプルア
ップトランジスタＭ２が導通し、導通したプルアップト
ランジスタＭ２のチャネルを通じてワード線駆動信号φ
ＸＩがワード線ＷＬに伝達される。このとき、プルアッ
プトランジスタＭ２のゲート−ドレインキャパシタンス
（ゲートとドレインとの間に形成されるキャパシタン
ス）によるセルフブースティング（self boosting）
で、Ｖｃｃ＋Ｖｔｈ程度の電圧をもったワード線駆動信
号φＸＩは、電圧降下を起こすことなくワード線ＷＬに
供給され得る。このようなゲートノードＮ１のプリチャ
ージとセルフブースティングのために伝達トランジスタ
Ｍ１は必須とされる。
達トランジスタＭ１との間に位置したゲートノードＮ１
は、行デコーディング信号Ｘｄが活性化されたときにＶ
ｃｃ−Ｖｔｈの電圧にプリチャージされる。このプリチ
ャージ電圧のレベルＶｃｃ−Ｖｔｈは、伝達トランジス
タＭ１のしきい電圧Ｖｔｈにより電圧降下した値であ
る。ゲートノードＮ１のプリチャージ電圧によりプルア
ップトランジスタＭ２が導通し、導通したプルアップト
ランジスタＭ２のチャネルを通じてワード線駆動信号φ
ＸＩがワード線ＷＬに伝達される。このとき、プルアッ
プトランジスタＭ２のゲート−ドレインキャパシタンス
（ゲートとドレインとの間に形成されるキャパシタン
ス）によるセルフブースティング（self boosting）
で、Ｖｃｃ＋Ｖｔｈ程度の電圧をもったワード線駆動信
号φＸＩは、電圧降下を起こすことなくワード線ＷＬに
供給され得る。このようなゲートノードＮ１のプリチャ
ージとセルフブースティングのために伝達トランジスタ
Ｍ１は必須とされる。
【０００７】このような動作において、高集積化による
電源電圧の低下を考慮したワード線駆動信号φＸＩが、
電圧降下することなくワード線ＷＬに供給されるために
は、ゲート−ドレインキャパシタンスによってセルフブ
ースティングされるプルアップトランジスタＭ２のゲー
ト電圧が、Ｖｃｃ＋Ｖｔｈの電圧を有するワード線駆動
信号φＸＩを電圧降下させることなくワード線に供給で
きる程度に、十分に高い電圧とならなければならない。
電源電圧の低下を考慮したワード線駆動信号φＸＩが、
電圧降下することなくワード線ＷＬに供給されるために
は、ゲート−ドレインキャパシタンスによってセルフブ
ースティングされるプルアップトランジスタＭ２のゲー
ト電圧が、Ｖｃｃ＋Ｖｔｈの電圧を有するワード線駆動
信号φＸＩを電圧降下させることなくワード線に供給で
きる程度に、十分に高い電圧とならなければならない。
【０００８】図４に示す回路では、プルアップトランジ
スタＭ２のゲートノードＮ１がＶｃｃ−Ｖｔｈの電圧か
らセルフブースティングされるので、ワード線駆動信号
φＸＩを電圧降下させることなくワード線ＷＬに伝達す
るためには、そのセルフブースティングに要する時間が
長くなる。更に電源電圧のレベルが低くなることを考え
ると、ワード線駆動信号φＸＩをワード線ＷＬに完全に
伝達させることができなくなるという現象も発生する可
能性がある。すなわち、更なる高速動作化、低電源電圧
化を要求されている半導体メモリ装置に用いるには、効
率性、高速動作の点で未だ改善の余地が残されている。
スタＭ２のゲートノードＮ１がＶｃｃ−Ｖｔｈの電圧か
らセルフブースティングされるので、ワード線駆動信号
φＸＩを電圧降下させることなくワード線ＷＬに伝達す
るためには、そのセルフブースティングに要する時間が
長くなる。更に電源電圧のレベルが低くなることを考え
ると、ワード線駆動信号φＸＩをワード線ＷＬに完全に
伝達させることができなくなるという現象も発生する可
能性がある。すなわち、更なる高速動作化、低電源電圧
化を要求されている半導体メモリ装置に用いるには、効
率性、高速動作の点で未だ改善の余地が残されている。
【０００９】
【発明が解決しようとする課題】このような従来技術に
鑑み、本発明は、半導体メモリ装置に使用されるワード
線駆動回路について、より高速動作を可能にすることを
目的とする。また、より一層の低電源電圧を採用して高
速動作する半導体メモリ装置でも効率的に利用できるよ
うにすることを目的とする。さらに、メモリセルに対す
るデータアクセス動作を従来よりも高速に遂行できるよ
うにすることを目的とする。
鑑み、本発明は、半導体メモリ装置に使用されるワード
線駆動回路について、より高速動作を可能にすることを
目的とする。また、より一層の低電源電圧を採用して高
速動作する半導体メモリ装置でも効率的に利用できるよ
うにすることを目的とする。さらに、メモリセルに対す
るデータアクセス動作を従来よりも高速に遂行できるよ
うにすることを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、伝達トランジスタを介して行デコー
ディング信号をゲートに受けて動作し、セルフブーステ
ィングによりワード線駆動信号をワード線へ伝達するよ
うになったプルアップトランジスタを少なくとも備えた
ワード線駆動回路について、ワード線駆動信号の印加に
先立って、伝達トランジスタのゲートに少なくとも伝達
トランジスタによる電圧降下分を補償する電圧をもつ伝
達増幅信号を印加する伝達増幅回路を設けるようにする
ことを特徴とする。
るために本発明は、伝達トランジスタを介して行デコー
ディング信号をゲートに受けて動作し、セルフブーステ
ィングによりワード線駆動信号をワード線へ伝達するよ
うになったプルアップトランジスタを少なくとも備えた
ワード線駆動回路について、ワード線駆動信号の印加に
先立って、伝達トランジスタのゲートに少なくとも伝達
トランジスタによる電圧降下分を補償する電圧をもつ伝
達増幅信号を印加する伝達増幅回路を設けるようにする
ことを特徴とする。
【００１１】このようなワード線駆動回路の伝達増幅回
路については、ゲートとドレインが互いに交差接続さ
れ、ソースに電源電圧を昇圧した昇圧電圧を受けるよう
にされた第１、第２のプルアップ手段と、行デコーディ
ング信号の印加後ワード線駆動信号の印加前に活性化さ
れ、ワード線駆動信号の印加終了後に非活性化される昇
圧活性化信号により相補的に動作して第１、第２のプル
アップ手段を接地電圧へつなぐ第１、第２の電流源手段
と、第２のプルアップ手段と第２の電流源手段との接続
点に設けられた制御ノードと、制御ノードの電圧により
相補的に動作し、昇圧活性化信号の非活性化時に昇圧電
圧を、昇圧活性化信号の活性時に電源電圧を、伝達トラ
ンジスタのゲートに供給する第３、第４のプルアップ手
段と、を備えて構成すると、簡単な構成で確実な動作制
御を行える回路とでき好ましい。
路については、ゲートとドレインが互いに交差接続さ
れ、ソースに電源電圧を昇圧した昇圧電圧を受けるよう
にされた第１、第２のプルアップ手段と、行デコーディ
ング信号の印加後ワード線駆動信号の印加前に活性化さ
れ、ワード線駆動信号の印加終了後に非活性化される昇
圧活性化信号により相補的に動作して第１、第２のプル
アップ手段を接地電圧へつなぐ第１、第２の電流源手段
と、第２のプルアップ手段と第２の電流源手段との接続
点に設けられた制御ノードと、制御ノードの電圧により
相補的に動作し、昇圧活性化信号の非活性化時に昇圧電
圧を、昇圧活性化信号の活性時に電源電圧を、伝達トラ
ンジスタのゲートに供給する第３、第４のプルアップ手
段と、を備えて構成すると、簡単な構成で確実な動作制
御を行える回路とでき好ましい。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図４に示す従来例と同じ
部分については同じ符号を付し、重複する説明は省略す
るものとする。
参照して詳細に説明する。尚、図４に示す従来例と同じ
部分については同じ符号を付し、重複する説明は省略す
るものとする。
【００１３】図１に示す本発明によるワード線駆動回路
は、伝達トランジスタＭ１のゲートに、少なくとも伝達
トランジスタＭ１による電圧降下分を補償する電圧とし
てＶｃｃ＋Ｖｔｈ以上の電圧を供給できる伝達増幅回路
１０を備えた構成とされている。すなわち、伝達増幅回
路１０の出力信号である伝達増幅信号φＸＤＩを伝達ト
ランジスタＭ１のゲートに印加するようにしている。伝
達トランジスタＭ１のチャネルは、行デコーディング信
号Ｘｄ（行デコーダから出力される）をゲートノードＮ
１へ伝達するように接続されている。その他図４と同様
に、行デコーディング信号Ｘｄを入力として反転するイ
ンバータＩｏと、ゲートノードＮ１にゲートが接続さ
れ、チャネルの一端にワード線駆動信号φＸＩを受け、
そしてチャネルの他端がワード線ＷＬに接続されたプル
アップトランジスタＭ２と、インバータＩｏの出力信号
をゲートに受け、チャネルの一端がワード線ＷＬに接続
され、そしてチャネルの他端に接地電圧Ｖｓｓを受ける
プルダウントランジスタＭ３と、を備えてなっている。
は、伝達トランジスタＭ１のゲートに、少なくとも伝達
トランジスタＭ１による電圧降下分を補償する電圧とし
てＶｃｃ＋Ｖｔｈ以上の電圧を供給できる伝達増幅回路
１０を備えた構成とされている。すなわち、伝達増幅回
路１０の出力信号である伝達増幅信号φＸＤＩを伝達ト
ランジスタＭ１のゲートに印加するようにしている。伝
達トランジスタＭ１のチャネルは、行デコーディング信
号Ｘｄ（行デコーダから出力される）をゲートノードＮ
１へ伝達するように接続されている。その他図４と同様
に、行デコーディング信号Ｘｄを入力として反転するイ
ンバータＩｏと、ゲートノードＮ１にゲートが接続さ
れ、チャネルの一端にワード線駆動信号φＸＩを受け、
そしてチャネルの他端がワード線ＷＬに接続されたプル
アップトランジスタＭ２と、インバータＩｏの出力信号
をゲートに受け、チャネルの一端がワード線ＷＬに接続
され、そしてチャネルの他端に接地電圧Ｖｓｓを受ける
プルダウントランジスタＭ３と、を備えてなっている。
【００１４】伝達増幅回路１０は、昇圧電圧Ｖｐｐを基
板（チャネル）及びソースに受け、ゲートとドレインが
互いに交差接続（cross- coupled）された第１、第２の
プルアップ手段としての２つのｐチャネル絶縁ゲート電
界効果トランジスタ（以下“ｐチャネルトランジス
タ”）Ｐ１、Ｐ２と、ｐチャネルトランジスタＰ１のド
レインにチャネルの一端が接続され、チャネルの他端に
接地電圧Ｖｓｓを受け、そして昇圧活性化信号φＸＥを
ゲートに受ける第１の電流源手段としてのｎチャネル絶
縁ゲート電界効果トランジスタ（以下“ｎチャネルトラ
ンジスタ”）Ｍ４と、昇圧活性化信号φＸＥを入力とす
るインバータＩ１と、インバータＩ１の出力端にゲート
が接続され、ｐチャネルトランジスタＰ２のドレインに
チャネルの一端が接続され、そしてチャネルの他端に接
地電圧Ｖｓｓを受ける第２の電流源手段としてのｎチャ
ネルトランジスタＭ５と、を備え、さらに、ｐチャネル
トランジスタＰ２のドレイン（又はｐチャネルトランジ
スタＰ１のゲート）が接続された制御ノード１１におけ
る信号を入力とするインバータＩ２と、昇圧電圧Ｖｐｐ
を基板（チャネル）及びソースに受け、制御ノード１１
にゲートが接続され、そして伝達増幅信号φＸＤＩを出
力する伝達増幅信号端１２にドレインが接続された第３
のプルアップ手段としてのｐチャネルトランジスタＰ３
と、電源電圧Ｖｃｃをソースに受けると共に昇圧電圧Ｖ
ｐｐを基板（チャネル）に受け、インバータＩ２の出力
端にゲートが接続され、そして伝達増幅信号端１２にド
レインが接続された第４のプルアップ手段としてのｐチ
ャネルトランジスタＰ４と、を備えた構成とされる。
板（チャネル）及びソースに受け、ゲートとドレインが
互いに交差接続（cross- coupled）された第１、第２の
プルアップ手段としての２つのｐチャネル絶縁ゲート電
界効果トランジスタ（以下“ｐチャネルトランジス
タ”）Ｐ１、Ｐ２と、ｐチャネルトランジスタＰ１のド
レインにチャネルの一端が接続され、チャネルの他端に
接地電圧Ｖｓｓを受け、そして昇圧活性化信号φＸＥを
ゲートに受ける第１の電流源手段としてのｎチャネル絶
縁ゲート電界効果トランジスタ（以下“ｎチャネルトラ
ンジスタ”）Ｍ４と、昇圧活性化信号φＸＥを入力とす
るインバータＩ１と、インバータＩ１の出力端にゲート
が接続され、ｐチャネルトランジスタＰ２のドレインに
チャネルの一端が接続され、そしてチャネルの他端に接
地電圧Ｖｓｓを受ける第２の電流源手段としてのｎチャ
ネルトランジスタＭ５と、を備え、さらに、ｐチャネル
トランジスタＰ２のドレイン（又はｐチャネルトランジ
スタＰ１のゲート）が接続された制御ノード１１におけ
る信号を入力とするインバータＩ２と、昇圧電圧Ｖｐｐ
を基板（チャネル）及びソースに受け、制御ノード１１
にゲートが接続され、そして伝達増幅信号φＸＤＩを出
力する伝達増幅信号端１２にドレインが接続された第３
のプルアップ手段としてのｐチャネルトランジスタＰ３
と、電源電圧Ｖｃｃをソースに受けると共に昇圧電圧Ｖ
ｐｐを基板（チャネル）に受け、インバータＩ２の出力
端にゲートが接続され、そして伝達増幅信号端１２にド
レインが接続された第４のプルアップ手段としてのｐチ
ャネルトランジスタＰ４と、を備えた構成とされる。
【００１５】ｐチャネルトランジスタＰ１、Ｐ２、Ｐ３
の基板及びソースへ共通に昇圧電圧Ｖｐｐを、そしてｐ
チャネルトランジスタＰ４の基板及びソースへ電源電圧
Ｖｃｃを印加するようにしているのは、ボディエフェク
トによる電流駆動能力の低下を抑制するためである。ま
た、この例で使用される昇圧電圧Ｖｐｐは、上述のよう
な昇圧回路により電源電圧Ｖｃｃを昇圧して得たもの
で、少なくともＶｃｃ＋Ｖｔｈの電圧を有するものであ
る。
の基板及びソースへ共通に昇圧電圧Ｖｐｐを、そしてｐ
チャネルトランジスタＰ４の基板及びソースへ電源電圧
Ｖｃｃを印加するようにしているのは、ボディエフェク
トによる電流駆動能力の低下を抑制するためである。ま
た、この例で使用される昇圧電圧Ｖｐｐは、上述のよう
な昇圧回路により電源電圧Ｖｃｃを昇圧して得たもの
で、少なくともＶｃｃ＋Ｖｔｈの電圧を有するものであ
る。
【００１６】次に、図２のタイミング図を参照してこの
回路の動作につき説明する。伝達増幅回路１０の動作を
制御する昇圧活性化信号φＸＥが論理“ロウ”のとき
（時点ｔ１以前）には、ｎチャネルトランジスタＭ４が
非導通で、インバータＩ１により昇圧活性化信号φＸＥ
の反転信号をゲートに受けるｎチャネルトランジスタＭ
５が導通する。これにより、ｎチャネルトランジスタＭ
５のドレインに接続されている制御ノード１１の信号は
論理“ロウ”の状態を維持する。したがって、制御ノー
ド１１にゲートの接続されたｐチャネルトランジスタＰ
３は導通し、制御ノード１１の信号を反転して受けるｐ
チャネルトランジスタＰ４は非導通となる。その結果、
ｐチャネルトランジスタＰ３のチャネルを通じて昇圧電
圧Ｖｐｐが伝達増幅信号端１２に送られ、伝達増幅信号
φＸＤＩは昇圧電圧Ｖｐｐのレベルで伝達トランジスタ
Ｍ１のゲートに印加される。
回路の動作につき説明する。伝達増幅回路１０の動作を
制御する昇圧活性化信号φＸＥが論理“ロウ”のとき
（時点ｔ１以前）には、ｎチャネルトランジスタＭ４が
非導通で、インバータＩ１により昇圧活性化信号φＸＥ
の反転信号をゲートに受けるｎチャネルトランジスタＭ
５が導通する。これにより、ｎチャネルトランジスタＭ
５のドレインに接続されている制御ノード１１の信号は
論理“ロウ”の状態を維持する。したがって、制御ノー
ド１１にゲートの接続されたｐチャネルトランジスタＰ
３は導通し、制御ノード１１の信号を反転して受けるｐ
チャネルトランジスタＰ４は非導通となる。その結果、
ｐチャネルトランジスタＰ３のチャネルを通じて昇圧電
圧Ｖｐｐが伝達増幅信号端１２に送られ、伝達増幅信号
φＸＤＩは昇圧電圧Ｖｐｐのレベルで伝達トランジスタ
Ｍ１のゲートに印加される。
【００１７】伝達トランジスタＭ１のゲートに昇圧電圧
Ｖｐｐレベルの伝達増幅信号φＸＤＩが印加されている
間に、時点ｔ０で行デコーディング信号Ｘｄが活性化さ
れて論理“ハイ”（電源電圧Ｖｃｃレベル）で印加され
ると、十分なゲート−ソース間電圧（少なくともＶｃｃ
＋Ｖｔｈ）を印加された伝達トランジスタＭ１のチャネ
ルを通じて電源電圧Ｖｃｃレベルの電圧がゲートノード
Ｎ１に充電される。これによりゲートノードＮ１の電圧
は、以後の動作で利用されるプリチャージ電圧となる。
Ｖｐｐレベルの伝達増幅信号φＸＤＩが印加されている
間に、時点ｔ０で行デコーディング信号Ｘｄが活性化さ
れて論理“ハイ”（電源電圧Ｖｃｃレベル）で印加され
ると、十分なゲート−ソース間電圧（少なくともＶｃｃ
＋Ｖｔｈ）を印加された伝達トランジスタＭ１のチャネ
ルを通じて電源電圧Ｖｃｃレベルの電圧がゲートノード
Ｎ１に充電される。これによりゲートノードＮ１の電圧
は、以後の動作で利用されるプリチャージ電圧となる。
【００１８】ゲートノードＮ１に電源電圧Ｖｃｃレベル
の十分なプリチャージ電圧が形成された後、時点ｔ１で
昇圧活性化信号φＸＥが論理“ハイ”となる。それによ
りｎチャネルトランジスタＭ４が導通し、ｎチャネルト
ランジスタＭ５が非導通となる。ｎチャネルトランジス
タＭ４の導通によりｐチャネルトランジスタＰ２が導通
し、ｐチャネルトランジスタＰ２のチャネルを通じて昇
圧電圧Ｖｐｐが制御ノード１１に送られる。制御ノード
１１の信号が昇圧電圧Ｖｐｐのレベルになると、ｐチャ
ネルトランジスタＰ３は非導通となり、今度はｐチャネ
ルトランジスタＰ４が導通する。したがって、ｐチャネ
ルトランジスタＰ４のソースに印加される電源電圧Ｖｃ
ｃがチャネルを通じて伝達増幅信号端１２に伝達される
ので、伝達増幅信号φＸＤＩは、時点ｔ２で昇圧電圧Ｖ
ｐｐレベルから電源電圧Ｖｃｃレベルに遷移する。これ
によりセルフブースティングが可能となる。
の十分なプリチャージ電圧が形成された後、時点ｔ１で
昇圧活性化信号φＸＥが論理“ハイ”となる。それによ
りｎチャネルトランジスタＭ４が導通し、ｎチャネルト
ランジスタＭ５が非導通となる。ｎチャネルトランジス
タＭ４の導通によりｐチャネルトランジスタＰ２が導通
し、ｐチャネルトランジスタＰ２のチャネルを通じて昇
圧電圧Ｖｐｐが制御ノード１１に送られる。制御ノード
１１の信号が昇圧電圧Ｖｐｐのレベルになると、ｐチャ
ネルトランジスタＰ３は非導通となり、今度はｐチャネ
ルトランジスタＰ４が導通する。したがって、ｐチャネ
ルトランジスタＰ４のソースに印加される電源電圧Ｖｃ
ｃがチャネルを通じて伝達増幅信号端１２に伝達される
ので、伝達増幅信号φＸＤＩは、時点ｔ２で昇圧電圧Ｖ
ｐｐレベルから電源電圧Ｖｃｃレベルに遷移する。これ
によりセルフブースティングが可能となる。
【００１９】伝達増幅信号φＸＤＩが電源電圧Ｖｃｃレ
ベルに遷移した後、時点ｔ３でＶｃｃ＋Ｖｔｈレベルの
ワード線駆動信号φＸＩが印加されると、すでに電源電
圧Ｖｃｃレベルのプリチャージ電圧に充電されているプ
ルアップトランジスタＭ２のゲート電圧は、ゲート−ド
レインキャパシタンスにより電源電圧ＶｃｃからＶｃｃ
＋Ｖｔｈの電圧へセルフブースティングされる。これに
より、Ｖｃｃ＋Ｖｔｈレベルのワード線駆動信号φＸＩ
がプルアップトランジスタＭ２のチャネルを通じてワー
ド線ＷＬに伝達される。したがってワード線ＷＬはＶｃ
ｃ＋Ｖｔｈの電圧で駆動され、当該選択駆動されたワー
ド線ＷＬに接続されたメモリセルに対する読出／書込動
作が遂行される。
ベルに遷移した後、時点ｔ３でＶｃｃ＋Ｖｔｈレベルの
ワード線駆動信号φＸＩが印加されると、すでに電源電
圧Ｖｃｃレベルのプリチャージ電圧に充電されているプ
ルアップトランジスタＭ２のゲート電圧は、ゲート−ド
レインキャパシタンスにより電源電圧ＶｃｃからＶｃｃ
＋Ｖｔｈの電圧へセルフブースティングされる。これに
より、Ｖｃｃ＋Ｖｔｈレベルのワード線駆動信号φＸＩ
がプルアップトランジスタＭ２のチャネルを通じてワー
ド線ＷＬに伝達される。したがってワード線ＷＬはＶｃ
ｃ＋Ｖｔｈの電圧で駆動され、当該選択駆動されたワー
ド線ＷＬに接続されたメモリセルに対する読出／書込動
作が遂行される。
【００２０】ワード線の駆動が終わると、時点ｔ４でワ
ード線駆動信号φＸＩの印加が終了し、ワード線ＷＬの
電圧は接地電圧Ｖｓｓのレベル（論理“ロウ”）に降下
することになる。その後、時点ｔ５で昇圧活性化信号φ
ＸＥが論理“ロウ”に遷移し、ｐチャネルトランジスタ
Ｐ３が導通、ｐチャネルトランジスタＰ４が非導通とな
る。それにより、伝達増幅信号φＸＤＩは、時点ｔ６で
電源電圧Ｖｃｃレベルから昇圧電圧Ｖｐｐレベルに再度
昇圧されて伝達トランジスタＭ１のゲートに印加され
る。そして、継続して行デコーディング信号Ｘｄが論理
“ハイ”にあるので、ゲートノードＮ１は電源電圧Ｖｃ
ｃレベルに再度プリチャージされる。このとき、ワード
線駆動信号φＸＩとワード線ＷＬの電圧は接地電圧Ｖｓ
ｓのレベルにあるので、プルアップトランジスタＭ２を
通じて電流が流れることはない。行デコーディング信号
Ｘｄは、ゲートノードＮ１がプリチャージされた後に時
点ｔ７で論理“ロウ”に遷移する。
ード線駆動信号φＸＩの印加が終了し、ワード線ＷＬの
電圧は接地電圧Ｖｓｓのレベル（論理“ロウ”）に降下
することになる。その後、時点ｔ５で昇圧活性化信号φ
ＸＥが論理“ロウ”に遷移し、ｐチャネルトランジスタ
Ｐ３が導通、ｐチャネルトランジスタＰ４が非導通とな
る。それにより、伝達増幅信号φＸＤＩは、時点ｔ６で
電源電圧Ｖｃｃレベルから昇圧電圧Ｖｐｐレベルに再度
昇圧されて伝達トランジスタＭ１のゲートに印加され
る。そして、継続して行デコーディング信号Ｘｄが論理
“ハイ”にあるので、ゲートノードＮ１は電源電圧Ｖｃ
ｃレベルに再度プリチャージされる。このとき、ワード
線駆動信号φＸＩとワード線ＷＬの電圧は接地電圧Ｖｓ
ｓのレベルにあるので、プルアップトランジスタＭ２を
通じて電流が流れることはない。行デコーディング信号
Ｘｄは、ゲートノードＮ１がプリチャージされた後に時
点ｔ７で論理“ロウ”に遷移する。
【００２１】以上の時点ｔ０から時点ｔ７に至る過程が
１つのワード線を選択駆動するための流れである。これ
から分かるように、ワード線駆動信号φＸＩの印加に先
立ってゲートノードＮ１に、従来のＶｃｃ−Ｖｔｈレベ
ルより高い電源電圧Ｖｃｃレベルのプリチャージ電圧を
設定できる。したがって、ワード線駆動の際のセルフブ
ースティング時に、従来技術に比べてより速く所望のゲ
ート電圧まで充電を行えるという利点がある。
１つのワード線を選択駆動するための流れである。これ
から分かるように、ワード線駆動信号φＸＩの印加に先
立ってゲートノードＮ１に、従来のＶｃｃ−Ｖｔｈレベ
ルより高い電源電圧Ｖｃｃレベルのプリチャージ電圧を
設定できる。したがって、ワード線駆動の際のセルフブ
ースティング時に、従来技術に比べてより速く所望のゲ
ート電圧まで充電を行えるという利点がある。
【００２２】図３に、上記実施例におけるワード線ＰＷ
Ｌと従来におけるワード線ＣＷＬとのワード線駆動信号
φＸＩによる駆動波形について、コンピュータシミュレ
ーションした結果のグラフを示す。同図に示すのは、本
発明が特に低い電圧を採用した半導体メモリ装置に最適
な技術であるので、電源電圧Ｖｃｃを１．８Ｖ程度と
し、温度を半導体メモリ装置内部の実際の動作温度に該
当する８３°Ｃ程度とした場合のシミュレーション結果
である。また、グラフ中の昇圧活性化信号φＸＥの電圧
波形は、本発明によるワード線駆動状態をより理解しや
すくするために示している。
Ｌと従来におけるワード線ＣＷＬとのワード線駆動信号
φＸＩによる駆動波形について、コンピュータシミュレ
ーションした結果のグラフを示す。同図に示すのは、本
発明が特に低い電圧を採用した半導体メモリ装置に最適
な技術であるので、電源電圧Ｖｃｃを１．８Ｖ程度と
し、温度を半導体メモリ装置内部の実際の動作温度に該
当する８３°Ｃ程度とした場合のシミュレーション結果
である。また、グラフ中の昇圧活性化信号φＸＥの電圧
波形は、本発明によるワード線駆動状態をより理解しや
すくするために示している。
【００２３】この図３を参照すると、従来のワード線Ｃ
ＷＬに比べて本実施例のワード線ＰＷＬの方が、シミュ
レーション条件における電源電圧Ｖｃｃのレベル１．８
Ｖに到達する時間が△Ｔだけ速くなることが分かる。し
かも、ワード線駆動信号φＸＩがワード線駆動電圧とし
てＶｃｃ＋Ｖｔｈレベルへ到達する上昇曲線とワード線
ＰＷＬの上昇曲線とが非常に近いカーブを描いているの
に対し、ワード線ＣＷＬの上昇曲線はワード線駆動信号
φＸＩとは離れたかなり緩やかなカーブを描いており、
Ｖｃｃ＋Ｖｔｈレベルへの到達時間が長くなっている。
そのうえに、同グラフ内では、ワード線駆動信号φＸＩ
がＶｃｃ＋Ｖｔｈのレベルで供給されてもそのレベルに
到達しきれていない。
ＷＬに比べて本実施例のワード線ＰＷＬの方が、シミュ
レーション条件における電源電圧Ｖｃｃのレベル１．８
Ｖに到達する時間が△Ｔだけ速くなることが分かる。し
かも、ワード線駆動信号φＸＩがワード線駆動電圧とし
てＶｃｃ＋Ｖｔｈレベルへ到達する上昇曲線とワード線
ＰＷＬの上昇曲線とが非常に近いカーブを描いているの
に対し、ワード線ＣＷＬの上昇曲線はワード線駆動信号
φＸＩとは離れたかなり緩やかなカーブを描いており、
Ｖｃｃ＋Ｖｔｈレベルへの到達時間が長くなっている。
そのうえに、同グラフ内では、ワード線駆動信号φＸＩ
がＶｃｃ＋Ｖｔｈのレベルで供給されてもそのレベルに
到達しきれていない。
【００２４】上述の実施例では、伝達増幅回路１０にお
いて、制御ノード１１を昇圧活性化信号φＸＥに応答さ
せるための構成としてカレントミラー形の回路を採用し
ている。しかしながら、同様の機能を行えるその他の回
路も多数存在する。また、伝達増幅信号端１２に対する
伝達増幅信号φＸＤＩの安定化回路（トランジスタＰ
３、Ｐ４）も、実施例のものに限らずその他の公知手段
を使用できることは、当然である。
いて、制御ノード１１を昇圧活性化信号φＸＥに応答さ
せるための構成としてカレントミラー形の回路を採用し
ている。しかしながら、同様の機能を行えるその他の回
路も多数存在する。また、伝達増幅信号端１２に対する
伝達増幅信号φＸＤＩの安定化回路（トランジスタＰ
３、Ｐ４）も、実施例のものに限らずその他の公知手段
を使用できることは、当然である。
【００２５】
【発明の効果】以上述べてきたように本発明のワード線
駆動回路によれば、プリチャージ電圧を高くできる分、
ワード線駆動に係る時間を短縮することができ、一層の
高速動作が可能となる。したがって、より低い電源電圧
を採用して高速動作する半導体メモリ装置にも効率的に
利用でき、また、データアクセス動作を高速に行えるよ
うになる。その結果、コンピュータ等の高速化、省電力
化にも大きく寄与するものである。
駆動回路によれば、プリチャージ電圧を高くできる分、
ワード線駆動に係る時間を短縮することができ、一層の
高速動作が可能となる。したがって、より低い電源電圧
を採用して高速動作する半導体メモリ装置にも効率的に
利用でき、また、データアクセス動作を高速に行えるよ
うになる。その結果、コンピュータ等の高速化、省電力
化にも大きく寄与するものである。
【図１】本発明によるワード線駆動回路の実施例を示す
回路図。
回路図。
【図２】図１の回路における主要信号の波形図。
【図３】従来技術と実施例とでワード線駆動回路の出力
特性を比較したグラフ。
特性を比較したグラフ。
【図４】従来のワード線駆動回路を示す回路図。
１０ 伝達増幅回路 １１ 制御ノード １２ 伝達増幅信号端 Ｎ１ ゲートノード Ｍ１〜Ｍ５、Ｐ１〜Ｐ４ 絶縁ゲート電界効果トランジ
スタ（ＭＩＳＦＥＴ） Ｉ０〜Ｉ２ インバータ ＷＬ ワード線 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 Ｖｐｐ 昇圧電圧 Ｘｄ 行デコーディング信号 φＸＩ ワード線駆動信号 φＸＥ 昇圧活性化信号 φＸＤＩ 伝達増幅信号
スタ（ＭＩＳＦＥＴ） Ｉ０〜Ｉ２ インバータ ＷＬ ワード線 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 Ｖｐｐ 昇圧電圧 Ｘｄ 行デコーディング信号 φＸＩ ワード線駆動信号 φＸＥ 昇圧活性化信号 φＸＤＩ 伝達増幅信号
Claims (7)
- 【請求項１】 伝達トランジスタを介して行デコーディ
ング信号をゲートに受けて動作し、セルフブースティン
グによりワード線駆動信号をワード線へ伝達するように
なったプルアップトランジスタを少なくとも備え、メモ
リセルと接続されたワード線を駆動するワード線駆動回
路において、 ワード線駆動信号の印加に先立って、伝達トランジスタ
のゲートに少なくとも伝達トランジスタによる電圧降下
分を補償する電圧をもつ伝達増幅信号を印加する伝達増
幅回路を設けたことを特徴とするワード線駆動回路。 - 【請求項２】 伝達増幅回路は、行デコーディング信号
が印加されてワード線駆動信号が印加されるまでに電源
電圧をしきい電圧分昇圧した昇圧電圧を出力し、そし
て、ワード線駆動信号の印加に際しては電源電圧を出力
するようになっている請求項１記載のワード線駆動回
路。 - 【請求項３】 伝達増幅回路は、昇圧電圧をソースに受
け、各ドレイン及びゲートが互いに交差接続された第
１、第２のｐチャネル絶縁ゲート電界効果トランジスタ
と、これら第１、第２のｐチャネル絶縁ゲート電界効果
トランジスタのドレインにそれぞれ接続され、ゲートに
昇圧活性化信号とその反転信号をそれぞれ受けて互いに
相補的に動作する第１、第２のｎチャネル絶縁ゲート電
界効果トランジスタと、第２のｐチャネル絶縁ゲート電
界効果トランジスタと第２のｎチャネル絶縁ゲート電界
効果トランジスタの接続点に設けられた制御ノードと、
昇圧電圧をソースに受けると共に制御ノードの信号をゲ
ートに受ける第３のｐチャネル絶縁ゲート電界効果トラ
ンジスタと、電源電圧をソースに受けると共に制御ノー
ドの信号を反転してゲートに受ける第４のｐチャネル絶
縁ゲート電界効果トランジスタと、第３、第４のｐチャ
ネル絶縁ゲート電界効果トランジスタのドレインを共通
接続した伝達増幅信号端と、を備えてなり、昇圧活性化
信号が、行デコーディング信号の印加後ワード線駆動信
号の印加前に活性化され、ワード線駆動信号の印加終了
後に非活性化されるようになっており、該昇圧活性化信
号の活性時に電源電圧レベルの伝達増幅信号を、昇圧活
性化信号の非活性時に昇圧電圧レベルの伝達増幅信号を
出力するようになっている請求項２記載のワード線駆動
回路。 - 【請求項４】 ワード線にワード線駆動信号を伝達する
ようチャネルが接続された絶縁ゲート電界効果形のプル
アップトランジスタと、ワード線を接地電圧へつなぐよ
うチャネルが接続された絶縁ゲート電界効果形のプルダ
ウントランジスタと、行デコーディング信号をプルアッ
プトランジスタのゲートに伝達するようチャネルが接続
された絶縁ゲート電界効果形の伝達トランジスタと、行
デコーディング信号を反転してプルダウントランジスタ
のゲートに伝達するインバータと、を有するワード線駆
動回路において、 ワード線駆動信号の印加に先立って、伝達トランジスタ
のゲートに少なくとも伝達トランジスタによる電圧降下
分を補償する電圧をもつ伝達増幅信号を印加する伝達増
幅回路を設けたことを特徴とするワード線駆動回路。 - 【請求項５】 伝達増幅回路は、行デコーディング信号
が印加されてワード線駆動信号が印加されるまでにワー
ド線駆動信号と同レベルの昇圧電圧を出力し、そして、
ワード線駆動信号の印加に際しては電源電圧を出力する
ようになっている請求項４記載のワード線駆動回路。 - 【請求項６】 伝達増幅回路は、昇圧電圧をソースに受
け、各ドレイン及びゲートが互いに交差接続された第
１、第２のｐチャネル絶縁ゲート電界効果トランジスタ
と、これら第１、第２のｐチャネル絶縁ゲート電界効果
トランジスタのドレインにそれぞれ接続され、ゲートに
昇圧活性化信号とその反転信号をそれぞれ受けて互いに
相補的に動作する第１、第２のｎチャネル絶縁ゲート電
界効果トランジスタと、第２のｐチャネル絶縁ゲート電
界効果トランジスタと第２のｎチャネル絶縁ゲート電界
効果トランジスタの接続点に設けられた制御ノードと、
昇圧電圧をソースに受けると共に制御ノードの信号をゲ
ートに受ける第３のｐチャネル絶縁ゲート電界効果トラ
ンジスタと、電源電圧をソースに受けると共に制御ノー
ドの信号を反転してゲートに受ける第４のｐチャネル絶
縁ゲート電界効果トランジスタと、第３、第４のｐチャ
ネル絶縁ゲート電界効果トランジスタのドレインを共通
接続した伝達増幅信号端と、を備えてなり、昇圧活性化
信号が、行デコーディング信号の印加後ワード線駆動信
号の印加前に活性化され、ワード線駆動信号の印加終了
後に非活性化されるようになっており、該昇圧活性化信
号の活性時に電源電圧レベルの伝達増幅信号を、昇圧活
性化信号の非活性時に昇圧電圧レベルの伝達増幅信号を
出力するようになっている請求項５記載のワード線駆動
回路。 - 【請求項７】 メモリセルに接続されたワード線と、ワ
ード線にワード線駆動信号を伝達するようチャネルが接
続された絶縁ゲート電界効果形のプルアップトランジス
タと、ワード線を接地電圧へつなぐようチャネルが接続
された絶縁ゲート電界効果形のプルダウントランジスタ
と、行デコーディング信号をプルアップトランジスタの
ゲートに伝達するようチャネルが接続された絶縁ゲート
電界効果形の伝達トランジスタと、デコーディング信号
を反転してプルダウントランジスタのゲートに伝達する
インバータと、を有する半導体メモリ装置において、 ゲートとドレインが互いに交差接続され、ソースに電源
電圧を昇圧した昇圧電圧を受けるようにされた第１、第
２のプルアップ手段と、行デコーディング信号の印加後
ワード線駆動信号の印加前に活性化され、ワード線駆動
信号の印加終了後に非活性化される昇圧活性化信号によ
り相補的に動作して第１、第２のプルアップ手段を接地
電圧へつなぐ第１、第２の電流源手段と、第２のプルア
ップ手段と第２の電流源手段との接続点に設けられた制
御ノードと、制御ノードの電圧により相補的に動作し、
昇圧活性化信号の非活性化時に昇圧電圧を、昇圧活性化
信号の活性時に電源電圧を、伝達トランジスタのゲート
に供給する第３、第４のプルアップ手段と、を備えるこ
とを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P23695 | 1993-11-09 | ||
| KR1019930023695A KR960011206B1 (ko) | 1993-11-09 | 1993-11-09 | 반도체메모리장치의 워드라인구동회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182860A true JPH07182860A (ja) | 1995-07-21 |
Family
ID=19367624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6274648A Pending JPH07182860A (ja) | 1993-11-09 | 1994-11-09 | 半導体メモリ装置のワード線駆動回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5467032A (ja) |
| JP (1) | JPH07182860A (ja) |
| KR (1) | KR960011206B1 (ja) |
| CN (1) | CN1097233C (ja) |
| DE (3) | DE4447754B4 (ja) |
| FR (1) | FR2712421B1 (ja) |
| IT (1) | IT1276057B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6977861B1 (en) | 2004-08-05 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device |
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|---|---|---|---|---|
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| US5544112A (en) * | 1995-06-02 | 1996-08-06 | International Business Machines Corporation | Word line driver circuit |
| JP2800730B2 (ja) * | 1995-08-17 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
| US5719507A (en) * | 1995-10-12 | 1998-02-17 | Xilinx, Inc. | Logic gate having transmission gate for electrically configurable device multiplexer |
| KR100220939B1 (ko) * | 1995-12-29 | 1999-09-15 | 김영환 | 반도체 메모리 장치의 워드라인 구동방법 |
| US5737267A (en) * | 1996-04-10 | 1998-04-07 | Townsend And Townsend And Crew Llp | Word line driver circuit |
| KR100227268B1 (ko) * | 1996-07-18 | 1999-11-01 | 윤종용 | 멀티 뱅크 메모리장치 |
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| KR100245556B1 (ko) * | 1997-05-27 | 2000-02-15 | 윤종용 | 워드 라인 구동 회로를 갖는 soi 반도체 램 장치 |
| KR100300024B1 (ko) * | 1997-11-07 | 2001-09-03 | 김영환 | 워드라인구동제어장치 |
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| KR100369393B1 (ko) | 2001-03-27 | 2003-02-05 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 |
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| US6646950B2 (en) | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
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| KR100586171B1 (ko) * | 2005-07-05 | 2006-06-07 | 삼성전자주식회사 | 시스템 온 칩에 임베드된 메모리의 워드라인 구동회로 및구동방법 |
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| KR100725993B1 (ko) * | 2005-12-28 | 2007-06-08 | 삼성전자주식회사 | 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 |
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