JPH09321047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09321047A JPH09321047A JP8153298A JP15329896A JPH09321047A JP H09321047 A JPH09321047 A JP H09321047A JP 8153298 A JP8153298 A JP 8153298A JP 15329896 A JP15329896 A JP 15329896A JP H09321047 A JPH09321047 A JP H09321047A
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- JP
- Japan
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- oxide film
- wiring
- bias
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 従来の方法で配線密集領域上に残っていた緩
やかな段差を解消し、かつ半導体装置の配線パターンに
依存しない半導体装置の製造方法を提供する。 【解決手段】 半導体基板の一主面上に素子、層間絶縁
膜としてシリコン酸化膜を形成し、ＣＭＰ（化学機械研
磨法）を用て平坦化する。次にコンタクトホール（４）
を形成し、コンタクトホールに金属を埋め込む。次に第
１の配線層としてＡｌをスパッタなどを用いてウェハー
全面に形成する。次に前記金属層をパターニングして配
線とする。つぎに、この配線の上にバイアスＣＶＤ法に
よりバイアスＥＣＲ酸化膜（７）を形成する。このとき
隣接する配線上に形成される酸化膜が、つながって一つ
の「山」とならないような条件で形成する。つぎに、そ
のバイアスＣＶＤ酸化膜（７）の上にプラズマ酸化膜
（８）を形成する。つぎに、ＣＭＰにより平坦化する半
導体装置の製造方法である。
やかな段差を解消し、かつ半導体装置の配線パターンに
依存しない半導体装置の製造方法を提供する。 【解決手段】 半導体基板の一主面上に素子、層間絶縁
膜としてシリコン酸化膜を形成し、ＣＭＰ（化学機械研
磨法）を用て平坦化する。次にコンタクトホール（４）
を形成し、コンタクトホールに金属を埋め込む。次に第
１の配線層としてＡｌをスパッタなどを用いてウェハー
全面に形成する。次に前記金属層をパターニングして配
線とする。つぎに、この配線の上にバイアスＣＶＤ法に
よりバイアスＥＣＲ酸化膜（７）を形成する。このとき
隣接する配線上に形成される酸化膜が、つながって一つ
の「山」とならないような条件で形成する。つぎに、そ
のバイアスＣＶＤ酸化膜（７）の上にプラズマ酸化膜
（８）を形成する。つぎに、ＣＭＰにより平坦化する半
導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来技術について図５（ａ）（ｂ）及び
図６（ｃ）（ｄ）に工程順に示す、図５（ａ）に示すよ
うに半導体基板（１）のに素子（不純物拡散層（２）、
ゲート（３））、層間絶縁膜（５）、コンタクトホール
（４）を形成し、コンタクトホール（４）に金属を埋め
込み、Ａｌをウェハー全面に形成し、パターニングして
配線とする工程、つぎに図５（ｂ）に示すようにプラズ
マ酸化膜（９）、Ｏ３ＴＥＯＳＮＳＧ（１０）を形成
し、つぎに図６（ｃ）に示すようにプラズマ酸化膜（１
１）を形成し、つぎに図６（ｄ）のように平坦化するも
のである。
図６（ｃ）（ｄ）に工程順に示す、図５（ａ）に示すよ
うに半導体基板（１）のに素子（不純物拡散層（２）、
ゲート（３））、層間絶縁膜（５）、コンタクトホール
（４）を形成し、コンタクトホール（４）に金属を埋め
込み、Ａｌをウェハー全面に形成し、パターニングして
配線とする工程、つぎに図５（ｂ）に示すようにプラズ
マ酸化膜（９）、Ｏ３ＴＥＯＳＮＳＧ（１０）を形成
し、つぎに図６（ｃ）に示すようにプラズマ酸化膜（１
１）を形成し、つぎに図６（ｄ）のように平坦化するも
のである。
【０００３】従来技術において、層間絶縁膜に化学機械
研磨法（ＣＭＰ）を適用する場合、ＣＭＰ前の層間絶縁
膜はプラズマ酸化膜とＯ３ＴＥＯＳＮＳＧ等との複合膜
であった。この構造の層間絶縁膜は、隣接する配線上の
酸化膜がつながってしまい、配線密集領域では疑似的な
大面積パターンとなってしまう。一方、ＣＭＰは、大面
積パターンになる程、平坦化に時間を要する。従って、
配線密集領域を持つパターンをＣＭＰで平坦化するには
配線密集領域上に形成された酸化膜による疑似大面積パ
ターンを平坦化するのに時間が掛かるものであった（パ
ターンの大きさにもよるが、ウェハーあたり６分程
度）。
研磨法（ＣＭＰ）を適用する場合、ＣＭＰ前の層間絶縁
膜はプラズマ酸化膜とＯ３ＴＥＯＳＮＳＧ等との複合膜
であった。この構造の層間絶縁膜は、隣接する配線上の
酸化膜がつながってしまい、配線密集領域では疑似的な
大面積パターンとなってしまう。一方、ＣＭＰは、大面
積パターンになる程、平坦化に時間を要する。従って、
配線密集領域を持つパターンをＣＭＰで平坦化するには
配線密集領域上に形成された酸化膜による疑似大面積パ
ターンを平坦化するのに時間が掛かるものであった（パ
ターンの大きさにもよるが、ウェハーあたり６分程
度）。
【０００４】また、最終的にも疑似大面積部分は緩やか
な段差が残ってしまう。この問題の解決策としてバイア
スＣＶＤで成膜した後、ＣＭＰを行う方法がある（ＳＥ
ＭＩテクノロジーシンポジウム’９４予稿集２５９ペー
ジ）。これには、バイアスＣＶＤ膜を成膜した後、ＣＭ
Ｐをベタ酸化膜換算で２０００Å研磨することで十分な
平坦性が得られるとある。さらに、ＣＭＰを用いない方
法が特開昭６０−１１５２３４号公報で示されている。
この方法は、配線上にバイアススパッタ法を用いて傾斜
面が残るような弱いバイアス条件で絶縁膜を堆積した
後、ＣＶＤ法または通常のスパッタ法を用いて絶縁膜を
堆積する。その後、流動性物質を塗布し、１４０℃で３
０分間加熱する。この加熱により流動性物質は完全に局
所段差を平坦化する。つぎに流動性物質とその下の絶縁
膜に対してエッチング速度が等しくなるような条件によ
りドライエッチを行いエッチバックにより平坦化するも
のである。
な段差が残ってしまう。この問題の解決策としてバイア
スＣＶＤで成膜した後、ＣＭＰを行う方法がある（ＳＥ
ＭＩテクノロジーシンポジウム’９４予稿集２５９ペー
ジ）。これには、バイアスＣＶＤ膜を成膜した後、ＣＭ
Ｐをベタ酸化膜換算で２０００Å研磨することで十分な
平坦性が得られるとある。さらに、ＣＭＰを用いない方
法が特開昭６０−１１５２３４号公報で示されている。
この方法は、配線上にバイアススパッタ法を用いて傾斜
面が残るような弱いバイアス条件で絶縁膜を堆積した
後、ＣＶＤ法または通常のスパッタ法を用いて絶縁膜を
堆積する。その後、流動性物質を塗布し、１４０℃で３
０分間加熱する。この加熱により流動性物質は完全に局
所段差を平坦化する。つぎに流動性物質とその下の絶縁
膜に対してエッチング速度が等しくなるような条件によ
りドライエッチを行いエッチバックにより平坦化するも
のである。
【０００５】
【発明が解決しようとする課題】上述したような従来技
術では、ＣＭＰに６分程度の時間を要し、かつＣＭＰ後
も疑似大面積部では緩やかな段差を生じてしまう。ま
た、ＳＥＭＩテクノロジーシンポジウム’９４予稿集２
５９ページにある方法でも、バイアスＣＶＤ膜の成長速
度が小さいので、スループットが低いという問題点があ
った。さらに、公知例（特開昭６０−１１５２３４号公
報）の方法でも、バイアススパッタに５０分間、流動性
物質の平坦化の為の加熱に３０分間とスループットが非
常に悪く、かつ疑似的大面積のようなグローバルな段差
は低減できないという問題点があった。本発明の目的
は、半導体装置の層間絶縁膜をバイアス酸化膜とプラズ
マ酸化膜の複合膜とすることにより、従来の方法で配線
密集領域上に残っていた緩やかな段差を解消し、かつ半
導体装置の配線パターンに依存しないＣＭＰ条件で平坦
化する半導体装置の製造方法を提供するものである。
術では、ＣＭＰに６分程度の時間を要し、かつＣＭＰ後
も疑似大面積部では緩やかな段差を生じてしまう。ま
た、ＳＥＭＩテクノロジーシンポジウム’９４予稿集２
５９ページにある方法でも、バイアスＣＶＤ膜の成長速
度が小さいので、スループットが低いという問題点があ
った。さらに、公知例（特開昭６０−１１５２３４号公
報）の方法でも、バイアススパッタに５０分間、流動性
物質の平坦化の為の加熱に３０分間とスループットが非
常に悪く、かつ疑似的大面積のようなグローバルな段差
は低減できないという問題点があった。本発明の目的
は、半導体装置の層間絶縁膜をバイアス酸化膜とプラズ
マ酸化膜の複合膜とすることにより、従来の方法で配線
密集領域上に残っていた緩やかな段差を解消し、かつ半
導体装置の配線パターンに依存しないＣＭＰ条件で平坦
化する半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、配線が形成さ
れた半導体基板上に、ＣＶＤ酸化膜を形成し、化学機械
研磨法を用いてＣＶＤ酸化膜を研磨し平坦化する半導体
装置の製造方法である。また本発明は、配線が形成され
た半導体基板上に、バイアスＣＶＤ酸化膜を形成した
後、プラズマ酸化膜を形成し、化学機械研磨法を用いて
配線上の前記酸化膜を研磨し平坦化する半導体装置の製
造方法である。また本発明は、配線が形成された半導体
基板上に、バイアスＣＶＤ酸化膜を形成した後、化学機
械研磨法を用いて配線上の前記酸化膜を研磨して平坦化
した後、プラズマ酸化膜を形成する半導体装置の製造方
法である。
れた半導体基板上に、ＣＶＤ酸化膜を形成し、化学機械
研磨法を用いてＣＶＤ酸化膜を研磨し平坦化する半導体
装置の製造方法である。また本発明は、配線が形成され
た半導体基板上に、バイアスＣＶＤ酸化膜を形成した
後、プラズマ酸化膜を形成し、化学機械研磨法を用いて
配線上の前記酸化膜を研磨し平坦化する半導体装置の製
造方法である。また本発明は、配線が形成された半導体
基板上に、バイアスＣＶＤ酸化膜を形成した後、化学機
械研磨法を用いて配線上の前記酸化膜を研磨して平坦化
した後、プラズマ酸化膜を形成する半導体装置の製造方
法である。
【０００７】
【作用】本発明においては、埋め込み性、平坦性の良い
バイアスＥＣＲプラズマだけで絶縁膜を形成すると成膜
のスルートップが悪いので、途中の膜厚で止め、その後
はプラズマ酸化膜を用いて所望の絶縁膜厚にするもので
ある。
バイアスＥＣＲプラズマだけで絶縁膜を形成すると成膜
のスルートップが悪いので、途中の膜厚で止め、その後
はプラズマ酸化膜を用いて所望の絶縁膜厚にするもので
ある。
【０００８】
【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態は、（１）素子が形成された半導体基板の一
主面上に、周知の技術で配線を形成する工程と、（２）
前記配線上にＣＶＤ法により酸化膜を形成し層間絶縁膜
とする工程と、（３）前記層間絶縁膜を化学機械研磨法
（以下ＣＭＰとする）により平坦化する工程を含むもの
である。また、上記層間絶縁膜はプラズマ酸化膜を上層
とし、バイアスＣＶＤ酸化膜を下層する積層構造である
ものである。
実施の形態は、（１）素子が形成された半導体基板の一
主面上に、周知の技術で配線を形成する工程と、（２）
前記配線上にＣＶＤ法により酸化膜を形成し層間絶縁膜
とする工程と、（３）前記層間絶縁膜を化学機械研磨法
（以下ＣＭＰとする）により平坦化する工程を含むもの
である。また、上記層間絶縁膜はプラズマ酸化膜を上層
とし、バイアスＣＶＤ酸化膜を下層する積層構造である
ものである。
【０００９】
【実施例１】本発明の第１の実施例を図１（ａ）（ｂ）
及び図２（ｃ）（ｄ）を参照して説明する。まず、図１
（ａ）に示すように、半導体基板であるシリコン基板
（１）の一主面上に周知の技術を持って素子（不純物拡
散層（２）、ゲート（３））を形成する。つぎに、層間
絶縁膜（５）としてシリコン酸化膜を形成する。つぎに
ＣＭＰ（化学機械研磨法）を用いて平坦化する。
及び図２（ｃ）（ｄ）を参照して説明する。まず、図１
（ａ）に示すように、半導体基板であるシリコン基板
（１）の一主面上に周知の技術を持って素子（不純物拡
散層（２）、ゲート（３））を形成する。つぎに、層間
絶縁膜（５）としてシリコン酸化膜を形成する。つぎに
ＣＭＰ（化学機械研磨法）を用いて平坦化する。
【００１０】つぎに、素子と導通をとるためのコンタク
トホール（４）を、前記層間絶縁膜（５）上に周知の技
術を持って形成する。つぎに周知の技術を持ってコンタ
クトホール（４）に金属を埋め込む。つぎに、第１の配
線層（６）としてのＡｌをスパッタなど周知の技術を用
いてウェハー全面に形成する。ついで周知の技術を用い
て前記金属層をパターニングして配線とする。ここで、
第１の配線層（６）はＡｌとしたが、ＡｌのみでなくＡ
ｌとＳｉ、Ｃｕ等との合金やＴｉ等の高融点金属との積
層構造も可能である。
トホール（４）を、前記層間絶縁膜（５）上に周知の技
術を持って形成する。つぎに周知の技術を持ってコンタ
クトホール（４）に金属を埋め込む。つぎに、第１の配
線層（６）としてのＡｌをスパッタなど周知の技術を用
いてウェハー全面に形成する。ついで周知の技術を用い
て前記金属層をパターニングして配線とする。ここで、
第１の配線層（６）はＡｌとしたが、ＡｌのみでなくＡ
ｌとＳｉ、Ｃｕ等との合金やＴｉ等の高融点金属との積
層構造も可能である。
【００１１】つぎに、図１（ｂ）に示すように、第１の
配線層（６）の上にバイアスＣＶＤ法により、バイアス
シリコン酸化膜（７）（バイアス ＥＣＲ 酸化膜）を
形成する。このとき隣接する配線上に形成される酸化膜
が、つながって一つの「山」とならないような条件で形
成しなければならない。その条件の一例は以下の通りで
ある。 ガス流量 ＳｉＨ４／Ｏ２／Ａｒ＝９０／９９
／１２９ ｓｃ ｃｍ マイクロ波パワー ２０００Ｗ ＲＦパワー １２５０Ｗ Ｈｅ圧力 ２Ｔｏｒｒ
配線層（６）の上にバイアスＣＶＤ法により、バイアス
シリコン酸化膜（７）（バイアス ＥＣＲ 酸化膜）を
形成する。このとき隣接する配線上に形成される酸化膜
が、つながって一つの「山」とならないような条件で形
成しなければならない。その条件の一例は以下の通りで
ある。 ガス流量 ＳｉＨ４／Ｏ２／Ａｒ＝９０／９９
／１２９ ｓｃ ｃｍ マイクロ波パワー ２０００Ｗ ＲＦパワー １２５０Ｗ Ｈｅ圧力 ２Ｔｏｒｒ
【００１２】つぎに、図２（ｃ）に示すように、そのバ
イアスＣＶＤ酸化膜上にプラズマ酸化膜を形成する。プ
ラズマ酸化膜の成膜条件の一例は以下の通りである。 ＴＥＯＳ流量＝１．６ｍｌ／ｍ 高周波パワー＝０．６０ｋＷ 低周波パワー＝０．４０ｋＷ 圧力＝２．２Ｔｏｒｒ このバイアスＣＶＤ酸化膜とプラズマ酸化膜の膜厚の組
み合わせの一例を示すと、 バイアスＣＶＤ酸化膜＝１．４μｍ プラズマ酸化膜＝０．５μｍ である。
イアスＣＶＤ酸化膜上にプラズマ酸化膜を形成する。プ
ラズマ酸化膜の成膜条件の一例は以下の通りである。 ＴＥＯＳ流量＝１．６ｍｌ／ｍ 高周波パワー＝０．６０ｋＷ 低周波パワー＝０．４０ｋＷ 圧力＝２．２Ｔｏｒｒ このバイアスＣＶＤ酸化膜とプラズマ酸化膜の膜厚の組
み合わせの一例を示すと、 バイアスＣＶＤ酸化膜＝１．４μｍ プラズマ酸化膜＝０．５μｍ である。
【００１３】つぎに、図２（ｄ）に示すように、ＣＭＰ
（化学機械研磨法）により平坦化する。ＣＭＰ（化学機
械研磨法）の条件の一例は、以下の通りである。 スピンドルスピード＝１５ｒｐｍ テーブルスピード＝２０ｒｐｍ ウェハー加圧＝６ｐｓｉ 裏面加圧＝３ｐｓｉ このように配線が形成された半導体基板上にＣＶＤ酸化
膜を形成し、化学機械研磨法を用いてＣＶＤ酸化膜を研
磨し平坦化するものである。
（化学機械研磨法）により平坦化する。ＣＭＰ（化学機
械研磨法）の条件の一例は、以下の通りである。 スピンドルスピード＝１５ｒｐｍ テーブルスピード＝２０ｒｐｍ ウェハー加圧＝６ｐｓｉ 裏面加圧＝３ｐｓｉ このように配線が形成された半導体基板上にＣＶＤ酸化
膜を形成し、化学機械研磨法を用いてＣＶＤ酸化膜を研
磨し平坦化するものである。
【００１４】
【実施例２】本発明の第２の実施例を図３（ａ）（ｂ）
及び図４（ｃ）（ｄ）を参照して説明する。図３（ａ）
に示すように、半導体基板（１）の一主面上に素子（不
純物拡散層（２）、ゲート（３））を形成し、層間絶縁
膜（５）を形成し、ＣＭＰ（化学機械研磨法）を用いて
平坦化し、つぎにコンタクトホール（４）を形成し、コ
ンタクトホール（４）に金属を埋め込み、Ａｌをウェハ
ー全面に形成し、ついで前記金属層をパターニングして
配線とする工程は、上述した第１の実施例の図１（ａ）
に示したところと同様である。
及び図４（ｃ）（ｄ）を参照して説明する。図３（ａ）
に示すように、半導体基板（１）の一主面上に素子（不
純物拡散層（２）、ゲート（３））を形成し、層間絶縁
膜（５）を形成し、ＣＭＰ（化学機械研磨法）を用いて
平坦化し、つぎにコンタクトホール（４）を形成し、コ
ンタクトホール（４）に金属を埋め込み、Ａｌをウェハ
ー全面に形成し、ついで前記金属層をパターニングして
配線とする工程は、上述した第１の実施例の図１（ａ）
に示したところと同様である。
【００１５】つぎに、図３（ｂ）に示すように、この配
線の上にバイアスＣＶＤ法によりシリコン酸化膜（７）
（バイアス ＥＣＲ 酸化膜）を形成する。このとき第
１の実施例と同じように、隣接する配線上に形成される
酸化膜が、つながって一つの「山」とならないような条
件で形成しなければならない。酸化膜成膜条件は第１の
実施例と同様である。つぎに、図４（ｃ）に示すよう
に、ＣＭＰにより上記バイアス酸化膜を平坦化する。Ｃ
ＭＰ条件なども第１の実施例と同様である。
線の上にバイアスＣＶＤ法によりシリコン酸化膜（７）
（バイアス ＥＣＲ 酸化膜）を形成する。このとき第
１の実施例と同じように、隣接する配線上に形成される
酸化膜が、つながって一つの「山」とならないような条
件で形成しなければならない。酸化膜成膜条件は第１の
実施例と同様である。つぎに、図４（ｃ）に示すよう
に、ＣＭＰにより上記バイアス酸化膜を平坦化する。Ｃ
ＭＰ条件なども第１の実施例と同様である。
【００１６】つぎに、図４（ｄ）に示すように、その平
坦化されたバイアスＣＶＤ酸化膜上にプラズマ酸化膜
（８）を形成する。このように、配線が形成された半導
体基板上にバイアスＣＶＤ酸化膜を形成した後、化学機
械研磨法を用いて配線上の前記酸化膜を研磨して平坦化
した後、プラズマ酸化膜を形成するするものである。
坦化されたバイアスＣＶＤ酸化膜上にプラズマ酸化膜
（８）を形成する。このように、配線が形成された半導
体基板上にバイアスＣＶＤ酸化膜を形成した後、化学機
械研磨法を用いて配線上の前記酸化膜を研磨して平坦化
した後、プラズマ酸化膜を形成するするものである。
【００１７】
【発明の効果】以上説明したように本発明は、層間絶縁
膜にバイアス酸化膜とプラズマ酸化膜の２種類を組み合
わせることにより配線密集領域でも疑似的な大面積パタ
ーンとなることがなく、従来の半分の時間の約３分で平
坦化が可能である。また、従来の層間膜構造では配線密
集領域の面積に比例して疑似的な大面積パターンが形成
されるため、パターンによりＣＭＰの条件を変えなけれ
ばならなかったが、本発明では疑似的な大面積パターン
は形成されないので、ＣＭＰ条件（研磨量）を変える必
要はない。さらに、従来の層間膜構造で配線密集領域上
に残っていた緩やかな段差も解消されるという効果を有
するものである。
膜にバイアス酸化膜とプラズマ酸化膜の２種類を組み合
わせることにより配線密集領域でも疑似的な大面積パタ
ーンとなることがなく、従来の半分の時間の約３分で平
坦化が可能である。また、従来の層間膜構造では配線密
集領域の面積に比例して疑似的な大面積パターンが形成
されるため、パターンによりＣＭＰの条件を変えなけれ
ばならなかったが、本発明では疑似的な大面積パターン
は形成されないので、ＣＭＰ条件（研磨量）を変える必
要はない。さらに、従来の層間膜構造で配線密集領域上
に残っていた緩やかな段差も解消されるという効果を有
するものである。
【図１】 本発明の第１の実施例を示す工程順断面図
【図２】 本発明の第１の実施例を示す図１に続く工程
順断面図
順断面図
【図３】 本発明の第２の実施例を示す工程順断面図
【図４】 本発明の第２の実施例を示す図１に続く工程
順断面図
順断面図
【図５】 従来例の製造方法を示す工程順断面図
【図６】 従来例の製造方法を示す工程順断面図
１：シリコン基板 ２：不純物拡散層 ３：ゲート ４：コンタクト ５：層間絶縁膜 ６：第１配線層 ７：バイアス酸化膜 ８、９、１１：プラズマ酸化膜 １０：Ｏ３ ＴＥＯＳ ＮＳＧ
Claims (3)
- 【請求項１】 配線が形成された半導体基板上に、ＣＶ
Ｄ酸化膜を形成し、化学機械研磨法を用いてＣＶＤ酸化
膜を研磨し平坦化する半導体装置の製造方法。 - 【請求項２】 配線が形成された半導体基板上に、バイ
アスＣＶＤ酸化膜を形成した後、プラズマ酸化膜を形成
し、化学機械研磨法を用いて配線上の前記酸化膜を研磨
し、平坦化する半導体装置の製造方法。 - 【請求項３】 配線が形成された半導体基板上に、バイ
アスＣＶＤ酸化膜を形成した後、化学機械研磨法を用い
て配線上の前記酸化膜を研磨して平坦化した後、プラズ
マ酸化膜を形成する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153298A JPH09321047A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置の製造方法 |
| TW086106227A TW370688B (en) | 1996-05-24 | 1997-05-10 | Method for planarizing insulation films in manufacturing semiconductor devices |
| EP97107875A EP0812007A3 (en) | 1996-05-24 | 1997-05-14 | Planarization of insulating film in formation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153298A JPH09321047A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321047A true JPH09321047A (ja) | 1997-12-12 |
Family
ID=15559424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153298A Pending JPH09321047A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0812007A3 (ja) |
| JP (1) | JPH09321047A (ja) |
| TW (1) | TW370688B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237297A (zh) * | 2010-04-29 | 2011-11-09 | 武汉新芯集成电路制造有限公司 | 金属互连结构的制作方法及平坦化工艺 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289346A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0845882A (ja) * | 1994-07-30 | 1996-02-16 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600600B2 (ja) * | 1993-12-21 | 1997-04-16 | 日本電気株式会社 | 研磨剤とその製法及びそれを用いた半導体装置の製造方法 |
| US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
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1996
- 1996-05-24 JP JP8153298A patent/JPH09321047A/ja active Pending
-
1997
- 1997-05-10 TW TW086106227A patent/TW370688B/zh active
- 1997-05-14 EP EP97107875A patent/EP0812007A3/en not_active Withdrawn
Patent Citations (2)
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| JPH0289346A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0812007A2 (en) | 1997-12-10 |
| EP0812007A3 (en) | 1998-01-14 |
| TW370688B (en) | 1999-09-21 |
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