JPH09321323A - 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子 - Google Patents
炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子Info
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Abstract
(57)【要約】
【課題】炭化けい素の下地板上に炭化けい素の低濃度層
を気相成長した基板を用いた炭化けい素半導体素子の特
性ばらつきを無くする。 【解決手段】炭化けい素の下地板１の被成長面の表面を
エッチングし、下地板１と同じ導電型でほぼ同じ不純物
濃度の伝導度矯正層２を３μｍ以上積層し、その上に低
濃度層３を積層する。下地板１からの結晶欠陥の伝播が
伝導度矯正層２内に止まり、結晶性の良い低濃度層３と
なる。また、伝導度矯正層２においては、結晶欠陥の電
気伝導度に及ぼす影響が、ドープされた高濃度の不純物
によりマスクされる。
を気相成長した基板を用いた炭化けい素半導体素子の特
性ばらつきを無くする。 【解決手段】炭化けい素の下地板１の被成長面の表面を
エッチングし、下地板１と同じ導電型でほぼ同じ不純物
濃度の伝導度矯正層２を３μｍ以上積層し、その上に低
濃度層３を積層する。下地板１からの結晶欠陥の伝播が
伝導度矯正層２内に止まり、結晶性の良い低濃度層３と
なる。また、伝導度矯正層２においては、結晶欠陥の電
気伝導度に及ぼす影響が、ドープされた高濃度の不純物
によりマスクされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を形成
する炭化けい素基板とその表面処理方法およびその炭化
けい素基板を用いた炭化けい素半導体素子に関する。
する炭化けい素基板とその表面処理方法およびその炭化
けい素基板を用いた炭化けい素半導体素子に関する。
【０００２】
【従来の技術】高周波、大電力の制御を目的として、シ
リコンを用いた電力用半導体素子（以下パワーデバイス
と称する）では、各種の工夫により高性能化が進められ
ている。しかし、パワーデバイスは高温や放射線等の存
在下で使用されることもあり、そのような条件下ではシ
リコンデバイスは使用できないこともある。また、シリ
コンのパワーデバイスより更に高性能のパワーデバイス
を求める声に対して、新しい材料の適用が検討されてい
る。例えば、炭化けい素は広い禁制帯幅（６Ｈ型で２．
９３Ｖ）をもつため、高温での電気伝導度の制御性や耐
放射線性に優れ、またシリコンより約１桁高い絶縁破壊
電圧をもつため、高耐圧デバイスへの適用が可能と見ら
れる。さらに、炭化けい素はシリコンの約２倍の電子飽
和ドリフト速度をもつので、高周波大電力制御にも適す
ると見られている。最近６Ｈ−や４Ｈ−炭化けい素の単
結晶が、かなり高品質で製造できるようになってきてい
る。これらは、閃亜鉛鉱型とウルツ鉱型とが積層された
形のアルファ相炭化けい素である。
リコンを用いた電力用半導体素子（以下パワーデバイス
と称する）では、各種の工夫により高性能化が進められ
ている。しかし、パワーデバイスは高温や放射線等の存
在下で使用されることもあり、そのような条件下ではシ
リコンデバイスは使用できないこともある。また、シリ
コンのパワーデバイスより更に高性能のパワーデバイス
を求める声に対して、新しい材料の適用が検討されてい
る。例えば、炭化けい素は広い禁制帯幅（６Ｈ型で２．
９３Ｖ）をもつため、高温での電気伝導度の制御性や耐
放射線性に優れ、またシリコンより約１桁高い絶縁破壊
電圧をもつため、高耐圧デバイスへの適用が可能と見ら
れる。さらに、炭化けい素はシリコンの約２倍の電子飽
和ドリフト速度をもつので、高周波大電力制御にも適す
ると見られている。最近６Ｈ−や４Ｈ−炭化けい素の単
結晶が、かなり高品質で製造できるようになってきてい
る。これらは、閃亜鉛鉱型とウルツ鉱型とが積層された
形のアルファ相炭化けい素である。
【０００３】しかし、このように材質的に優れた炭化け
い素でも、その優れた材料特性をパワーデバイスに応用
するためには、シリコンデバイスと同様に、炭化けい素
基板の表面を鏡面に仕上げた後、炭化けい素層をエピタ
キシャル成長させたり、ドナー不純物やアクセプタ不純
物をドーピングしたり、金属膜や酸化膜を形成する等の
工程が必要となる。
い素でも、その優れた材料特性をパワーデバイスに応用
するためには、シリコンデバイスと同様に、炭化けい素
基板の表面を鏡面に仕上げた後、炭化けい素層をエピタ
キシャル成長させたり、ドナー不純物やアクセプタ不純
物をドーピングしたり、金属膜や酸化膜を形成する等の
工程が必要となる。
【０００４】
【発明が解決しようとする課題】ところで、炭化けい素
においては、シリコン基板と違って、不純物の拡散が起
き難く、特に拡散深さの深い拡散領域の形成は困難であ
る。そのため、エピタキシャル成長による層形成が多用
されている。パワーデバイスを指向する炭化けい素デバ
イスの基板としては、６Ｈ−ＳｉＣや、４Ｈ−ＳｉＣが
一般的に用いられている。電気伝導度の大きい（すなわ
ち高不純物濃度の）６Ｈ−ＳｉＣ単結晶の小片上に電気
伝導度の小さい（すなわち低不純物濃度の）層をエピタ
キシャル成長し、その層の表面にショットキー電極を設
けて、炭化けい素のショットキーダイオードを試作した
ところ、耐圧、漏れ電流、オン電圧等の特性が安定せ
ず、非常にばらつきが見られた。
においては、シリコン基板と違って、不純物の拡散が起
き難く、特に拡散深さの深い拡散領域の形成は困難であ
る。そのため、エピタキシャル成長による層形成が多用
されている。パワーデバイスを指向する炭化けい素デバ
イスの基板としては、６Ｈ−ＳｉＣや、４Ｈ−ＳｉＣが
一般的に用いられている。電気伝導度の大きい（すなわ
ち高不純物濃度の）６Ｈ−ＳｉＣ単結晶の小片上に電気
伝導度の小さい（すなわち低不純物濃度の）層をエピタ
キシャル成長し、その層の表面にショットキー電極を設
けて、炭化けい素のショットキーダイオードを試作した
ところ、耐圧、漏れ電流、オン電圧等の特性が安定せ
ず、非常にばらつきが見られた。
【０００５】不良原因調査のため点接触電流電圧法（以
下ＰＣＩＶ法と略す）により、ショットキーダイオード
の厚さ方向の電気伝導度の分布を測定した。その測定結
果を図２に示す。図から、成長層の厚さ方向に電気伝導
度の分布があることがわかる。すなわち、炭化けい素下
地板１とエピタキシャル成長層１０との界面付近で、、
電気伝導度が次第に低下する領域がある。このような分
布が現れる原因として以下のものを挙げることができ
る。
下ＰＣＩＶ法と略す）により、ショットキーダイオード
の厚さ方向の電気伝導度の分布を測定した。その測定結
果を図２に示す。図から、成長層の厚さ方向に電気伝導
度の分布があることがわかる。すなわち、炭化けい素下
地板１とエピタキシャル成長層１０との界面付近で、、
電気伝導度が次第に低下する領域がある。このような分
布が現れる原因として以下のものを挙げることができ
る。
【０００６】エピタキシャル成長に用いられる下地板用
の炭化けい素単結晶の結晶性は現状ではシリコン基板に
遠く及ばず、積層欠陥をはじめとする結晶欠陥や表面不
完全層を多く含んでいる。また欠陥の面内分布がかなり
大きいことも観察されている。そのような炭化けい素単
結晶を下地板として気相成長をするため、下地板上に成
長するエピタキシャル成長層にも下地板の結晶欠陥が引
き継がれ、電気伝導度の分布となって現れていると考え
られる。炭化けい素下地板とエピタキシャル成長層との
界面に近い部分は、ドーピングされた不純物量は少な
く、本来電気伝導度が小さいはずであるが、多数の結晶
欠陥のため電気伝導度が大きくなっているのである。こ
のような、厚さ方向の伝導度分布によって、ショットキ
ーデバイスの半導体デバイス特性にバラツキを生じたも
のと考えられる。下地板の結晶性の改善や、成膜プロセ
スの改良のためには、日々努力が払われているが、今の
ところこの分布を解消できる方法はない。
の炭化けい素単結晶の結晶性は現状ではシリコン基板に
遠く及ばず、積層欠陥をはじめとする結晶欠陥や表面不
完全層を多く含んでいる。また欠陥の面内分布がかなり
大きいことも観察されている。そのような炭化けい素単
結晶を下地板として気相成長をするため、下地板上に成
長するエピタキシャル成長層にも下地板の結晶欠陥が引
き継がれ、電気伝導度の分布となって現れていると考え
られる。炭化けい素下地板とエピタキシャル成長層との
界面に近い部分は、ドーピングされた不純物量は少な
く、本来電気伝導度が小さいはずであるが、多数の結晶
欠陥のため電気伝導度が大きくなっているのである。こ
のような、厚さ方向の伝導度分布によって、ショットキ
ーデバイスの半導体デバイス特性にバラツキを生じたも
のと考えられる。下地板の結晶性の改善や、成膜プロセ
スの改良のためには、日々努力が払われているが、今の
ところこの分布を解消できる方法はない。
【０００７】以上の問題に鑑みて本発明の目的は、電気
伝導度の厚さ方向の分布の影響を解消するように炭化け
い素下地板上にエピタキシャル成長した炭化けい素基板
とその製造方法、およびその基板を使用して特性の安定
した炭化けい素半導体素子を提供することにある。
伝導度の厚さ方向の分布の影響を解消するように炭化け
い素下地板上にエピタキシャル成長した炭化けい素基板
とその製造方法、およびその基板を使用して特性の安定
した炭化けい素半導体素子を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の炭化けい素半導体基板は、炭化けい素単結
晶の下地板上に、下地板と同じ導電型で、結晶欠陥の影
響をマスクする程高濃度の不純物を含んだ炭化けい素の
伝導度矯正層および下地板より電気伝導度の小さい炭化
けい素の低濃度層をエピタキシャル成長したものとす
る。
に、本発明の炭化けい素半導体基板は、炭化けい素単結
晶の下地板上に、下地板と同じ導電型で、結晶欠陥の影
響をマスクする程高濃度の不純物を含んだ炭化けい素の
伝導度矯正層および下地板より電気伝導度の小さい炭化
けい素の低濃度層をエピタキシャル成長したものとす
る。
【０００９】そのようにすれば、伝導度矯正層のドープ
した不純物の電気伝導度への寄与が、欠陥によるものよ
り圧倒的に大きく、従来見られたような欠陥の伝播によ
る電気伝導度の分布は解消される。特に、炭化けい素基
板がアルファ相炭化けい素単結晶でであるものとする。
アルファ相炭化けい素であれば、結晶性の良い単結晶が
比較的容易に得られ、＜０００１＞方向は、キャリアの
移動度が大きい。
した不純物の電気伝導度への寄与が、欠陥によるものよ
り圧倒的に大きく、従来見られたような欠陥の伝播によ
る電気伝導度の分布は解消される。特に、炭化けい素基
板がアルファ相炭化けい素単結晶でであるものとする。
アルファ相炭化けい素であれば、結晶性の良い単結晶が
比較的容易に得られ、＜０００１＞方向は、キャリアの
移動度が大きい。
【００１０】そして、エピタキシャル成長をおこなう下
地面が（０００１）けい素面から＜１１、−２、０＞方
向へ３度以上オフ研磨された面、または（０００、−
１）炭素面から＜１１、−２、０＞方向へ３度以上オフ
研磨された面であるものとする。（０００１）けい素面
または（０００、−１）炭素面から＜１１、−２、０＞
方向へ３度以上オフ研磨された面であれば、結晶面間の
ステップが多く、エピタキシャル成長し易い。
地面が（０００１）けい素面から＜１１、−２、０＞方
向へ３度以上オフ研磨された面、または（０００、−
１）炭素面から＜１１、−２、０＞方向へ３度以上オフ
研磨された面であるものとする。（０００１）けい素面
または（０００、−１）炭素面から＜１１、−２、０＞
方向へ３度以上オフ研磨された面であれば、結晶面間の
ステップが多く、エピタキシャル成長し易い。
【００１１】更に、伝導度矯正層の不純物濃度が１×１
０18ｃｍ-3以上であるものとする。また、伝導度矯正層
が、下地板とほぼ同じ電気伝導度をもつものでもよい。
そのような不純物濃度、電気伝導度であれば、結晶欠陥
の影響が不純物によってマスクされる。そして、伝導度
矯正層の厚さが３μｍ以上であることが重要である。
０18ｃｍ-3以上であるものとする。また、伝導度矯正層
が、下地板とほぼ同じ電気伝導度をもつものでもよい。
そのような不純物濃度、電気伝導度であれば、結晶欠陥
の影響が不純物によってマスクされる。そして、伝導度
矯正層の厚さが３μｍ以上であることが重要である。
【００１２】伝導度矯正層の厚さが厚いため、結晶欠陥
の伝播が伝導度矯正層内で止まり、その上に成長した炭
化けい素結晶膜は、結晶性がよくなる。伝導度矯正層お
よび低濃度層を炭化けい素基板の製造方法としては、ま
ず、エピタキシャル成長前の下地板の表面層を、０．５
〜１０μｍ除去することが重要である。
の伝播が伝導度矯正層内で止まり、その上に成長した炭
化けい素結晶膜は、結晶性がよくなる。伝導度矯正層お
よび低濃度層を炭化けい素基板の製造方法としては、ま
ず、エピタキシャル成長前の下地板の表面層を、０．５
〜１０μｍ除去することが重要である。
【００１３】炭化けい素半導体基板の表面状態の分布を
小さくするため第一段階として、市販の下地板にはμｍ
オーダーの研磨キズが残っているので、これをまず取り
除く。上記研磨キズを消すため、取り除く表面厚さは
０．５〜１０μｍ必要である。０．５μｍ未満では不十
分であり、１０μｍ超過では無駄である。表面層除去の
方法としては、例えば、直径が１μｍ以下の研磨砥粒の
ダイヤモンドペーストにより鏡面研磨する方法がある。
１μｍ以上の研磨砥粒では、傷が消えない。
小さくするため第一段階として、市販の下地板にはμｍ
オーダーの研磨キズが残っているので、これをまず取り
除く。上記研磨キズを消すため、取り除く表面厚さは
０．５〜１０μｍ必要である。０．５μｍ未満では不十
分であり、１０μｍ超過では無駄である。表面層除去の
方法としては、例えば、直径が１μｍ以下の研磨砥粒の
ダイヤモンドペーストにより鏡面研磨する方法がある。
１μｍ以上の研磨砥粒では、傷が消えない。
【００１４】他の方法としては、ふっ素を含む反応性ガ
スと酸素またはアルゴンの混合ガス中において、例え
ば、ガスの全圧力は１〜１００Ｐａ、時間は５〜３０
分、パワーは１〜１０Ｗ・ｃｍ-2なる条件の反応性イオ
ンエッチングにより除去することもできる。このような
条件で０．５〜１０μｍの表面層が除去できる。更に、
他の方法として、ドライまたはウェットの雰囲気におい
て１０００〜１３００℃に加熱して、下地板上に厚さ１
μｍ以上の酸化けい素膜を形成し、その酸化膜をエッチ
ング除去する方法でもよい。
スと酸素またはアルゴンの混合ガス中において、例え
ば、ガスの全圧力は１〜１００Ｐａ、時間は５〜３０
分、パワーは１〜１０Ｗ・ｃｍ-2なる条件の反応性イオ
ンエッチングにより除去することもできる。このような
条件で０．５〜１０μｍの表面層が除去できる。更に、
他の方法として、ドライまたはウェットの雰囲気におい
て１０００〜１３００℃に加熱して、下地板上に厚さ１
μｍ以上の酸化けい素膜を形成し、その酸化膜をエッチ
ング除去する方法でもよい。
【００１５】ある厚さの酸化けい素膜を形成すれば、そ
の約１／２の厚さの炭化けい素が消費される。従って、
１μｍの酸化けい素膜を形成すれば、０．５μｍ以上の
表面層が除去されたことになる。１０００℃未満の温度
での酸化速度は非常に遅く、実用的でない。１３００℃
超過の温度での酸化は、容器、治具類として用いる石英
が軟化してしまう。
の約１／２の厚さの炭化けい素が消費される。従って、
１μｍの酸化けい素膜を形成すれば、０．５μｍ以上の
表面層が除去されたことになる。１０００℃未満の温度
での酸化速度は非常に遅く、実用的でない。１３００℃
超過の温度での酸化は、容器、治具類として用いる石英
が軟化してしまう。
【００１６】最終的な表面仕上げの方法としては、基板
の被成長面をＨ2 希釈したＨＣｌ濃度が０．１〜５％の
雰囲気中で１２００〜１５００℃に加熱し、１〜３０分
間気相エッチングして０．１μｍ以上エッチングするの
がよい。炭化けい素の（０００１）けい素面と（００
０、−１）炭素面ではエッチング材に対する性質が異な
るためそれぞれの面で違う方法を用いなければならな
い。この方法は、エピタキシャル成長直前の基板処理法
として、（０００１）けい素面に対して有効な方法であ
ると言われた［特開平７−６９７１号公報参照］が、本
発明者らの実験によれば、むしろ成長面が（０００、−
１）炭素面である場合に有効な方法であって、表面不完
全層を取り除き原子オーダーの平坦面が得られる。０．
１％未満のＨＣｌ濃度や１２００℃未満の温度では、エ
ッチングをおこなえない。また５％を越える濃度や１５
００℃を越える温度では、下地板を不均一にエッチング
し、表面を粗面にしてしまう。
の被成長面をＨ2 希釈したＨＣｌ濃度が０．１〜５％の
雰囲気中で１２００〜１５００℃に加熱し、１〜３０分
間気相エッチングして０．１μｍ以上エッチングするの
がよい。炭化けい素の（０００１）けい素面と（００
０、−１）炭素面ではエッチング材に対する性質が異な
るためそれぞれの面で違う方法を用いなければならな
い。この方法は、エピタキシャル成長直前の基板処理法
として、（０００１）けい素面に対して有効な方法であ
ると言われた［特開平７−６９７１号公報参照］が、本
発明者らの実験によれば、むしろ成長面が（０００、−
１）炭素面である場合に有効な方法であって、表面不完
全層を取り除き原子オーダーの平坦面が得られる。０．
１％未満のＨＣｌ濃度や１２００℃未満の温度では、エ
ッチングをおこなえない。また５％を越える濃度や１５
００℃を越える温度では、下地板を不均一にエッチング
し、表面を粗面にしてしまう。
【００１７】別の最終的な表面仕上げの方法としては、
基板の被処理面をＨ2 雰囲気中で１５００〜１７００℃
の間で加熱し、５〜９０分間気相エッチングして０．１
μｍ以上エッチングしてもよい。この方法は、特に成長
面が（０００１）けい素面である場合に有効な方法であ
る。［例えば、Hallin, C. 他：Inst. Phys. Conf. Se
r. No.142: p.613 (1996) 参照] 上記のような炭化けい素基板を用いた炭化けい素半導体
素子では、従来見られたような欠陥の伝播による電気伝
導度の分布はほとんど解消される。また伝導度矯正層表
面は処理を施した基板表面よりもさらに結晶性がよくな
っており、この面上に成長する低濃度層内の伝導度分布
は安定したものとなる。また同一ウェハ上から作製した
デバイス間のばらつきも小さくなる。
基板の被処理面をＨ2 雰囲気中で１５００〜１７００℃
の間で加熱し、５〜９０分間気相エッチングして０．１
μｍ以上エッチングしてもよい。この方法は、特に成長
面が（０００１）けい素面である場合に有効な方法であ
る。［例えば、Hallin, C. 他：Inst. Phys. Conf. Se
r. No.142: p.613 (1996) 参照] 上記のような炭化けい素基板を用いた炭化けい素半導体
素子では、従来見られたような欠陥の伝播による電気伝
導度の分布はほとんど解消される。また伝導度矯正層表
面は処理を施した基板表面よりもさらに結晶性がよくな
っており、この面上に成長する低濃度層内の伝導度分布
は安定したものとなる。また同一ウェハ上から作製した
デバイス間のばらつきも小さくなる。
【００１８】半導体素子としては、二つの主電極が、炭
化けい素半導体基板の対向する面上に設けられているも
の特に、低濃度層上にシヨットキー電極を形成したショ
ットキーダイオード、低濃度層の表面層に下地板と逆導
電型の拡散領域を形成した接合型ダイオードとする。そ
のようないわゆる縦型の半導体素子では、空乏層が炭化
けい素単結晶基板の厚さ方向に延び、また電流は主面に
対して垂直方向に流れ、下地板と成長層との界面を通過
する。従ってその方向の電気伝導度に分布があると、そ
の影響を受けやすい半導体素子であったが、電気伝導度
の分布が解消され、特性が安定する。
化けい素半導体基板の対向する面上に設けられているも
の特に、低濃度層上にシヨットキー電極を形成したショ
ットキーダイオード、低濃度層の表面層に下地板と逆導
電型の拡散領域を形成した接合型ダイオードとする。そ
のようないわゆる縦型の半導体素子では、空乏層が炭化
けい素単結晶基板の厚さ方向に延び、また電流は主面に
対して垂直方向に流れ、下地板と成長層との界面を通過
する。従ってその方向の電気伝導度に分布があると、そ
の影響を受けやすい半導体素子であったが、電気伝導度
の分布が解消され、特性が安定する。
【００１９】
【発明の実施の形態】上記課題解決のため本発明は、下
地基板となる炭化けい素単結晶に表面処理を施し、この
下地基板上にエピタキシャル成長した成長層が、下地板
と同じ導電型で、例えば、不純物濃度が１×１０18ｃｍ
-3以上というように下地板から伝播する結晶欠陥の影響
をマスクする程高濃度の不純物を含んだ炭化けい素の伝
導度矯正層および下地板より電気伝導度の小さい炭化け
い素の低濃度層とからなる炭化けい素成長層を積層した
炭化けい素基板を使用するものである。
地基板となる炭化けい素単結晶に表面処理を施し、この
下地基板上にエピタキシャル成長した成長層が、下地板
と同じ導電型で、例えば、不純物濃度が１×１０18ｃｍ
-3以上というように下地板から伝播する結晶欠陥の影響
をマスクする程高濃度の不純物を含んだ炭化けい素の伝
導度矯正層および下地板より電気伝導度の小さい炭化け
い素の低濃度層とからなる炭化けい素成長層を積層した
炭化けい素基板を使用するものである。
【００２０】以下図面を参照しながら本発明の実施例を
説明する。 ［実施例１］本発明第一の実施例のショットキーダイオ
ードの断面を図３に示す。導電型はｎ型で、不純物濃度
が１×１０18ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板
１の上に、ｎ型で不純物濃度が１×１０18ｃｍ-3、厚さ
５μｍの高濃度層（以下、この層を伝導度矯正層２と呼
ぶ）および、ｎ型で不純物濃度が１×１０ 16ｃｍ-3、厚
さ５μｍの低濃度層３が積層されている。４は下地板１
の裏面に蒸着したオーミック電極、５は金蒸着膜のショ
ットキー電極である。
説明する。 ［実施例１］本発明第一の実施例のショットキーダイオ
ードの断面を図３に示す。導電型はｎ型で、不純物濃度
が１×１０18ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板
１の上に、ｎ型で不純物濃度が１×１０18ｃｍ-3、厚さ
５μｍの高濃度層（以下、この層を伝導度矯正層２と呼
ぶ）および、ｎ型で不純物濃度が１×１０ 16ｃｍ-3、厚
さ５μｍの低濃度層３が積層されている。４は下地板１
の裏面に蒸着したオーミック電極、５は金蒸着膜のショ
ットキー電極である。
【００２１】このショットキーダイオードの製造方法を
以下に述べる。伝導度矯正層２および低濃度層３の成長
方法は熱気相成長法である。まず、研磨された６Ｈ型炭
化けい素単結晶の下地板１を用意する。下地板１はダイ
サーにより５ｍｍ角のチップに切り分ける。本実施例で
は、（０００１）けい素面から＜１１、−２、０＞方向
に約３．５度傾けて研磨した面を使用した。砥粒径が１
μｍのダイヤモンドペーストを用いてバフで鏡面研磨し
た後、下地板１の表面を有機溶剤洗浄と酸洗浄とで清浄
にする。
以下に述べる。伝導度矯正層２および低濃度層３の成長
方法は熱気相成長法である。まず、研磨された６Ｈ型炭
化けい素単結晶の下地板１を用意する。下地板１はダイ
サーにより５ｍｍ角のチップに切り分ける。本実施例で
は、（０００１）けい素面から＜１１、−２、０＞方向
に約３．５度傾けて研磨した面を使用した。砥粒径が１
μｍのダイヤモンドペーストを用いてバフで鏡面研磨し
た後、下地板１の表面を有機溶剤洗浄と酸洗浄とで清浄
にする。
【００２２】次にエピタキシャル成長する（０００１）
けい素面（正確にはその３．５度のオフアングル面）を
上にして下地板１を、炭化けい素で被覆した黒鉛のサセ
プタに載せる。下地板１を載せたサセプタを気相成長装
置の反応管内に挿入し、１Ｐａ以下の真空に引く。そし
て、１３００℃に加熱し、水素ガスと塩化水素ガスとが
それぞれ毎分１Ｌ、３ｍＬの流量の混合ガスを流して、
下地板１の表面を５分間エッチングする。サセプタの加
熱法は高周波誘導加熱である。
けい素面（正確にはその３．５度のオフアングル面）を
上にして下地板１を、炭化けい素で被覆した黒鉛のサセ
プタに載せる。下地板１を載せたサセプタを気相成長装
置の反応管内に挿入し、１Ｐａ以下の真空に引く。そし
て、１３００℃に加熱し、水素ガスと塩化水素ガスとが
それぞれ毎分１Ｌ、３ｍＬの流量の混合ガスを流して、
下地板１の表面を５分間エッチングする。サセプタの加
熱法は高周波誘導加熱である。
【００２３】続いて１５００℃に加熱して、水素ガス、
モノシランガス、プロパンガスと窒素ガスがそれぞれ毎
分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．２ｍＬの流量
の混合ガスを２時間流す。すると、下地板１上に６Ｈ型
炭化けい素の伝導度矯正層２がエピタキシャル成長す
る。伝導度矯正層２の膜厚は５μｍである。続いて低濃
度層の成長をおこなうが、その前にいったん試料を反応
管より取り出し、治具等を交換する。下地板１の洗浄を
おこない、伝導度矯正層を成膜した場合と同じ方法で気
相エッチングをして熱気相成長をする。１５００℃で水
素ガス、モノシランガス、プロパンガス、チッソガスが
それぞれ毎分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．０
０２ｍＬの流量の混合ガスを１時間流す。すると、６Ｈ
型炭化けい素の低濃度層３が、エピタキシャル成長す
る。低濃度層３の膜厚は２．５μｍである。
モノシランガス、プロパンガスと窒素ガスがそれぞれ毎
分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．２ｍＬの流量
の混合ガスを２時間流す。すると、下地板１上に６Ｈ型
炭化けい素の伝導度矯正層２がエピタキシャル成長す
る。伝導度矯正層２の膜厚は５μｍである。続いて低濃
度層の成長をおこなうが、その前にいったん試料を反応
管より取り出し、治具等を交換する。下地板１の洗浄を
おこない、伝導度矯正層を成膜した場合と同じ方法で気
相エッチングをして熱気相成長をする。１５００℃で水
素ガス、モノシランガス、プロパンガス、チッソガスが
それぞれ毎分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．０
０２ｍＬの流量の混合ガスを１時間流す。すると、６Ｈ
型炭化けい素の低濃度層３が、エピタキシャル成長す
る。低濃度層３の膜厚は２．５μｍである。
【００２４】次に、電極を形成する。基板の裏面すなわ
ち（０００、−１）炭素面にニッケルを２００ｎｍの厚
さになるように真空蒸着し、アルゴン雰囲気中におい
て、１２００℃で１０分間、加熱処理をおこなって、オ
ーミックなカソード電極４とする。それから、（０００
１）けい素面に厚さが２００ｎｍ、直径が２００μｍと
なるように金を真空蒸着し、ショットキー電極５とす
る。
ち（０００、−１）炭素面にニッケルを２００ｎｍの厚
さになるように真空蒸着し、アルゴン雰囲気中におい
て、１２００℃で１０分間、加熱処理をおこなって、オ
ーミックなカソード電極４とする。それから、（０００
１）けい素面に厚さが２００ｎｍ、直径が２００μｍと
なるように金を真空蒸着し、ショットキー電極５とす
る。
【００２５】図１は、上記方法で作製したショットキー
ダイオードの炭化けい素基板のＰＣＩＶ測定の結果であ
る。伝導度矯正層２の電気伝導度が下地板１のそれとほ
ぼ同じであり厚さ方向の分布がないことがわかる。これ
は、伝導度矯正層２にドープされた窒素原子の濃度が高
いためである。すなわち、窒素原子の濃度が１×１０ 18
ｃｍ-3程度あれば、結晶欠陥の影響をマスクできる程多
いと思われる。低濃度側の限界は厳密に調べたわけでは
ないが、一つの目安としては、下地板と同じ不純物濃度
が基準になるであろう。
ダイオードの炭化けい素基板のＰＣＩＶ測定の結果であ
る。伝導度矯正層２の電気伝導度が下地板１のそれとほ
ぼ同じであり厚さ方向の分布がないことがわかる。これ
は、伝導度矯正層２にドープされた窒素原子の濃度が高
いためである。すなわち、窒素原子の濃度が１×１０ 18
ｃｍ-3程度あれば、結晶欠陥の影響をマスクできる程多
いと思われる。低濃度側の限界は厳密に調べたわけでは
ないが、一つの目安としては、下地板と同じ不純物濃度
が基準になるであろう。
【００２６】また、伝導度矯正層２と低濃度層３の界面
で急峻に変化しているが、これは、下地板１からの結晶
欠陥の伝播が、５μｍの伝導度矯正層２内でほぼ終わっ
ているためと考えられる。追加実験によれば、高濃度に
ドープされた伝導度矯正層２を４μｍ以上堆積すれば、
低濃度層３は下地板１の結晶欠陥の影響が避けられるこ
とがわかった。
で急峻に変化しているが、これは、下地板１からの結晶
欠陥の伝播が、５μｍの伝導度矯正層２内でほぼ終わっ
ているためと考えられる。追加実験によれば、高濃度に
ドープされた伝導度矯正層２を４μｍ以上堆積すれば、
低濃度層３は下地板１の結晶欠陥の影響が避けられるこ
とがわかった。
【００２７】以上の方法により得られたショットキーダ
イオードの逆方向耐圧特性は、室温で均一に５００Ｖ以
上あり、５００Ｖ印加時の漏れ電流は約１０ｍＡ・ｃｍ
-2であった。これは、低濃度層３の厚さとそのキャリア
濃度から得られる理論耐圧とほぼ等しい値である。 ［実施例２］実施例１の方法で、同一ロットのウェハ
（３０ｍｍφ）から切り出した多数の炭化けい素小片
（５ｍｍ角）を用いてショットキーダイオードを試作し
たところ、半導体素子特性にばらつきが見出される場合
があった。この原因は炭化けい素下地板の表面状態の不
均一性、すなわち平坦性や結晶性の分布によると考え、
前処理法を改良した方法を試みた。
イオードの逆方向耐圧特性は、室温で均一に５００Ｖ以
上あり、５００Ｖ印加時の漏れ電流は約１０ｍＡ・ｃｍ
-2であった。これは、低濃度層３の厚さとそのキャリア
濃度から得られる理論耐圧とほぼ等しい値である。 ［実施例２］実施例１の方法で、同一ロットのウェハ
（３０ｍｍφ）から切り出した多数の炭化けい素小片
（５ｍｍ角）を用いてショットキーダイオードを試作し
たところ、半導体素子特性にばらつきが見出される場合
があった。この原因は炭化けい素下地板の表面状態の不
均一性、すなわち平坦性や結晶性の分布によると考え、
前処理法を改良した方法を試みた。
【００２８】上記の実施例１の素子作製では、下地板１
の被成長面を、１μｍのダイヤモンドペーストを用いて
バフ研磨し、有機溶剤洗浄と酸洗浄とで清浄にした後、
気相エッチングを経て熱気相成長をおこなったが、本実
施例では、研磨処理した後、更に表面不完全層を取り除
くため、下地板１表面の反応性イオンエッチング（以下
ＲＩＥ）と熱酸化をおこなった。ＲＩＥは例えば８３％
の四フッ化炭素（ＣＦ 4 ）と１７％の酸素（Ｏ2 ）との
混合ガスを用い、圧力を約５Ｐａ、パワーを２Ｗ・ｃｍ
-2、時間を２０分とした。（０００１）けい素面をその
まま酸化すると、表面に凹凸を生じるので、その前に上
記のようにＲＩＥをおこなった方がよい。下地板１の熱
酸化の条件は１２００℃×２５時間のウェット酸化であ
る。このとき、酸化けい素膜の厚さは、約１μｍにな
る。更に有機溶剤洗浄と酸洗浄で清浄にする。酸洗浄で
はふっ酸処理を含み、上記の酸化膜がエッチング除去さ
れる。
の被成長面を、１μｍのダイヤモンドペーストを用いて
バフ研磨し、有機溶剤洗浄と酸洗浄とで清浄にした後、
気相エッチングを経て熱気相成長をおこなったが、本実
施例では、研磨処理した後、更に表面不完全層を取り除
くため、下地板１表面の反応性イオンエッチング（以下
ＲＩＥ）と熱酸化をおこなった。ＲＩＥは例えば８３％
の四フッ化炭素（ＣＦ 4 ）と１７％の酸素（Ｏ2 ）との
混合ガスを用い、圧力を約５Ｐａ、パワーを２Ｗ・ｃｍ
-2、時間を２０分とした。（０００１）けい素面をその
まま酸化すると、表面に凹凸を生じるので、その前に上
記のようにＲＩＥをおこなった方がよい。下地板１の熱
酸化の条件は１２００℃×２５時間のウェット酸化であ
る。このとき、酸化けい素膜の厚さは、約１μｍにな
る。更に有機溶剤洗浄と酸洗浄で清浄にする。酸洗浄で
はふっ酸処理を含み、上記の酸化膜がエッチング除去さ
れる。
【００２９】次にエピタキシャル成長する（０００１）
けい素面（正確にはその３．５度のオフアングル面）を
上にして下地板１を、炭化けい素で被覆した黒鉛のサセ
プタにのせる。下地基板１を載せたサセプタを気相成長
装置の反応管内に挿入し、１Ｐａ以下の真空に引く。そ
して下地板１上に生じた自然酸化膜を取り除くため気相
エッチングをおこなう。ここでは水素ガスを毎分１Ｌの
流量で流しながら１６００℃で３０分間加熱する。サセ
プタの加熱法は高周波誘導加熱である。後述する（００
０、−１）炭素面の場合のように、塩化水素を添加する
と、表面に凹凸を生じるので、水素のみを使用する。
けい素面（正確にはその３．５度のオフアングル面）を
上にして下地板１を、炭化けい素で被覆した黒鉛のサセ
プタにのせる。下地基板１を載せたサセプタを気相成長
装置の反応管内に挿入し、１Ｐａ以下の真空に引く。そ
して下地板１上に生じた自然酸化膜を取り除くため気相
エッチングをおこなう。ここでは水素ガスを毎分１Ｌの
流量で流しながら１６００℃で３０分間加熱する。サセ
プタの加熱法は高周波誘導加熱である。後述する（００
０、−１）炭素面の場合のように、塩化水素を添加する
と、表面に凹凸を生じるので、水素のみを使用する。
【００３０】続いて実施例１と同様にして、伝導度矯正
層２および低濃度層３の成長をおこなった。更に、基板
の裏面すなわち（０００、−１）炭素面にカソード電極
４、それから、（０００１）けい素面に厚さが２００ｎ
ｍ、直径が２００μｍの金のショットキー電極５を形成
し、ショットキーダイオードとした。以上の方法により
得られたショットキーダイオードの逆方向耐圧特性は、
室温で均一に５００Ｖ以上あり、５００Ｖ印加時の漏れ
電流は約１０ｍＡ・ｃｍ-2であった。さらに直径３０ｍ
ｍの炭化けい素基板から５ｍｍ角のチップを５個任意に
切り出して、上記方法で多数のショットキーダイオード
の作製を繰り返したが、チップ内およびチップ間の逆方
向耐圧特性のばらつきはほとんど無かった。これは本実
施例の前処理の効果を示していると考えられる。
層２および低濃度層３の成長をおこなった。更に、基板
の裏面すなわち（０００、−１）炭素面にカソード電極
４、それから、（０００１）けい素面に厚さが２００ｎ
ｍ、直径が２００μｍの金のショットキー電極５を形成
し、ショットキーダイオードとした。以上の方法により
得られたショットキーダイオードの逆方向耐圧特性は、
室温で均一に５００Ｖ以上あり、５００Ｖ印加時の漏れ
電流は約１０ｍＡ・ｃｍ-2であった。さらに直径３０ｍ
ｍの炭化けい素基板から５ｍｍ角のチップを５個任意に
切り出して、上記方法で多数のショットキーダイオード
の作製を繰り返したが、チップ内およびチップ間の逆方
向耐圧特性のばらつきはほとんど無かった。これは本実
施例の前処理の効果を示していると考えられる。
【００３１】上記方法で作製したショットキーダイオー
ドの炭化けい素基板のＰＣＩＶ測定は、図１とほぼ同じ
になった。伝導度矯正層２の電気伝導度は下地基板１の
それとほぼ同じであり厚さ方向の分布がなく、伝導度矯
正層２と低濃度層３の界面で急峻に変化し、伝導度矯正
層２内では、再び厚さ方向の分布がない。これは下地基
板１からの結晶欠陥の伝播が５μｍの伝導度矯正層２内
で終わっているためと考えられる。
ドの炭化けい素基板のＰＣＩＶ測定は、図１とほぼ同じ
になった。伝導度矯正層２の電気伝導度は下地基板１の
それとほぼ同じであり厚さ方向の分布がなく、伝導度矯
正層２と低濃度層３の界面で急峻に変化し、伝導度矯正
層２内では、再び厚さ方向の分布がない。これは下地基
板１からの結晶欠陥の伝播が５μｍの伝導度矯正層２内
で終わっているためと考えられる。
【００３２】実施例１で、伝導度矯正層２を成長する前
に下地基板を研磨等で表面処理しない場合には伝導度矯
正層は４μｍ必要であったが、実施例２のように、基板
の表面処理をおこなった場合には、高濃度にドープされ
た伝導度矯正層２を３μｍ以上堆積すれば、低濃度層３
は下地基板１の結晶欠陥の影響を避けられることがわか
った。
に下地基板を研磨等で表面処理しない場合には伝導度矯
正層は４μｍ必要であったが、実施例２のように、基板
の表面処理をおこなった場合には、高濃度にドープされ
た伝導度矯正層２を３μｍ以上堆積すれば、低濃度層３
は下地基板１の結晶欠陥の影響を避けられることがわか
った。
【００３３】［実施例３］実施例１、２の素子作製で
は、下地板１の（０００１）けい素面（正確にはその
３．５度のオフアングル面）上にエピタキシャル法で伝
導度矯正層２と低濃度層３を成長し、（０００、−１）
炭素面上にカソード電極４を形成した。一方、成長プロ
セスを適切なものとすることによって、下地板の（００
０、−１）炭素面上にエピタキシャル層を成長し、（０
００１）けい素面にカソード電極を形成したショットキ
ーダイオードとすることも可能である。
は、下地板１の（０００１）けい素面（正確にはその
３．５度のオフアングル面）上にエピタキシャル法で伝
導度矯正層２と低濃度層３を成長し、（０００、−１）
炭素面上にカソード電極４を形成した。一方、成長プロ
セスを適切なものとすることによって、下地板の（００
０、−１）炭素面上にエピタキシャル層を成長し、（０
００１）けい素面にカソード電極を形成したショットキ
ーダイオードとすることも可能である。
【００３４】このショットキーダイオードの作製方法を
以下に述べる。まず研磨された６Ｈ型炭化けい素単結晶
の下地基板１を用意する。下地基板１はダイサーにより
５ｍｍ角のチップに切り分ける。本実施例では、（００
０、−１）炭素面から＜１１、−２、０＞方向に３．５
度傾けて研磨した面を使用した。下地基板１の表面を１
μｍのダイヤモンドペーストを用いてバフ研磨する。次
に表面不完全層を取り除くため下地基板の酸化をおこな
う。酸化条件は１２００℃×４時間のウェット酸化であ
る。このとき、酸化けい素膜の厚さは、約１．２μｍに
なる。実施例２の（０００１）けい素面の酸化の場合に
比べて、酸化速度が速く、短時間で厚い酸化膜を形成す
ることができる。更に有機溶剤洗浄と酸洗浄で清浄にす
る。酸洗浄にはふっ酸処理を含み、上記の酸化膜がエッ
チング除去される。
以下に述べる。まず研磨された６Ｈ型炭化けい素単結晶
の下地基板１を用意する。下地基板１はダイサーにより
５ｍｍ角のチップに切り分ける。本実施例では、（００
０、−１）炭素面から＜１１、−２、０＞方向に３．５
度傾けて研磨した面を使用した。下地基板１の表面を１
μｍのダイヤモンドペーストを用いてバフ研磨する。次
に表面不完全層を取り除くため下地基板の酸化をおこな
う。酸化条件は１２００℃×４時間のウェット酸化であ
る。このとき、酸化けい素膜の厚さは、約１．２μｍに
なる。実施例２の（０００１）けい素面の酸化の場合に
比べて、酸化速度が速く、短時間で厚い酸化膜を形成す
ることができる。更に有機溶剤洗浄と酸洗浄で清浄にす
る。酸洗浄にはふっ酸処理を含み、上記の酸化膜がエッ
チング除去される。
【００３５】次にエピタキシャル成長する（０００、−
１）炭素面（正確にはその３．５度のオフアングル面）
を上にして、下地板１を炭化けい素で被覆した黒鉛のサ
セプタにのせる。下地板１をのせたサセプタを気相成長
装置の反応管内に挿入し、約１Ｐａの真空にひく。そし
て下地基板１上に生じた自然酸化膜を取り除くため気相
エッチングをおこなう。ここでは水素ガスと塩化水素ガ
スをそれぞれ毎分１Ｌ、３ｍＬの流量で混ぜた混合ガス
を流しながら１４００℃で５分間加熱する。サセプタの
加熱法は高周波誘導加熱である。
１）炭素面（正確にはその３．５度のオフアングル面）
を上にして、下地板１を炭化けい素で被覆した黒鉛のサ
セプタにのせる。下地板１をのせたサセプタを気相成長
装置の反応管内に挿入し、約１Ｐａの真空にひく。そし
て下地基板１上に生じた自然酸化膜を取り除くため気相
エッチングをおこなう。ここでは水素ガスと塩化水素ガ
スをそれぞれ毎分１Ｌ、３ｍＬの流量で混ぜた混合ガス
を流しながら１４００℃で５分間加熱する。サセプタの
加熱法は高周波誘導加熱である。
【００３６】続いて１５００℃に加熱して、水素ガス、
モノシランガス、プロパンガスと窒素ガスをそれぞれ毎
分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．２ｍＬの流量
の混合ガスを２時間流す。すると下地板１上に６Ｈ型炭
化けい素の伝導度矯正層２がエピタキシャル成長する。
続いて低濃度層の成長をおこなうが、その前にいったん
試料を反応管より取り出し、治具等を交換する。下地板
１の洗浄をおこない、伝導度矯正層を成膜する場合と同
じ方法で気相エッチングをして成長にはいる。１５００
℃に加熱して、水素ガス、モノシランガス、プロパンガ
スと窒素ガスとをそれぞれ毎分３Ｌ、０．３ｍＬ、０．
２５ｍＬ、０．００２ｍＬの流量の混合ガスを１時間流
す。すると伝導度矯正層２上に６Ｈ型炭化けい素の低濃
度層３がエピタキシャル成長する。伝導度矯正層２の膜
厚は５μｍ、低濃度層３の膜厚は２．５μｍである。伝
導度矯正層２および低濃度層３の成長方法は熱気相成長
法である。
モノシランガス、プロパンガスと窒素ガスをそれぞれ毎
分３Ｌ、０．３ｍＬ、０．２５ｍＬ、０．２ｍＬの流量
の混合ガスを２時間流す。すると下地板１上に６Ｈ型炭
化けい素の伝導度矯正層２がエピタキシャル成長する。
続いて低濃度層の成長をおこなうが、その前にいったん
試料を反応管より取り出し、治具等を交換する。下地板
１の洗浄をおこない、伝導度矯正層を成膜する場合と同
じ方法で気相エッチングをして成長にはいる。１５００
℃に加熱して、水素ガス、モノシランガス、プロパンガ
スと窒素ガスとをそれぞれ毎分３Ｌ、０．３ｍＬ、０．
２５ｍＬ、０．００２ｍＬの流量の混合ガスを１時間流
す。すると伝導度矯正層２上に６Ｈ型炭化けい素の低濃
度層３がエピタキシャル成長する。伝導度矯正層２の膜
厚は５μｍ、低濃度層３の膜厚は２．５μｍである。伝
導度矯正層２および低濃度層３の成長方法は熱気相成長
法である。
【００３７】次に電極を形成する。基板の裏面すなわち
（０００１）けい素面にニッケルを２００ｎｍの厚さに
なるように真空蒸着し、アルゴン雰囲気中において１２
００℃で１０分間加熱しオーミックなカソード電極４と
する。それから（０００−１）炭素面に厚さが２００ｎ
ｍ、直径が２００μｍとなるように金を真空蒸着し、シ
ョットキー電極５とする。
（０００１）けい素面にニッケルを２００ｎｍの厚さに
なるように真空蒸着し、アルゴン雰囲気中において１２
００℃で１０分間加熱しオーミックなカソード電極４と
する。それから（０００−１）炭素面に厚さが２００ｎ
ｍ、直径が２００μｍとなるように金を真空蒸着し、シ
ョットキー電極５とする。
【００３８】以上の方法により得られたショットキーダ
イオードの逆方向耐圧特性は、室温で均一に５００Ｖ以
上であった。５００Ｖ印加時の漏れ電流は約１０ｍＡ・
ｃｍ -2であった。さらに直径３０ｍｍの炭化けい素基板
から５ｍｍ角のチップを５個任意に切り出して、上記方
法で多数のショットキーダイオードの作製を繰り返した
が、チップ内およびチップ間の逆方向耐圧特性のばらつ
きはほとんど無かった。これは本実施例の前処理の効果
を示していると考えられる。
イオードの逆方向耐圧特性は、室温で均一に５００Ｖ以
上であった。５００Ｖ印加時の漏れ電流は約１０ｍＡ・
ｃｍ -2であった。さらに直径３０ｍｍの炭化けい素基板
から５ｍｍ角のチップを５個任意に切り出して、上記方
法で多数のショットキーダイオードの作製を繰り返した
が、チップ内およびチップ間の逆方向耐圧特性のばらつ
きはほとんど無かった。これは本実施例の前処理の効果
を示していると考えられる。
【００３９】上記方法で作製したショットキーダイオー
ドの炭化けい素基板のＰＣＩＶ測定は、図１とほぼ同じ
になった。この実施例でも高濃度にドープされた伝導度
矯正層２を３μｍ以上堆積すれば、低濃度層３は下地基
板１の結晶欠陥の影響を避けられることがわかった。 ［実施例４］図４は本発明第二の実施例のプレーナ型の
ｐｎダイオードの断面を示している。
ドの炭化けい素基板のＰＣＩＶ測定は、図１とほぼ同じ
になった。この実施例でも高濃度にドープされた伝導度
矯正層２を３μｍ以上堆積すれば、低濃度層３は下地基
板１の結晶欠陥の影響を避けられることがわかった。 ［実施例４］図４は本発明第二の実施例のプレーナ型の
ｐｎダイオードの断面を示している。
【００４０】導電型がｎ型で、不純物濃度が１×１０18
ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板１の（０００
１）けい素面の３．５度オフアングル面上に、ｎ型で不
純物濃度が１×１０18ｃｍ-3、厚さ５μｍの伝導度矯正
層２および、ｎ型で不純物濃度が１×１０16ｃｍ-3、厚
さ２．５μｍの低濃度層３が堆積されている。その低濃
度層３の表面層に、ｐアノード領域６が形成されてい
る。４は下地板１の裏面に蒸着したオーミック電極、７
はｐアノード領域６に接触して設けられたアルミニウム
蒸着膜のアノード電極である。以下にこの素子の作製方
法を述べる先ず、実施例２のショットキーダイオードの
製造方法と同様の方法で、伝導度矯正層２と低濃度層３
をエピタキシャル成長する。次に低濃度層３の表面に酸
化けい素膜８を形成する。酸化はウェット酸素の雰囲気
中で、１２００℃、６０分間行う。酸化けい素膜８の厚
さは約５０ｎｍである。ホトリソグラフィ技術を用いて
その酸化けい素膜８に直径２００μｍの窓を開ける。こ
の窓から加速電圧３０、９０、１８０ｋｅＶでアルミニ
ウムをイオン注入する。ドーズ量はそれぞれの加速電圧
に対して、６．１１×１０13、１．５７×１０14、２．
８０×１０14ｃｍ-2である。注入温度は室温である。こ
の試料をアルゴン雰囲気中で１７００℃、１０分間アニ
ールして、ｐアノード領域６が形成される。その後、窓
開口部にアルミニウムをマスクで選択蒸着して、アノー
ド電極７を形成し、下地板１の裏面にニッケルの真空蒸
着により、カソード電極４を形成する。
ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板１の（０００
１）けい素面の３．５度オフアングル面上に、ｎ型で不
純物濃度が１×１０18ｃｍ-3、厚さ５μｍの伝導度矯正
層２および、ｎ型で不純物濃度が１×１０16ｃｍ-3、厚
さ２．５μｍの低濃度層３が堆積されている。その低濃
度層３の表面層に、ｐアノード領域６が形成されてい
る。４は下地板１の裏面に蒸着したオーミック電極、７
はｐアノード領域６に接触して設けられたアルミニウム
蒸着膜のアノード電極である。以下にこの素子の作製方
法を述べる先ず、実施例２のショットキーダイオードの
製造方法と同様の方法で、伝導度矯正層２と低濃度層３
をエピタキシャル成長する。次に低濃度層３の表面に酸
化けい素膜８を形成する。酸化はウェット酸素の雰囲気
中で、１２００℃、６０分間行う。酸化けい素膜８の厚
さは約５０ｎｍである。ホトリソグラフィ技術を用いて
その酸化けい素膜８に直径２００μｍの窓を開ける。こ
の窓から加速電圧３０、９０、１８０ｋｅＶでアルミニ
ウムをイオン注入する。ドーズ量はそれぞれの加速電圧
に対して、６．１１×１０13、１．５７×１０14、２．
８０×１０14ｃｍ-2である。注入温度は室温である。こ
の試料をアルゴン雰囲気中で１７００℃、１０分間アニ
ールして、ｐアノード領域６が形成される。その後、窓
開口部にアルミニウムをマスクで選択蒸着して、アノー
ド電極７を形成し、下地板１の裏面にニッケルの真空蒸
着により、カソード電極４を形成する。
【００４１】この実施例２のｐｎ接合ダイオードの逆方
向耐圧は、室温で５００Ｖ以上で、ほぼ設計耐圧と同じ
であり、５００Ｖ印加時の漏れ電流は１０ｍＡ・ｃｍ-2
であった。 ［実施例５］実施例４と同様にして、下地板の（００
０、−１）炭素面上にエピタキシャル層を成長し、（０
００１）けい素面にカソード電極を形成したプレーナ型
のｐｎダイオードとすることも可能である。
向耐圧は、室温で５００Ｖ以上で、ほぼ設計耐圧と同じ
であり、５００Ｖ印加時の漏れ電流は１０ｍＡ・ｃｍ-2
であった。 ［実施例５］実施例４と同様にして、下地板の（００
０、−１）炭素面上にエピタキシャル層を成長し、（０
００１）けい素面にカソード電極を形成したプレーナ型
のｐｎダイオードとすることも可能である。
【００４２】実施例３のショットキーダイオードの作製
方法と同様の方法で、すなわち導電型がｎ型で不純物濃
度が１×１０18ｃｍ-3の６Ｈ型炭化けい素単結晶の下地
板の（０００、−１）炭素面の３．５度オフアングル面
上に、表面処理を施してからｎ型で不純物濃度が１×１
０18ｃｍ-3、厚さ５μｍの伝導度矯正層および、ｎ型で
不純物濃度が１×１０16ｃｍ-3、厚さ２．５μｍの低濃
度層をエピタキシャル成長する。次に低濃度層の表面に
酸化けい素膜を形成する。酸化はウェット酸素の雰囲気
で１２００℃、６０分間おこなう。酸化けい素膜の厚さ
は約３００ｎｍである。ホトリソグラフィ技術を用いて
その酸化けい素膜に直径２００μｍの窓を開ける。この
窓から加速電圧３０、９０、１８０ｋｅＶでアルミニウ
ムをイオン注入する。ドーズ量はそれぞれの加速電圧に
対して、６×１０13、２×１０14、３×１０14ｃｍ-2で
ある。注入温度は室温である。この試料をアルゴン雰囲
気中で１８００℃、１０分間アニールして、ｐアノード
領域が形成される。その後、窓開口部にアルミニウムを
マスクで選択蒸着してアノード電極を形成し、下地板の
裏面にニッケルの真空蒸着によりカソード電極を形成す
る。
方法と同様の方法で、すなわち導電型がｎ型で不純物濃
度が１×１０18ｃｍ-3の６Ｈ型炭化けい素単結晶の下地
板の（０００、−１）炭素面の３．５度オフアングル面
上に、表面処理を施してからｎ型で不純物濃度が１×１
０18ｃｍ-3、厚さ５μｍの伝導度矯正層および、ｎ型で
不純物濃度が１×１０16ｃｍ-3、厚さ２．５μｍの低濃
度層をエピタキシャル成長する。次に低濃度層の表面に
酸化けい素膜を形成する。酸化はウェット酸素の雰囲気
で１２００℃、６０分間おこなう。酸化けい素膜の厚さ
は約３００ｎｍである。ホトリソグラフィ技術を用いて
その酸化けい素膜に直径２００μｍの窓を開ける。この
窓から加速電圧３０、９０、１８０ｋｅＶでアルミニウ
ムをイオン注入する。ドーズ量はそれぞれの加速電圧に
対して、６×１０13、２×１０14、３×１０14ｃｍ-2で
ある。注入温度は室温である。この試料をアルゴン雰囲
気中で１８００℃、１０分間アニールして、ｐアノード
領域が形成される。その後、窓開口部にアルミニウムを
マスクで選択蒸着してアノード電極を形成し、下地板の
裏面にニッケルの真空蒸着によりカソード電極を形成す
る。
【００４３】この実施例５のｐｎ接合ダイオードの逆方
向耐圧は、室温で５００Ｖ以上でほぼ設計耐圧と同じで
あり、５００Ｖ印加時の漏れ電流は１０ｍＡ・ｃｍ-2で
あった。更に、直径３０ｍｍの炭化けい素基板から５ｍ
ｍ角のチップを５個切り出して、上記方法で多数のｐｎ
ダイオードの作製を繰り返したが、チップ内およびチッ
プ間の逆方向耐圧特性のばらつきはほとんど無かった。
向耐圧は、室温で５００Ｖ以上でほぼ設計耐圧と同じで
あり、５００Ｖ印加時の漏れ電流は１０ｍＡ・ｃｍ-2で
あった。更に、直径３０ｍｍの炭化けい素基板から５ｍ
ｍ角のチップを５個切り出して、上記方法で多数のｐｎ
ダイオードの作製を繰り返したが、チップ内およびチッ
プ間の逆方向耐圧特性のばらつきはほとんど無かった。
【００４４】［実施例６］図５は本発明第三の実施例の
トレンチ型ＭＯＳＦＥＴの断面を示している。導電型が
ｎ型で、不純物濃度が１×１０18ｃｍ-3の６Ｈ型炭化け
い素単結晶の下地板１の（０００１）けい素面の３．５
度オフアングル面上に、ｎ型で不純物濃度が１×１０18
ｃｍ-3、厚さ５μｍの伝導度矯正層２および、ｎ型で不
純物濃度が１×１０16ｃｍ-3、厚さ５μｍの低濃度層
３、ｐ型で不純物濃度が４×１０ 17ｃｍ-3、厚さ１μｍ
のｐベース層９が順次堆積されている。ｐベース層９堆
積時のドーパントとしては、アルミニウムを用いた。そ
のｐベース層９の表面層に、窒素イオンの注入および熱
処理によりｎソース領域１１が形成されている。ｎソー
ス領域１１の表面から低濃度層３に達するトレンチ１２
が形成され、そのトレンチ１２の内部には、酸化けい素
膜のゲート絶縁膜１３を介して多結晶けい素のゲート電
極層１４が埋めこまれている。１５は下地板１の裏面に
形成したニッケル蒸着膜のドレイン電極、１６はｎソー
ス領域１１に接触して設けられたソース電極である。図
示していないが、ゲート電極層１４に接触する金属膜の
ゲート電極が設けられることもある。
トレンチ型ＭＯＳＦＥＴの断面を示している。導電型が
ｎ型で、不純物濃度が１×１０18ｃｍ-3の６Ｈ型炭化け
い素単結晶の下地板１の（０００１）けい素面の３．５
度オフアングル面上に、ｎ型で不純物濃度が１×１０18
ｃｍ-3、厚さ５μｍの伝導度矯正層２および、ｎ型で不
純物濃度が１×１０16ｃｍ-3、厚さ５μｍの低濃度層
３、ｐ型で不純物濃度が４×１０ 17ｃｍ-3、厚さ１μｍ
のｐベース層９が順次堆積されている。ｐベース層９堆
積時のドーパントとしては、アルミニウムを用いた。そ
のｐベース層９の表面層に、窒素イオンの注入および熱
処理によりｎソース領域１１が形成されている。ｎソー
ス領域１１の表面から低濃度層３に達するトレンチ１２
が形成され、そのトレンチ１２の内部には、酸化けい素
膜のゲート絶縁膜１３を介して多結晶けい素のゲート電
極層１４が埋めこまれている。１５は下地板１の裏面に
形成したニッケル蒸着膜のドレイン電極、１６はｎソー
ス領域１１に接触して設けられたソース電極である。図
示していないが、ゲート電極層１４に接触する金属膜の
ゲート電極が設けられることもある。
【００４５】［実施例７］下地板の（０００、−１）炭
素面上にエピタキシャル層を成長し、（０００１）けい
素面にドレイン電極を形成したトレンチ型ＭＯＳＦＥＴ
とすることも可能である。そのようなトレンチ型ＭＯＳ
ＦＥＴの断面図は図５に示した実施例６のものとほぼ同
じになる。製造方法も、下地板およびその上のエピタキ
シャル層の成層工程が変わるだけで、それ以降の工程は
同じでよい。
素面上にエピタキシャル層を成長し、（０００１）けい
素面にドレイン電極を形成したトレンチ型ＭＯＳＦＥＴ
とすることも可能である。そのようなトレンチ型ＭＯＳ
ＦＥＴの断面図は図５に示した実施例６のものとほぼ同
じになる。製造方法も、下地板およびその上のエピタキ
シャル層の成層工程が変わるだけで、それ以降の工程は
同じでよい。
【００４６】実施例７のトレンチ型ＭＯＳＦＥＴは、実
施例６のトレンチ型ＭＯＳＦＥＴと同様に、チップ内と
チップ間の耐圧、漏れ電流等のばらつきがなく、均一な
特性を示した。 ［実施例８］図６は本発明第四の実施例の炭化けい素サ
イリスタの断面を示している。
施例６のトレンチ型ＭＯＳＦＥＴと同様に、チップ内と
チップ間の耐圧、漏れ電流等のばらつきがなく、均一な
特性を示した。 ［実施例８］図６は本発明第四の実施例の炭化けい素サ
イリスタの断面を示している。
【００４７】導電型がｐ型で、不純物濃度が１×１０18
ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板１の（０００
１）けい素面の３．５度オフアングル面上に、ｐ型で不
純物濃度が１×１０18ｃｍ-3、厚さ５μｍの伝導度矯正
層２および、ｎ型で不純物濃度が１×１０16ｃｍ-3、厚
さ５μｍの低濃度層３、ｐ型で不純物濃度が４×１０ 17
ｃｍ-3、厚さ１μｍのｐベース層９が堆積されている。
そのｐベース層９の表面層に、窒素イオンの選択的な注
入および熱処理により、ｎカソード領域１７が形成され
ている。ｐベース層９の表面には、アルミニウム蒸着膜
のゲート電極１８が形成されている。１９は下地板１の
裏面に蒸着したアノード電極、２０はｎカソード領域１
７に接触して設けられたカソード電極である。
ｃｍ-3の６Ｈ型炭化けい素単結晶の下地板１の（０００
１）けい素面の３．５度オフアングル面上に、ｐ型で不
純物濃度が１×１０18ｃｍ-3、厚さ５μｍの伝導度矯正
層２および、ｎ型で不純物濃度が１×１０16ｃｍ-3、厚
さ５μｍの低濃度層３、ｐ型で不純物濃度が４×１０ 17
ｃｍ-3、厚さ１μｍのｐベース層９が堆積されている。
そのｐベース層９の表面層に、窒素イオンの選択的な注
入および熱処理により、ｎカソード領域１７が形成され
ている。ｐベース層９の表面には、アルミニウム蒸着膜
のゲート電極１８が形成されている。１９は下地板１の
裏面に蒸着したアノード電極、２０はｎカソード領域１
７に接触して設けられたカソード電極である。
【００４８】［実施例９］下地板の（０００、−１）炭
素面上にエピタキシャル層を成長し、（０００１）けい
素面にアノード電極を形成したサイリスタとすることも
可能である。そのようなサイリスタの断面図は図６に示
した実施例８のものとほぼ同じになる。製造方法も、下
地板およびその上のエピタキシャル層の成層工程が変わ
るだけで、それ以降の工程は同じでよい。
素面上にエピタキシャル層を成長し、（０００１）けい
素面にアノード電極を形成したサイリスタとすることも
可能である。そのようなサイリスタの断面図は図６に示
した実施例８のものとほぼ同じになる。製造方法も、下
地板およびその上のエピタキシャル層の成層工程が変わ
るだけで、それ以降の工程は同じでよい。
【００４９】実施例９のサイリスタは、実施例８のサイ
リスタと同様に、チップ内とチップ間の耐圧、漏れ電流
等のばらつきがなく、均一な特性を示した。
リスタと同様に、チップ内とチップ間の耐圧、漏れ電流
等のばらつきがなく、均一な特性を示した。
【００５０】
【発明の効果】以上説明したように本発明においては、
炭化けい素単結晶の下地板上に、下地板と同じ導電型
で、結晶欠陥の影響をマスクできる高濃度の不純物を含
んだ炭化けい素の伝導度矯正層および下地板より電気伝
導度の小さい炭化けい素の低濃度層をエピタキシャル成
長した炭化けい素半導体基板を用い半導体装置を製造し
た。 特に、表面不完全層を取り除く適切な表面処理を
施し、その上にエピタキシャル成長した炭化けい素半導
体基板を用いることにより、下地板の結晶欠陥の影響を
除去し、炭化けい素半導体素子の特性の安定化が実現で
き、また再現性も大きく向上した。
炭化けい素単結晶の下地板上に、下地板と同じ導電型
で、結晶欠陥の影響をマスクできる高濃度の不純物を含
んだ炭化けい素の伝導度矯正層および下地板より電気伝
導度の小さい炭化けい素の低濃度層をエピタキシャル成
長した炭化けい素半導体基板を用い半導体装置を製造し
た。 特に、表面不完全層を取り除く適切な表面処理を
施し、その上にエピタキシャル成長した炭化けい素半導
体基板を用いることにより、下地板の結晶欠陥の影響を
除去し、炭化けい素半導体素子の特性の安定化が実現で
き、また再現性も大きく向上した。
【図１】本発明の実施例１のショットキーダイオードの
炭化けい素基板断面における電気伝導度分布図
炭化けい素基板断面における電気伝導度分布図
【図２】従来のショットキーダイオードの断面における
電気伝導度分布図
電気伝導度分布図
【図３】本発明の実施例１のショットキーダイオードの
断面図
断面図
【図４】本発明の実施例４のｐｎ接合ダイオードの断面
図
図
【図５】本発明の実施例６のＭＯＳＦＥＴの断面図
【図６】本発明の実施例８のサイリスタの断面図
１ 下地板 ２ 伝導度矯正層 ３ 低濃度層 ４ カソード電極 ５ ショットキー電極 ６ ｐアノード領域 ７ アノード電極 ８ 酸化けい素膜 ９ ｐベース領域 １０ エピタキシャル成長層 １１ ｎソース領域 １２ トレンチ １３ ゲート絶縁膜 １４ ゲート電極層 １５ ドレイン電極 １６ ソース電極 １７ ｎカソード領域 １８ ゲート電極 １９ アノード電極 ２０ カソード電極
Claims (26)
- 【請求項１】炭化けい素単結晶の下地板上に、下地板と
同じ導電型で、結晶欠陥の影響をマスクする程高濃度の
不純物を含んだ炭化けい素の伝導度矯正層および下地板
より電気伝導度の小さい炭化けい素の低濃度層をエピタ
キシャル成長したことを特徴とする炭化けい素半導体基
板。 - 【請求項２】炭化けい素半導体基板がアルファ相炭化け
い素単結晶であることを特徴とする請求項１記載の炭化
けい素半導体基板。 - 【請求項３】エピタキシャル成長をおこなう下地面が
（０００１）けい素面から＜１１、−２、０＞方向へ３
度以上オフ研磨された面であることを特徴とする請求項
２記載の炭化けい素半導体基板。 - 【請求項４】エピタキシャル成長をおこなう下地面が
（０００、−１）炭素面から＜１１、−２、０＞方向へ
３度以上オフ研磨された面であることを特徴とする請求
項２記載の炭化けい素半導体基板。 - 【請求項５】伝導度矯正層の不純物濃度が１×１０18ｃ
ｍ-3以上であることを特徴とする請求項１ないし４のい
ずれかに記載の炭化けい素半導体基板。 - 【請求項６】伝導度矯正層が、下地板とほぼ同じ電気伝
導度をもつことを特徴とする請求項５記載の炭化けい素
半導体基板。 - 【請求項７】伝導度矯正層の厚さが３μｍ以上であるこ
とを特徴とする請求項１ないし６のいずれかに記載の炭
化けい素半導体基板。 - 【請求項８】炭化けい素単結晶の下地板上に、下地板と
同じ導電型で、結晶欠陥の影響をマスクする程高濃度の
不純物を含んだ炭化けい素の伝導度矯正層および下地板
より電気伝導度の小さい炭化けい素の低濃度層をエピタ
キシャル成長した炭化けい素半導体基板の製造方法にお
いて、エピタキシャル成長前の下地板の表面層を、０．
５〜１０μｍ除去することを特徴とする炭化けい素半導
体基板の製造方法。 - 【請求項９】エピタキシャル成長前の下地板の表面を、
ダイヤモンドペーストで鏡面研磨することを特徴とする
請求項８記載の炭化けい素半導体基板の製造方法。 - 【請求項１０】直径が１μｍ以下の研磨砥粒を用いるこ
とを特徴とする請求項９記載の炭化けい素半導体基板の
製造方法。 - 【請求項１１】エピタキシャル成長前の下地板の表面層
を、反応性イオンエッチングにより除去することを特徴
とする請求項８ないし１０のいずれかに記載の炭化けい
素半導体基板の製造方法。 - 【請求項１２】基板の被成長面をふっ素を含む反応性ガ
スと酸素またはアルゴンの混合ガス中においてエッチン
グすることを特徴とする請求項１１記載の炭化けい素半
導体基板の製造方法。 - 【請求項１３】ガスの全圧力は１〜１００Ｐａ、時間は
５〜３０分、パワーは１〜１０Ｗ・ｃｍ-2なる条件で反
応性イオンエッチングをおこなうことを特徴とする請求
項１２記載の炭化けい素半導体基板の製造方法。 - 【請求項１４】エピタキシャル成長前の下地板の表面を
熱酸化し、その酸化けい素膜をエッチング除去すること
を特徴とする請求項８ないし１３のいずれかに記載の炭
化けい素半導体基板の製造方法。 - 【請求項１５】下地板の表面をドライ酸化またはウェッ
ト酸化の雰囲気において１０００〜１３００℃に加熱
し、酸化けい素膜を形成することを特徴とする請求項１
４記載の炭化けい素半導体基板の製造方法。 - 【請求項１６】形成する酸化けい素膜の厚さが１μｍ以
上であることを特徴とする請求項１５記載の炭化けい素
半導体基板の製造方法。 - 【請求項１７】エピタキシャル成長前の被成長面がほぼ
（０００１）けい素面であることを特徴とする請求項１
１ないし１６のいずれかに記載の炭化けい素半導体基板
の製造方法。 - 【請求項１８】基板の被処理面である（０００１）けい
素面をＨ2 雰囲気中で１５００〜１７００℃に加熱し、
気相エッチングすることを特徴とする請求項１７に記載
の炭化けい素半導体基板の製造方法。 - 【請求項１９】気相エッチングの時間が５〜９０分であ
ることを特徴とする請求項１８記載の炭化けい素半導体
基板の製造方法。 - 【請求項２０】基板の被成長面である（０００、−１）
炭素面をＨ2 希釈したＨＣｌ雰囲気中で１２００〜１５
００℃に加熱し、気相エッチングすることを特徴とする
請求項８ないし１６のいずれかに記載の炭化けい素半導
体基板の製造方法。 - 【請求項２１】気相エッチングの時間が１〜３０分であ
り、ＨＣｌ濃度が０．１〜５％であることを特徴とする
請求項２０記載の炭化けい素半導体基板の製造方法。 - 【請求項２２】気相エッチングにより被エッチング面を
０．１μｍ以上除去することを特徴とする請求項１８な
いし２１のいずれかに記載の炭化けい素半導体基板の製
造方法。 - 【請求項２３】請求項１ないし７のいずれかに記載の炭
化けい素半導体基板を用いたことを特徴とする炭化けい
素半導体素子。 - 【請求項２４】二つの主電極が、炭化けい素半導体基板
の対向する面上に設けられていることを特徴とする請求
項２３記載の炭化けい素半導体素子。 - 【請求項２５】炭化けい素の低濃度層上にシヨットキー
電極、下地板の表面にオーミック電極を設けたことを特
徴とする請求項２４記載の炭化けい素半導体素子。 - 【請求項２６】炭化けい素の低濃度層の表面層に下地板
と逆導電型の拡散領域を形成し、その拡散領域の表面上
にオーミック電極、下地板の表面にオーミック電極を設
けたことを特徴とする請求項２４記載の炭化けい素半導
体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33651196A JP3230650B2 (ja) | 1996-03-27 | 1996-12-17 | 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子 |
| DE19712796A DE19712796B4 (de) | 1996-03-27 | 1997-03-26 | Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-71608 | 1996-03-27 | ||
| JP7160896 | 1996-03-27 | ||
| JP33651196A JP3230650B2 (ja) | 1996-03-27 | 1996-12-17 | 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321323A true JPH09321323A (ja) | 1997-12-12 |
| JP3230650B2 JP3230650B2 (ja) | 2001-11-19 |
Family
ID=26412720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33651196A Expired - Lifetime JP3230650B2 (ja) | 1996-03-27 | 1996-12-17 | 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3230650B2 (ja) |
| DE (1) | DE19712796B4 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246397A (ja) * | 2001-02-16 | 2002-08-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2003282888A (ja) * | 2002-03-22 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置およびその製法 |
| JP2004200234A (ja) * | 2002-12-16 | 2004-07-15 | Hoya Advanced Semiconductor Technologies Co Ltd | 半導体及び半導体基板、その製造方法、並びに半導体素子 |
| JP2004531065A (ja) * | 2001-05-23 | 2004-10-07 | ヴラム・テクノロジーズ・エルエルシイ | 縦形の金属／酸化物／シリコン型電界効果ダイオード |
| JP2006328455A (ja) * | 2005-05-24 | 2006-12-07 | Nippon Steel Corp | エピタキシャル炭化珪素単結晶基板及びその製造方法 |
| JP2006351744A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP2008103436A (ja) * | 2006-10-18 | 2008-05-01 | Rohm Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| WO2008111269A1 (ja) * | 2007-03-09 | 2008-09-18 | Sumitomo Electric Industries, Ltd. | 第１電極と第２電極とを備える半導体装置およびその製造方法 |
| JP2010004065A (ja) * | 2009-09-16 | 2010-01-07 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JP2010182762A (ja) * | 2009-02-04 | 2010-08-19 | Oki Semiconductor Co Ltd | 半導体素子及びこの製造方法 |
| JP2011100967A (ja) * | 2009-07-21 | 2011-05-19 | Rohm Co Ltd | 半導体装置 |
| JP2012089873A (ja) * | 1999-02-23 | 2012-05-10 | Panasonic Corp | 絶縁ゲート型半導体素子の製造方法 |
| CN103789822A (zh) * | 2012-10-31 | 2014-05-14 | Lg伊诺特有限公司 | 外延片 |
| JP2015078093A (ja) * | 2013-10-17 | 2015-04-23 | セイコーエプソン株式会社 | ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置 |
| JP2021143081A (ja) * | 2020-03-10 | 2021-09-24 | 住友金属鉱山株式会社 | 炭化ケイ素単結晶基板の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4844330B2 (ja) * | 2006-10-03 | 2011-12-28 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2113336C (en) * | 1993-01-25 | 2001-10-23 | David J. Larkin | Compound semi-conductors and controlled doping thereof |
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
-
1996
- 1996-12-17 JP JP33651196A patent/JP3230650B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-26 DE DE19712796A patent/DE19712796B4/de not_active Expired - Fee Related
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089873A (ja) * | 1999-02-23 | 2012-05-10 | Panasonic Corp | 絶縁ゲート型半導体素子の製造方法 |
| JP2002246397A (ja) * | 2001-02-16 | 2002-08-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2004531065A (ja) * | 2001-05-23 | 2004-10-07 | ヴラム・テクノロジーズ・エルエルシイ | 縦形の金属／酸化物／シリコン型電界効果ダイオード |
| JP2003282888A (ja) * | 2002-03-22 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置およびその製法 |
| JP2004200234A (ja) * | 2002-12-16 | 2004-07-15 | Hoya Advanced Semiconductor Technologies Co Ltd | 半導体及び半導体基板、その製造方法、並びに半導体素子 |
| JP2006328455A (ja) * | 2005-05-24 | 2006-12-07 | Nippon Steel Corp | エピタキシャル炭化珪素単結晶基板及びその製造方法 |
| JP2006351744A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP2008103436A (ja) * | 2006-10-18 | 2008-05-01 | Rohm Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| WO2008111269A1 (ja) * | 2007-03-09 | 2008-09-18 | Sumitomo Electric Industries, Ltd. | 第１電極と第２電極とを備える半導体装置およびその製造方法 |
| JP2010182762A (ja) * | 2009-02-04 | 2010-08-19 | Oki Semiconductor Co Ltd | 半導体素子及びこの製造方法 |
| US10475894B2 (en) | 2009-07-21 | 2019-11-12 | Rohm Co., Ltd. | Semiconductor device |
| US10446657B2 (en) | 2009-07-21 | 2019-10-15 | Rohm Co., Ltd. | Semiconductor device |
| US12513969B2 (en) | 2009-07-21 | 2025-12-30 | Rohm Co., Ltd. | Semiconductor device |
| US11978778B2 (en) | 2009-07-21 | 2024-05-07 | Rohm Co., Ltd. | Semiconductor device |
| US9601582B2 (en) | 2009-07-21 | 2017-03-21 | Rohm Co., Ltd. | Semiconductor device |
| US11355609B2 (en) | 2009-07-21 | 2022-06-07 | Rohm Co., Ltd. | Semiconductor device |
| US9911818B2 (en) | 2009-07-21 | 2018-03-06 | Rohm Co., Ltd. | Semiconductor device |
| JP2011100967A (ja) * | 2009-07-21 | 2011-05-19 | Rohm Co Ltd | 半導体装置 |
| US10797145B2 (en) | 2009-07-21 | 2020-10-06 | Rohm Co., Ltd. | Semiconductor device |
| JP2010004065A (ja) * | 2009-09-16 | 2010-01-07 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| CN103789822A (zh) * | 2012-10-31 | 2014-05-14 | Lg伊诺特有限公司 | 外延片 |
| US9758902B2 (en) | 2013-10-17 | 2017-09-12 | Seiko Epson Corporation | Method for producing 3C-SiC epitaxial layer, 3C-SiC epitaxial substrate, and semiconductor device |
| JP2015078093A (ja) * | 2013-10-17 | 2015-04-23 | セイコーエプソン株式会社 | ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置 |
| JP2021143081A (ja) * | 2020-03-10 | 2021-09-24 | 住友金属鉱山株式会社 | 炭化ケイ素単結晶基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3230650B2 (ja) | 2001-11-19 |
| DE19712796A1 (de) | 1997-10-30 |
| DE19712796B4 (de) | 2008-11-06 |
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