JPH11297712A - 化合物膜の形成方法及び半導体素子の製造方法 - Google Patents
化合物膜の形成方法及び半導体素子の製造方法Info
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体とその上に形成される化合
物膜の間の界面を良好な状態としつつ、良好な化合物膜
を短時間で形成する化合物膜の形成方法及びこれを用い
た半導体素子の製造方法を提供することが課題である。 【解決手段】 半導体２、３ａ、３ｂ、４ａ、４ｂの表
面に該半導体が構成する構成元素と化合してなる化合物
を形成させるための雰囲気ガスを晒し、半導体２、３
ａ、３ｂ、４ａ、４ｂの表面に化合物薄膜６を形成する
工程と、化合物薄膜６上に気相形成法により化合物膜７
を形成する工程と、を備える。
物膜の間の界面を良好な状態としつつ、良好な化合物膜
を短時間で形成する化合物膜の形成方法及びこれを用い
た半導体素子の製造方法を提供することが課題である。 【解決手段】 半導体２、３ａ、３ｂ、４ａ、４ｂの表
面に該半導体が構成する構成元素と化合してなる化合物
を形成させるための雰囲気ガスを晒し、半導体２、３
ａ、３ｂ、４ａ、４ｂの表面に化合物薄膜６を形成する
工程と、化合物薄膜６上に気相形成法により化合物膜７
を形成する工程と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は化合物膜の形成方法
及び半導体素子の製造方法に関する。
及び半導体素子の製造方法に関する。
【０００２】
【従来の技術】近年、炭化ケイ素の半導体素子が耐環境
性素子、パワー素子として活発に研究開発されている。
性素子、パワー素子として活発に研究開発されている。
【０００３】斯る炭化ケイ素の半導体素子として、電解
効果型半導体素子（ＦＥＴ）、特にＭＯＳ−ＦＥＴが注
目を浴びている。
効果型半導体素子（ＦＥＴ）、特にＭＯＳ−ＦＥＴが注
目を浴びている。
【０００４】このＭＯＳ−ＦＥＴのチャネルとゲ−ト電
極の間に形成される絶縁膜（ゲート絶縁膜）には、通
常、炭化ケイ素表面を熱酸化して形成される酸化ケイ素
（ＳｉＯx）膜が使用されるか、またはＣＶＤ法（化学
蒸着法）により形成される酸化ケイ素膜が使用される。
極の間に形成される絶縁膜（ゲート絶縁膜）には、通
常、炭化ケイ素表面を熱酸化して形成される酸化ケイ素
（ＳｉＯx）膜が使用されるか、またはＣＶＤ法（化学
蒸着法）により形成される酸化ケイ素膜が使用される。
【０００５】
【発明が解決しようとする課題】しかしながら、前記ゲ
ート絶縁膜は耐電圧等の関係から所定厚以上の厚みが必
要となるが、熱酸化法による酸化ケイ素膜の形成方法で
は、その酸化ケイ素膜の膜厚が大きくなるにしたがっ
て、チャネル上となる炭化ケイ素表面、即ち炭化ケイ素
表面とこの上に形成される酸化ケイ素膜の間の界面の乱
れが大きくなる。
ート絶縁膜は耐電圧等の関係から所定厚以上の厚みが必
要となるが、熱酸化法による酸化ケイ素膜の形成方法で
は、その酸化ケイ素膜の膜厚が大きくなるにしたがっ
て、チャネル上となる炭化ケイ素表面、即ち炭化ケイ素
表面とこの上に形成される酸化ケイ素膜の間の界面の乱
れが大きくなる。
【０００６】この結果、チャネルを通過する電子の速度
が遅くなり、十分な素子特性が得られないといった問題
が生じる。
が遅くなり、十分な素子特性が得られないといった問題
が生じる。
【０００７】更に、熱酸化法では、酸化膜の成長が遅
く、製造に時間を要するといった問題が生じる。
く、製造に時間を要するといった問題が生じる。
【０００８】しかも、炭化ケイ素の表面に酸化ケイ素膜
を形成する場合、炭化ケイ素を構成する炭素と炭化ケイ
素表面を酸化させるために供給される酸素とが結合して
ＣＯ x（ｘは０以上）が発生するが、酸化ケイ素膜の厚
みが増すと、上記ＣＯxが酸化ケイ素膜から外部への拡
散が十分でなくなる。この結果として、このＣＯxに起
因して炭化ケイ素表面と前記酸化ケイ素膜の間の界面近
傍に炭素を含む析出物が生成されると共に、酸化ケイ素
膜の成長進行が妨げられ、また酸化ケイ素膜中にＣＯx
が混入するといった問題が起こる。
を形成する場合、炭化ケイ素を構成する炭素と炭化ケイ
素表面を酸化させるために供給される酸素とが結合して
ＣＯ x（ｘは０以上）が発生するが、酸化ケイ素膜の厚
みが増すと、上記ＣＯxが酸化ケイ素膜から外部への拡
散が十分でなくなる。この結果として、このＣＯxに起
因して炭化ケイ素表面と前記酸化ケイ素膜の間の界面近
傍に炭素を含む析出物が生成されると共に、酸化ケイ素
膜の成長進行が妨げられ、また酸化ケイ素膜中にＣＯx
が混入するといった問題が起こる。
【０００９】また、ＣＶＤ法等の気相成長法による酸化
ケイ素膜などの絶縁膜は、成長面において不飽和結合
（共有結合結晶の場合、ダングリングボンドと呼ばれ
る）が存在する場合、成長面と形成した絶縁膜の間の界
面、絶縁膜の特性が劣化するといった問題がある。
ケイ素膜などの絶縁膜は、成長面において不飽和結合
（共有結合結晶の場合、ダングリングボンドと呼ばれ
る）が存在する場合、成長面と形成した絶縁膜の間の界
面、絶縁膜の特性が劣化するといった問題がある。
【００１０】本発明は上述の問題点を鑑み成されたもの
であり、半導体とその上に形成される化合物膜の間の界
面を良好な状態としつつ、良好な化合物膜を短時間で形
成する化合物膜の形成方法とこれを用いた半導体素子の
製造方法を提供することが目的である。
であり、半導体とその上に形成される化合物膜の間の界
面を良好な状態としつつ、良好な化合物膜を短時間で形
成する化合物膜の形成方法とこれを用いた半導体素子の
製造方法を提供することが目的である。
【００１１】
【課題を解決するための手段】本発明の化合物膜の形成
方法は、半導体表面に該半導体が構成する構成元素と化
合してなる化合物を形成させるための雰囲気ガスを晒
し、前記半導体表面に化合物薄膜を形成する工程と、前
記化合物薄膜上に気相形成法により化合物膜を形成する
工程と、を備えることを特徴とする。
方法は、半導体表面に該半導体が構成する構成元素と化
合してなる化合物を形成させるための雰囲気ガスを晒
し、前記半導体表面に化合物薄膜を形成する工程と、前
記化合物薄膜上に気相形成法により化合物膜を形成する
工程と、を備えることを特徴とする。
【００１２】本発明では、半導体が構成する構成元素と
化合してなる化合物を形成させるための雰囲気ガスを晒
し、前記半導体表面に形成する化合物薄膜の膜厚が小さ
いので、半導体と化合物薄膜の間の界面の乱れを小さく
抑制できる。
化合してなる化合物を形成させるための雰囲気ガスを晒
し、前記半導体表面に形成する化合物薄膜の膜厚が小さ
いので、半導体と化合物薄膜の間の界面の乱れを小さく
抑制できる。
【００１３】更に、前記化合物薄膜は膜厚は小さいの
で、前記半導体と前記雰囲気ガスとが反応して生じる不
所望なガスはこの膜厚の薄い化合物薄膜から外部へ放出
されるので、前記半導体と前記化合物薄膜の間の界面近
傍に生じる不所望な析出物の発生を抑制できる。
で、前記半導体と前記雰囲気ガスとが反応して生じる不
所望なガスはこの膜厚の薄い化合物薄膜から外部へ放出
されるので、前記半導体と前記化合物薄膜の間の界面近
傍に生じる不所望な析出物の発生を抑制できる。
【００１４】しかも、半導体が構成する構成元素と化合
してなる化合物を形成させるための雰囲気ガスにより不
飽和結合は終端されるので、不飽和結合の存在が低減さ
れる。この結果、半導体と化合物薄膜との界面、化合物
薄膜と化合物膜との界面、該化合物薄膜上に形成される
化合物膜が良好なものとなる。
してなる化合物を形成させるための雰囲気ガスにより不
飽和結合は終端されるので、不飽和結合の存在が低減さ
れる。この結果、半導体と化合物薄膜との界面、化合物
薄膜と化合物膜との界面、該化合物薄膜上に形成される
化合物膜が良好なものとなる。
【００１５】そして、成長速度の遅い形成方法で形成さ
れる化合物薄膜の膜厚を小さくし、成長速度の大きい気
相成長法で形成される化合物膜の膜厚を大きくしている
ので、前記半導体と前記化合物薄膜の間の界面を良好に
しつつ、所定の膜厚をもつ良好な化合物膜の製造時間を
短くできる。
れる化合物薄膜の膜厚を小さくし、成長速度の大きい気
相成長法で形成される化合物膜の膜厚を大きくしている
ので、前記半導体と前記化合物薄膜の間の界面を良好に
しつつ、所定の膜厚をもつ良好な化合物膜の製造時間を
短くできる。
【００１６】本発明の化合物膜の形成方法は、半導体表
面を該表面の不飽和結合を終端するための雰囲気ガスに
晒し、前記半導体表面に化合物薄膜を形成する工程と、
前記化合物薄膜上に気相形成法により化合物膜を形成す
る工程と、を備えることを特徴とする。
面を該表面の不飽和結合を終端するための雰囲気ガスに
晒し、前記半導体表面に化合物薄膜を形成する工程と、
前記化合物薄膜上に気相形成法により化合物膜を形成す
る工程と、を備えることを特徴とする。
【００１７】本発明では、半導体表面を該表面の不飽和
結合を終端するための雰囲気ガスに晒し、前記半導体表
面に形成する化合物薄膜は膜厚が小さいので、半導体と
化合物薄膜の間の界面の乱れを小さく抑制できると共
に、不飽和結合の存在が低減されるので、化合物薄膜上
に形成される化合物膜が良好なものとなる。
結合を終端するための雰囲気ガスに晒し、前記半導体表
面に形成する化合物薄膜は膜厚が小さいので、半導体と
化合物薄膜の間の界面の乱れを小さく抑制できると共
に、不飽和結合の存在が低減されるので、化合物薄膜上
に形成される化合物膜が良好なものとなる。
【００１８】更に、前記化合物薄膜は膜厚は小さいの
で、前記半導体と前記雰囲気ガスとが反応して生じる不
所望なガスは、この膜厚の薄い化合物薄膜から外部へ放
出されるので、前記半導体と前記化合物薄膜の間の界面
近傍に生じる不所望な析出物の発生を抑制できる。
で、前記半導体と前記雰囲気ガスとが反応して生じる不
所望なガスは、この膜厚の薄い化合物薄膜から外部へ放
出されるので、前記半導体と前記化合物薄膜の間の界面
近傍に生じる不所望な析出物の発生を抑制できる。
【００１９】そして、成長速度の遅い形成方法で形成さ
れる化合物薄膜の膜厚を小さくし、成長速度の大きい気
相成長法で形成される化合物膜の膜厚を大きくしている
ので、前記半導体と前記化合物薄膜の間の界面を良好に
しつつ、所定の膜厚をもつ良好な化合物膜の製造時間を
短くできる。
れる化合物薄膜の膜厚を小さくし、成長速度の大きい気
相成長法で形成される化合物膜の膜厚を大きくしている
ので、前記半導体と前記化合物薄膜の間の界面を良好に
しつつ、所定の膜厚をもつ良好な化合物膜の製造時間を
短くできる。
【００２０】本発明の化合物膜の形成方法は、炭化ケイ
素からなる半導体の表面を酸化し、該炭化ケイ素の表面
に酸化ケイ素からなる化合物薄膜を形成する工程と、該
酸化ケイ素からなる化合物薄膜上に気相形成法により化
合物膜を形成する工程と、を備えることを特徴とする。
素からなる半導体の表面を酸化し、該炭化ケイ素の表面
に酸化ケイ素からなる化合物薄膜を形成する工程と、該
酸化ケイ素からなる化合物薄膜上に気相形成法により化
合物膜を形成する工程と、を備えることを特徴とする。
【００２１】本発明では、酸化ケイ素からなる化合物薄
膜は膜厚が小さいので、炭化ケイ素表面と酸化ケイ素膜
の間の界面の乱れを小さく抑制できる。
膜は膜厚が小さいので、炭化ケイ素表面と酸化ケイ素膜
の間の界面の乱れを小さく抑制できる。
【００２２】更に、前記酸化ケイ素膜の膜厚は小さいの
で、炭化ケイ素と酸化ガスとが反応して生じるＣＯxな
どのガスは、この膜厚の薄い酸化ケイ素膜から外部へ放
出されるので、前記炭化ケイ素表面と前記酸化ケイ素膜
の間の界面近傍に生じる不所望な析出物の発生を抑制で
きる。
で、炭化ケイ素と酸化ガスとが反応して生じるＣＯxな
どのガスは、この膜厚の薄い酸化ケイ素膜から外部へ放
出されるので、前記炭化ケイ素表面と前記酸化ケイ素膜
の間の界面近傍に生じる不所望な析出物の発生を抑制で
きる。
【００２３】しかも、前記酸化ガスにより不飽和結合は
終端されるので、不飽和結合の存在が低減される。この
結果、炭化ケイ素と酸化ケイ素膜との界面、酸化ケイ素
膜と化合物膜との界面、該酸化ケイ素膜上に形成される
化合物膜が良好なものとなる。
終端されるので、不飽和結合の存在が低減される。この
結果、炭化ケイ素と酸化ケイ素膜との界面、酸化ケイ素
膜と化合物膜との界面、該酸化ケイ素膜上に形成される
化合物膜が良好なものとなる。
【００２４】そして、成長速度の遅い形成方法、例えば
熱酸化法で形成される酸化ケイ素膜の膜厚を小さくし、
成長速度の大きい形成方法で形成される化合物膜の膜厚
を大きくしているので、前記炭化ケイ素と前記酸化ケイ
素膜の間の界面を良好にしつつ、所定膜厚をもつ良好な
化合物膜の製造時間を短くできる。
熱酸化法で形成される酸化ケイ素膜の膜厚を小さくし、
成長速度の大きい形成方法で形成される化合物膜の膜厚
を大きくしているので、前記炭化ケイ素と前記酸化ケイ
素膜の間の界面を良好にしつつ、所定膜厚をもつ良好な
化合物膜の製造時間を短くできる。
【００２５】特に、前記化合物膜は、酸化ケイ素からな
ることを特徴とする。
ることを特徴とする。
【００２６】前記化合物膜としては、ＡｌＮなどを用い
ることも可能であるが、酸化ケイ素膜上に形成される化
合物膜が酸化ケイ素である場合、同材料であるので、よ
り良好な化合物膜が形成される。
ることも可能であるが、酸化ケイ素膜上に形成される化
合物膜が酸化ケイ素である場合、同材料であるので、よ
り良好な化合物膜が形成される。
【００２７】特に、前記化合物薄膜の膜厚は、前記化合
物膜の膜厚に比べて小さいことを特徴とする。
物膜の膜厚に比べて小さいことを特徴とする。
【００２８】更に、前記表面はステップ状形状を有する
ことを特徴とする。
ことを特徴とする。
【００２９】この場合、基板としてオフ基板（傾斜基
板：低指数面から傾斜した面をもつ基板）を用いればよ
い。
板：低指数面から傾斜した面をもつ基板）を用いればよ
い。
【００３０】また、前記化合物薄膜と前記化合物膜のう
ち、少なくとも該化合物膜は絶縁膜であることを特徴と
する。特に、前記化合物薄膜と前記化合物膜の両方とも
絶縁膜であってよい。
ち、少なくとも該化合物膜は絶縁膜であることを特徴と
する。特に、前記化合物薄膜と前記化合物膜の両方とも
絶縁膜であってよい。
【００３１】前記化合物薄膜が酸化物薄膜である場合
は、その製造には酸化ガス（酸素、オゾン、ＮＯ2、又
は酸素と水蒸気の混合ガスなど）又は原子状酸素、酸素
イオンなどの酸化種（活性種）などの雰囲気ガス中でア
ニール処理する熱酸化法が用いられ、窒化物薄膜である
場合は、その製造にはＮ2、ＮＨ3などの窒化ガスの雰囲
気ガス中でアニール処理する方法が用いられる。
は、その製造には酸化ガス（酸素、オゾン、ＮＯ2、又
は酸素と水蒸気の混合ガスなど）又は原子状酸素、酸素
イオンなどの酸化種（活性種）などの雰囲気ガス中でア
ニール処理する熱酸化法が用いられ、窒化物薄膜である
場合は、その製造にはＮ2、ＮＨ3などの窒化ガスの雰囲
気ガス中でアニール処理する方法が用いられる。
【００３２】また、上述の気相成長法には、ＣＶＤ法、
スパッタリング法、蒸着法、反応性蒸着法、ＭＢＥ法な
どを適宜利用できる。
スパッタリング法、蒸着法、反応性蒸着法、ＭＢＥ法な
どを適宜利用できる。
【００３３】更に、上記半導体表面は平坦化処理され、
好ましくは表面浄化処理するのがよい。尚、上記半導体
表面は、半導体基板表面でもよく、半導体膜表面でもよ
い。
好ましくは表面浄化処理するのがよい。尚、上記半導体
表面は、半導体基板表面でもよく、半導体膜表面でもよ
い。
【００３４】本発明の化合物膜の形成方法を用いて半導
体素子を形成する半導体素子の製造方法であって、前記
半導体の表面に前記化合物薄膜を形成する工程と、該化
合物薄膜上に気相形成法により前記化合物膜を形成する
工程と、を備えることを特徴とする。
体素子を形成する半導体素子の製造方法であって、前記
半導体の表面に前記化合物薄膜を形成する工程と、該化
合物薄膜上に気相形成法により前記化合物膜を形成する
工程と、を備えることを特徴とする。
【００３５】この場合、化合物薄膜／化合物膜の膜が良
好となるので、これが絶縁膜である場合には、十分な絶
縁特性が得られる。また、半導体の表面と化合物薄膜の
間の界面が良好であるので、素子特性の向上できる。
好となるので、これが絶縁膜である場合には、十分な絶
縁特性が得られる。また、半導体の表面と化合物薄膜の
間の界面が良好であるので、素子特性の向上できる。
【００３６】更に、素子の製造が短時間でできる。
【００３７】更に、前記半導体素子は電解効果型半導体
素子であって、チャネル上の前記半導体の表面にゲート
絶縁膜としての前記化合物薄膜を形成する工程と、該化
合物薄膜上に気相形成法によりゲート絶縁膜の前記化合
物膜を形成する工程と、を備えることを特徴とする。
素子であって、チャネル上の前記半導体の表面にゲート
絶縁膜としての前記化合物薄膜を形成する工程と、該化
合物薄膜上に気相形成法によりゲート絶縁膜の前記化合
物膜を形成する工程と、を備えることを特徴とする。
【００３８】この場合、チャネル上の前記半導体の表面
とゲート絶縁膜の間の界面が良好になるので、チャネル
中を走行する電子の速度が向上する。従って、素子が十
分な速さで動作する。
とゲート絶縁膜の間の界面が良好になるので、チャネル
中を走行する電子の速度が向上する。従って、素子が十
分な速さで動作する。
【００３９】
【発明の実施の形態】本発明の第１の実施形態に係るＭ
ＯＳ−ＦＥＴを図を用いて詳細に説明する。図１は本実
施形態のＭＯＳ−ＦＥＴの概略模式構成図である。
ＯＳ−ＦＥＴを図を用いて詳細に説明する。図１は本実
施形態のＭＯＳ−ＦＥＴの概略模式構成図である。
【００４０】図１中、１はｎ型ＳｉＣ基板、２はｎ型Ｓ
ｉＣ基板１上に形成されたｎ型ＳｉＣエピタキシャル
膜、３ａ、３ｂはｎ型ＳｉＣエピタキシャル膜２内に互
いに離間して形成されたｐ型不純物注入領域、４ａ、４
ｂはｐ型不純物注入領域３ａ、３ｂ内にそれぞれ形成さ
れたｎ型不純物注入領域である。
ｉＣ基板１上に形成されたｎ型ＳｉＣエピタキシャル
膜、３ａ、３ｂはｎ型ＳｉＣエピタキシャル膜２内に互
いに離間して形成されたｐ型不純物注入領域、４ａ、４
ｂはｐ型不純物注入領域３ａ、３ｂ内にそれぞれ形成さ
れたｎ型不純物注入領域である。
【００４１】５ａはｎ型ＳｉＣエピタキシャル膜２の前
記離間した部分下に形成されるドリフト部、５ｂ、５ｃ
はｐ型不純物注入領域３ａ、３ｂ内であってそれぞれｎ
型不純物注入領域４ａ、４ｂと前記離間の間に形成され
るチャネル部である。
記離間した部分下に形成されるドリフト部、５ｂ、５ｃ
はｐ型不純物注入領域３ａ、３ｂ内であってそれぞれｎ
型不純物注入領域４ａ、４ｂと前記離間の間に形成され
るチャネル部である。
【００４２】６はチャネル部５ｂ、５ｃ上、前記ドリフ
ト部５ａ上のｎ型ＳｉＣエピタキシャル膜２上、及びｎ
型不純物注入領域４ａ、４ｂの一部上に形成された酸化
ケイ素（ＳｉＯx）からなる極薄酸化絶縁膜、７は極薄
酸化絶縁膜６上に形成された酸化ケイ素（ＳｉＯx）か
らなる堆積酸化絶縁膜である。本発明では、ゲート絶縁
膜として、極薄酸化絶縁膜６とこれに比べて十分膜厚の
大きい堆積酸化絶縁膜７の２層構造で構成される。
ト部５ａ上のｎ型ＳｉＣエピタキシャル膜２上、及びｎ
型不純物注入領域４ａ、４ｂの一部上に形成された酸化
ケイ素（ＳｉＯx）からなる極薄酸化絶縁膜、７は極薄
酸化絶縁膜６上に形成された酸化ケイ素（ＳｉＯx）か
らなる堆積酸化絶縁膜である。本発明では、ゲート絶縁
膜として、極薄酸化絶縁膜６とこれに比べて十分膜厚の
大きい堆積酸化絶縁膜７の２層構造で構成される。
【００４３】８は堆積酸化絶縁膜７上に形成された多結
晶Ｓｉ膜からなるゲート電極、９ａはゲート電極８と離
間してｐ型不純物注入領域３ａ及びｎ型不純物注入領域
４ａ上に形成されるＮｉ等の金属膜からなるソース電
極、９ｂはゲート電極８と離間してｐ型不純物注入領域
３ｂ及びｎ型不純物注入領域４ｂ上に形成されるＮｉ等
からなるソース電極、１０はｎ型ＳｉＣ基板１の裏面に
形成されたＮｉ等からなるドレイン電極である。
晶Ｓｉ膜からなるゲート電極、９ａはゲート電極８と離
間してｐ型不純物注入領域３ａ及びｎ型不純物注入領域
４ａ上に形成されるＮｉ等の金属膜からなるソース電
極、９ｂはゲート電極８と離間してｐ型不純物注入領域
３ｂ及びｎ型不純物注入領域４ｂ上に形成されるＮｉ等
からなるソース電極、１０はｎ型ＳｉＣ基板１の裏面に
形成されたＮｉ等からなるドレイン電極である。
【００４４】斯る素子の製造方法を図を用いて以下に説
明する。
明する。
【００４５】まず、図２（ａ）に示すように、表面清浄
化処理したｎ型ＳｉＣ基板（Ｎｄドープ：Ｎｄ濃度１×
１０18〜１×１０21ｃｍ-3）１を準備する。
化処理したｎ型ＳｉＣ基板（Ｎｄドープ：Ｎｄ濃度１×
１０18〜１×１０21ｃｍ-3）１を準備する。
【００４６】前記清浄化処理として、ｎ型ＳｉＣ基板１
の主面をアセトン及びエタノールで有機溶媒洗浄し、こ
の主面を酸素雰囲気中、１１５０℃、８０分〜８００分
でアニール処理して表面に酸化ケイ素膜を形成した後、
この酸化ケイ素膜を１〜５％のＨＦ水溶液でエッチング
除去し、次に水素終端処理として、緩衝ＨＦ溶液処理、
低溶存酸素純水処理、沸騰純水処理、又は水素雰囲気中
で７００〜１２００℃のアニール処理を行う。
の主面をアセトン及びエタノールで有機溶媒洗浄し、こ
の主面を酸素雰囲気中、１１５０℃、８０分〜８００分
でアニール処理して表面に酸化ケイ素膜を形成した後、
この酸化ケイ素膜を１〜５％のＨＦ水溶液でエッチング
除去し、次に水素終端処理として、緩衝ＨＦ溶液処理、
低溶存酸素純水処理、沸騰純水処理、又は水素雰囲気中
で７００〜１２００℃のアニール処理を行う。
【００４７】本実施形態では、ｎ型ＳｉＣ基板１とし
て、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣを使用し、前記主面
として（０００１）面又は（０００−１）面から［１１
−２０］方向へ１度から１０度傾斜した面を用いた。
て、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣを使用し、前記主面
として（０００１）面又は（０００−１）面から［１１
−２０］方向へ１度から１０度傾斜した面を用いた。
【００４８】次に、図２（ｂ）に示すように、ｎ型Ｓｉ
Ｃ基板１の主面上にＣＶＤ法により１〜５０μｍ厚のｎ
型ＳｉＣエピタキシャル膜（Ｎｄドープ：Ｎｄ濃度１×
１０ 15〜１×１０17ｃｍ-3）２を形成する。
Ｃ基板１の主面上にＣＶＤ法により１〜５０μｍ厚のｎ
型ＳｉＣエピタキシャル膜（Ｎｄドープ：Ｎｄ濃度１×
１０ 15〜１×１０17ｃｍ-3）２を形成する。
【００４９】続いて、図２（ｃ）に示すように、ｎ型Ｓ
ｉＣエピタキシャル層２中にｐ型不純物注入領域３ａ、
３ｂをイオン注入法により形成する。ここで、注入不純
物はＡｌ、Ｇａ又はＢ、注入温度は５００〜１０００
℃、注入量は１×１０15〜１×１０18ｃｍ-3である。
ｉＣエピタキシャル層２中にｐ型不純物注入領域３ａ、
３ｂをイオン注入法により形成する。ここで、注入不純
物はＡｌ、Ｇａ又はＢ、注入温度は５００〜１０００
℃、注入量は１×１０15〜１×１０18ｃｍ-3である。
【００５０】次に、図２（ｄ）に示すように、ｐ型不純
物注入領域３ａ、３ｂ内にそれぞれｎ型不純物注入領域
４ａ、４ｂをイオン注入法により形成する。ここで、注
入不純物はＮ又はＰ、注入温度は５００〜１０００℃、
注入量は１×１０18〜１×１０21ｃｍ-3である。
物注入領域３ａ、３ｂ内にそれぞれｎ型不純物注入領域
４ａ、４ｂをイオン注入法により形成する。ここで、注
入不純物はＮ又はＰ、注入温度は５００〜１０００℃、
注入量は１×１０18〜１×１０21ｃｍ-3である。
【００５１】上記工程後、ｐ型不純物注入領域３ａ、３
ｂ及びｎ型不純物注入領域４ａ、４ｂに注入された不純
物をキャリアとして機能するように活性化させるため
に、８００〜１５００℃、真空中又は不活性ガス雰囲気
中でアニール処理する。
ｂ及びｎ型不純物注入領域４ａ、４ｂに注入された不純
物をキャリアとして機能するように活性化させるため
に、８００〜１５００℃、真空中又は不活性ガス雰囲気
中でアニール処理する。
【００５２】次に、図２（ｅ）に示すように、ｐ型不純
物注入領域３ａ、３ｂ、ｎ型不純物注入領域４ａ、４ｂ
及びｎ型ＳｉＣエピタキシャル層２の表面を前記表面浄
化処理と同様の処理を行った後、表面に０．５〜５ｎｍ
厚の極薄酸化絶縁膜６を熱酸化法により形成した。
物注入領域３ａ、３ｂ、ｎ型不純物注入領域４ａ、４ｂ
及びｎ型ＳｉＣエピタキシャル層２の表面を前記表面浄
化処理と同様の処理を行った後、表面に０．５〜５ｎｍ
厚の極薄酸化絶縁膜６を熱酸化法により形成した。
【００５３】前記熱酸化法としては、１〜７６０Ｔｏｒ
ｒの酸素雰囲気中で６００〜１２００℃の熱処理を行う
方法を用いた。この熱処理としては基板主面に紫外線を
照射することによって行ってもよい。
ｒの酸素雰囲気中で６００〜１２００℃の熱処理を行う
方法を用いた。この熱処理としては基板主面に紫外線を
照射することによって行ってもよい。
【００５４】また、前記雰囲気ガスとして酸素に代えて
オゾン又はＮＯ2雰囲気を用いてもよく、この場合、雰
囲気ガス圧は１×１０-6〜１０Ｔｏｒｒ、熱処理温度は
３００〜１０００℃でよい。
オゾン又はＮＯ2雰囲気を用いてもよく、この場合、雰
囲気ガス圧は１×１０-6〜１０Ｔｏｒｒ、熱処理温度は
３００〜１０００℃でよい。
【００５５】更に、熱酸化法として、酸素をプラズマ処
理してなる原子状酸素を流量１×１０10〜１×１０20／
ｓｃｍ2、１００〜１０００℃の条件下で照射して行っ
てもよい。
理してなる原子状酸素を流量１×１０10〜１×１０20／
ｓｃｍ2、１００〜１０００℃の条件下で照射して行っ
てもよい。
【００５６】その後、図３（ａ）に示すように、前記極
薄酸化絶縁膜６上にスパッタリング法、蒸着法又はＣＶ
Ｄ法などの気相成長法により２０〜５００ｎｍ厚の堆積
酸化絶縁膜７を形成する。
薄酸化絶縁膜６上にスパッタリング法、蒸着法又はＣＶ
Ｄ法などの気相成長法により２０〜５００ｎｍ厚の堆積
酸化絶縁膜７を形成する。
【００５７】次に、図３（ｂ）に示すように、チャネル
部５ｂ、５ｃ上、ドリフト部５ａ上、及びｎ型不純物注
入領域４ａ、４ｂの一部上を残すように極薄酸化絶縁膜
６及び堆積酸化絶縁膜７をエッチング除去してｐ型不純
物注入領域３ａ、３ｂ及びｎ型不純物注入領域４ａ、４
ｂを露出させる。
部５ｂ、５ｃ上、ドリフト部５ａ上、及びｎ型不純物注
入領域４ａ、４ｂの一部上を残すように極薄酸化絶縁膜
６及び堆積酸化絶縁膜７をエッチング除去してｐ型不純
物注入領域３ａ、３ｂ及びｎ型不純物注入領域４ａ、４
ｂを露出させる。
【００５８】続いて、図３（ｃ）に示すように、前記エ
ッチングによりパターニングした極薄酸化絶縁膜６及び
堆積酸化絶縁膜７上及び前記露出したｐ型不純物注入領
域３ａ、３ｂ及びｎ型不純物注入領域４ａ、４ｂ上に２
００ｎｍ〜２μｍ厚みの多結晶Ｓｉ膜１８をＣＶＤ法又
はスパッタリング法により形成する。
ッチングによりパターニングした極薄酸化絶縁膜６及び
堆積酸化絶縁膜７上及び前記露出したｐ型不純物注入領
域３ａ、３ｂ及びｎ型不純物注入領域４ａ、４ｂ上に２
００ｎｍ〜２μｍ厚みの多結晶Ｓｉ膜１８をＣＶＤ法又
はスパッタリング法により形成する。
【００５９】その後、図４（ａ）に示すように、前記堆
積酸化絶縁膜７上にのみ存在するように前記多結晶Ｓｉ
膜１８をパターニングしてゲート電極８を形成する。
積酸化絶縁膜７上にのみ存在するように前記多結晶Ｓｉ
膜１８をパターニングしてゲート電極８を形成する。
【００６０】次に、図４（ｂ）に示すように、ゲート電
極８、露出したｐ型不純物注入領域３ａ、３ｂ及びｎ型
不純物注入領域４ａ、４ｂ及び露出した堆積酸化絶縁膜
７上にＮｉ等からなる金属膜１９を形成すると共に、ｎ
型ＳｉＣ基板１の裏面上にＮｉ等からなるドレイン電極
１０を形成する。
極８、露出したｐ型不純物注入領域３ａ、３ｂ及びｎ型
不純物注入領域４ａ、４ｂ及び露出した堆積酸化絶縁膜
７上にＮｉ等からなる金属膜１９を形成すると共に、ｎ
型ＳｉＣ基板１の裏面上にＮｉ等からなるドレイン電極
１０を形成する。
【００６１】その後、図４（ｃ）に示すように、前記堆
積酸化絶縁膜７上及びその周囲の金属膜１９をエッチン
グ除去してソース電極９ａ、９ｂを形成するとともに、
このソース電極９ａ、９ｂ及びドレイン電極１０がオー
ミック接触してなるようにレーザアニールを施して完成
する。
積酸化絶縁膜７上及びその周囲の金属膜１９をエッチン
グ除去してソース電極９ａ、９ｂを形成するとともに、
このソース電極９ａ、９ｂ及びドレイン電極１０がオー
ミック接触してなるようにレーザアニールを施して完成
する。
【００６２】本実施形態の製造方法では、薄酸化絶縁膜
６（化合物薄膜）は膜厚が小さくしているので、この薄
酸化絶縁膜６の形成工程において、チャネル部５ｂ、５
ｃ上のｐ型不純物注入領域３ａ、３ｂ表面と薄酸化絶縁
膜６の間等の界面の乱れを小さくできる。
６（化合物薄膜）は膜厚が小さくしているので、この薄
酸化絶縁膜６の形成工程において、チャネル部５ｂ、５
ｃ上のｐ型不純物注入領域３ａ、３ｂ表面と薄酸化絶縁
膜６の間等の界面の乱れを小さくできる。
【００６３】更に、薄酸化絶縁膜６は膜厚は小さいの
で、ＳｉＣと前記雰囲気ガスを構成する酸素とが反応し
て生じる不所望なＣＯxは薄酸化絶縁膜６から外部へ容
易に放出されるので、ｐ型不純物注入領域３ａ、３ｂ表
面と薄酸化絶縁膜６の間等の界面近傍に不所望な析出物
の発生を抑制できると共に、薄酸化絶縁膜６へＣＯxが
混入するのを低減できる。
で、ＳｉＣと前記雰囲気ガスを構成する酸素とが反応し
て生じる不所望なＣＯxは薄酸化絶縁膜６から外部へ容
易に放出されるので、ｐ型不純物注入領域３ａ、３ｂ表
面と薄酸化絶縁膜６の間等の界面近傍に不所望な析出物
の発生を抑制できると共に、薄酸化絶縁膜６へＣＯxが
混入するのを低減できる。
【００６４】しかも、雰囲気ガスの酸素により表面の不
飽和結合（終端のＳｉ）は終端されるので、不飽和結合
の存在が低減される。この結果、薄酸化絶縁膜６とこの
下地との間の界面、薄酸化絶縁膜６と堆積酸化絶縁膜７
との界面、及び薄酸化絶縁膜６上に形成される堆積酸化
絶縁膜７が良好なものとなる。
飽和結合（終端のＳｉ）は終端されるので、不飽和結合
の存在が低減される。この結果、薄酸化絶縁膜６とこの
下地との間の界面、薄酸化絶縁膜６と堆積酸化絶縁膜７
との界面、及び薄酸化絶縁膜６上に形成される堆積酸化
絶縁膜７が良好なものとなる。
【００６５】そして、成長速度の遅い形成方法（熱酸化
法）で形成される薄酸化絶縁膜６の膜厚は小さく、成長
速度の大きい形成方法（気相成長法）で形成される堆積
酸化絶縁膜７の膜厚を大きくしているので、耐絶縁性特
性などの特性を得つつ良好なゲート絶縁膜の製造時間を
短くできる。
法）で形成される薄酸化絶縁膜６の膜厚は小さく、成長
速度の大きい形成方法（気相成長法）で形成される堆積
酸化絶縁膜７の膜厚を大きくしているので、耐絶縁性特
性などの特性を得つつ良好なゲート絶縁膜の製造時間を
短くできる。
【００６６】従って、動作特性が良好なＭＯＳ−ＦＥＴ
を製造時間短く得ることができる。
を製造時間短く得ることができる。
【００６７】本発明の第２の実施形態に係るＭＯＳ−Ｆ
ＥＴを図を用いて詳細に説明する。図５は本実施形態の
ＭＯＳ−ＦＥＴの概略模式構成図である。
ＥＴを図を用いて詳細に説明する。図５は本実施形態の
ＭＯＳ−ＦＥＴの概略模式構成図である。
【００６８】図５中、３１はｎ型ＳｉＣ基板、３２はｎ
型ＳｉＣ基板１上に形成されたｎ型ＳｉＣエピタキシャ
ル膜、３３はｎ型ＳｉＣエピタキシャル膜３２上に形成
されたｐ型ＳｉＣエピタキシャル膜、３４はｐ型ＳｉＣ
エピタキシャル膜３３を貫通しｎ型ＳｉＣエピタキシャ
ル膜３２に達するＵ字型ゲート電極用溝である。
型ＳｉＣ基板１上に形成されたｎ型ＳｉＣエピタキシャ
ル膜、３３はｎ型ＳｉＣエピタキシャル膜３２上に形成
されたｐ型ＳｉＣエピタキシャル膜、３４はｐ型ＳｉＣ
エピタキシャル膜３３を貫通しｎ型ＳｉＣエピタキシャ
ル膜３２に達するＵ字型ゲート電極用溝である。
【００６９】３５ａ、３５ｂはｐ型ＳｉＣエピタキシャ
ル膜３３中に形成され、Ｕ字型ゲート電極用溝３４に密
接して形成されたｎ型不純物注入領域である。
ル膜３３中に形成され、Ｕ字型ゲート電極用溝３４に密
接して形成されたｎ型不純物注入領域である。
【００７０】３６ａ、３６ｂは、電極用溝３４に密接し
たｐ型ＳｉＣエピタキシャル膜３３内であってｎ型不純
物注入領域３５ａ、３５ｂとｎ型ＳｉＣエピタキシャル
膜３２の間に形成されるチャネル部、３７ａ、３７ｂは
チャネル部３６ａ、３６ｂと基板３１の間に形成される
ドリフト部である。
たｐ型ＳｉＣエピタキシャル膜３３内であってｎ型不純
物注入領域３５ａ、３５ｂとｎ型ＳｉＣエピタキシャル
膜３２の間に形成されるチャネル部、３７ａ、３７ｂは
チャネル部３６ａ、３６ｂと基板３１の間に形成される
ドリフト部である。
【００７１】３８はＵ字型ゲート電極用溝３４上及びｎ
型不純物注入領域３５ａ、３５ｂの一部に跨って形成さ
れる酸化ケイ素（ＳｉＯx）からなる極薄酸化絶縁膜、
３９は極薄酸化絶縁膜３８上に形成された酸化ケイ素
（ＳｉＯx）からなる堆積酸化絶縁膜である。本発明で
はゲート絶縁膜として、極薄酸化絶縁膜３８とこれに比
べて十分膜厚の大きい堆積酸化絶縁膜３９の２層構造で
構成される。
型不純物注入領域３５ａ、３５ｂの一部に跨って形成さ
れる酸化ケイ素（ＳｉＯx）からなる極薄酸化絶縁膜、
３９は極薄酸化絶縁膜３８上に形成された酸化ケイ素
（ＳｉＯx）からなる堆積酸化絶縁膜である。本発明で
はゲート絶縁膜として、極薄酸化絶縁膜３８とこれに比
べて十分膜厚の大きい堆積酸化絶縁膜３９の２層構造で
構成される。
【００７２】４０は堆積酸化絶縁膜３９上に形成された
多結晶Ｓｉ膜からなるゲート電極、４１ａはゲート電極
４０と離間してｎ型不純物注入領域３５ａ上及びｐ型Ｓ
ｉＣエピタキシャル膜３３上の一部に跨って形成される
Ｎｉ等の金属膜からなるソース電極、４１ｂはゲート電
極４０と離間してｎ型不純物注入領域３５上及びｐ型Ｓ
ｉＣエピタキシャル膜３３上の一部に跨って形成される
Ｎｉ等からなるソース電極、４２はｎ型ＳｉＣ基板３１
の裏面に形成されたＮｉ等からなるドレイン電極であ
る。
多結晶Ｓｉ膜からなるゲート電極、４１ａはゲート電極
４０と離間してｎ型不純物注入領域３５ａ上及びｐ型Ｓ
ｉＣエピタキシャル膜３３上の一部に跨って形成される
Ｎｉ等の金属膜からなるソース電極、４１ｂはゲート電
極４０と離間してｎ型不純物注入領域３５上及びｐ型Ｓ
ｉＣエピタキシャル膜３３上の一部に跨って形成される
Ｎｉ等からなるソース電極、４２はｎ型ＳｉＣ基板３１
の裏面に形成されたＮｉ等からなるドレイン電極であ
る。
【００７３】斯る素子の製造方法を図６を用いて以下に
説明する。
説明する。
【００７４】まず、図６（ａ）に示すように、第１の実
施形態と同様の表面清浄化処理したｎ型ＳｉＣ基板（Ｎ
ｄドープ：Ｎｄ濃度１×１０18〜１×１０21ｃｍ-3）３
１を準備する。
施形態と同様の表面清浄化処理したｎ型ＳｉＣ基板（Ｎ
ｄドープ：Ｎｄ濃度１×１０18〜１×１０21ｃｍ-3）３
１を準備する。
【００７５】次に、ｎ型ＳｉＣ基板３１の主面上にＣＶ
Ｄ法により１〜５０μｍ厚のｎ型ＳｉＣエピタキシャル
膜（Ｎｄドープ：Ｎｄ濃度１×１０15〜１×１０17ｃｍ
-3）３２を形成した後、ｎ型ＳｉＣエピタキシャル膜３
２上にＣＶＤ法によりｐ型ＳｉＣエピタキシャル膜（Ｎ
ｄドープ：Ｎｄ濃度１×１０15〜１×１０18ｃｍ-3）３
３を形成する。
Ｄ法により１〜５０μｍ厚のｎ型ＳｉＣエピタキシャル
膜（Ｎｄドープ：Ｎｄ濃度１×１０15〜１×１０17ｃｍ
-3）３２を形成した後、ｎ型ＳｉＣエピタキシャル膜３
２上にＣＶＤ法によりｐ型ＳｉＣエピタキシャル膜（Ｎ
ｄドープ：Ｎｄ濃度１×１０15〜１×１０18ｃｍ-3）３
３を形成する。
【００７６】その後、ｐ型ＳｉＣエピタキシャル層３３
中にｎ型不純物注入領域３５をイオン注入法により形成
し、この注入不純物をキャリアとして機能するように活
性化させるために、８００〜１５００℃、真空又は不活
性ガス雰囲気中でアニール処理する。ここで、注入不純
物はＮ又はＰ、注入温度は５００〜１０００℃、注入量
は１×１０18〜１×１０21ｃｍ-3である。
中にｎ型不純物注入領域３５をイオン注入法により形成
し、この注入不純物をキャリアとして機能するように活
性化させるために、８００〜１５００℃、真空又は不活
性ガス雰囲気中でアニール処理する。ここで、注入不純
物はＮ又はＰ、注入温度は５００〜１０００℃、注入量
は１×１０18〜１×１０21ｃｍ-3である。
【００７７】次に、図６（ｂ）に示すように、ＣＦ4及
びＯ2、又はＣＦ4及びＨ2のガスを用いた反応性イオン
エッチング法（ＲＩＥ法）により、ｎ型不純物注入領域
３５及びこの直下のｐ型ＳｉＣエピタキシャル膜３３を
貫通しｎ型ＳｉＣエピタキシャル膜３２に達するＵ字型
ゲート電極用溝３４を形成する。
びＯ2、又はＣＦ4及びＨ2のガスを用いた反応性イオン
エッチング法（ＲＩＥ法）により、ｎ型不純物注入領域
３５及びこの直下のｐ型ＳｉＣエピタキシャル膜３３を
貫通しｎ型ＳｉＣエピタキシャル膜３２に達するＵ字型
ゲート電極用溝３４を形成する。
【００７８】続いて、図５に示すように、Ｕ字型ゲート
電極用溝３４内壁、ｎ型不純物注入領域３５ａ、３５ａ
及びｐ型ＳｉＣエピタキシャル層３３表面を第１の実施
形態と同様の表面清浄化処理を行った後、０．５〜５ｎ
ｍ厚の極薄酸化絶縁膜３８を第１実施形態と同様の熱酸
化法により形成し、続いて前記極薄酸化絶縁膜３８上に
スパッタリング法、蒸着法又はＣＶＤ法などの気相成長
法により２０〜５００ｎｍ厚の堆積酸化絶縁膜３９を形
成する。その後、Ｕ字型ゲート電極用溝３４上及びｎ型
不純注入領域３５ａ、３５ｂの一部上を残すように極薄
酸化絶縁膜３８及び堆積酸化絶縁膜３９をエッチング除
去してｎ型不純物注入領域３５ａ、３５ｂの一部及びｐ
型ＳｉＣエピタキシャル膜３３を露出させる。
電極用溝３４内壁、ｎ型不純物注入領域３５ａ、３５ａ
及びｐ型ＳｉＣエピタキシャル層３３表面を第１の実施
形態と同様の表面清浄化処理を行った後、０．５〜５ｎ
ｍ厚の極薄酸化絶縁膜３８を第１実施形態と同様の熱酸
化法により形成し、続いて前記極薄酸化絶縁膜３８上に
スパッタリング法、蒸着法又はＣＶＤ法などの気相成長
法により２０〜５００ｎｍ厚の堆積酸化絶縁膜３９を形
成する。その後、Ｕ字型ゲート電極用溝３４上及びｎ型
不純注入領域３５ａ、３５ｂの一部上を残すように極薄
酸化絶縁膜３８及び堆積酸化絶縁膜３９をエッチング除
去してｎ型不純物注入領域３５ａ、３５ｂの一部及びｐ
型ＳｉＣエピタキシャル膜３３を露出させる。
【００７９】続いて、前記エッチングによりパターニン
グした極薄酸化絶縁膜３８及び堆積酸化絶縁膜３９上に
２００ｎｍ〜２μｍ厚みのＣＶＤ法又はスパッタリング
法により形成した多結晶Ｓｉ膜からなるゲート電極４
０、露出したｎ型不純物注入領域３５ａ、３５ｂ及びｐ
型ＳｉＣエピタキシャル層３３上に蒸着法等により形成
されたＮｉ等からなる金属膜４１ａ、４１ｂを形成する
と共に、ｎ型ＳｉＣ基板３１の裏面上に蒸着法等により
Ｎｉ等からなるドレイン電極４２を形成する。
グした極薄酸化絶縁膜３８及び堆積酸化絶縁膜３９上に
２００ｎｍ〜２μｍ厚みのＣＶＤ法又はスパッタリング
法により形成した多結晶Ｓｉ膜からなるゲート電極４
０、露出したｎ型不純物注入領域３５ａ、３５ｂ及びｐ
型ＳｉＣエピタキシャル層３３上に蒸着法等により形成
されたＮｉ等からなる金属膜４１ａ、４１ｂを形成する
と共に、ｎ型ＳｉＣ基板３１の裏面上に蒸着法等により
Ｎｉ等からなるドレイン電極４２を形成する。
【００８０】本実施例も第１の実施形態と同様の効果が
得られる。
得られる。
【００８１】上述の実施形態では、化合物膜（堆積酸化
絶縁膜）として酸化ケイ素膜を形成したが、ＡｌＮ膜な
どを用いることも可能である。
絶縁膜）として酸化ケイ素膜を形成したが、ＡｌＮ膜な
どを用いることも可能である。
【００８２】更に、上述の導電型を逆導電型とした構成
でもよい。
でもよい。
【００８３】また、上述では、ゲート絶縁膜の例を示し
たが、本発明はパッシベーション膜などの他の場合にも
利用できる。
たが、本発明はパッシベーション膜などの他の場合にも
利用できる。
【００８４】更に、ＳｉＣ以外の半導体に化合物薄膜を
形成した後、化合物膜を気相成長法で形成する場合にも
適用可能である。
形成した後、化合物膜を気相成長法で形成する場合にも
適用可能である。
【００８５】
【発明の効果】本発明は、半導体とその上に形成される
化合物膜の間の界面を良好な状態としつつ、良好な化合
物膜を短時間で形成する化合物膜の形成方法を提供でき
る。またこの方法を用いた素子特性の優れた製造時間が
短い半導体素子の製造方法を提供することができる。
化合物膜の間の界面を良好な状態としつつ、良好な化合
物膜を短時間で形成する化合物膜の形成方法を提供でき
る。またこの方法を用いた素子特性の優れた製造時間が
短い半導体素子の製造方法を提供することができる。
【図１】本発明の第１実施形態に係る半導体素子の概略
模式構成図である。
模式構成図である。
【図２】上記第１実施形態に係る半導体素子の製造方法
を示す図である。
を示す図である。
【図３】上記第１実施形態に係る半導体素子の製造方法
を示す図である。
を示す図である。
【図４】上記第１実施形態に係る半導体素子の製造方法
を示す図である。
を示す図である。
【図５】本発明の第２実施形態に係る半導体素子の概略
模式構成図である。
模式構成図である。
【図６】上記第２実施形態に係る半導体素子の製造方法
を示す図である。
を示す図である。
１ ｎ型ＳｉＣ基板 ２ ｎ型ＳｉＣエピタキャル層 ３ａ、３ｂ ｐ型不純物注入領域 ４ａ、４ｂ ｎ型不純物注入領域 ５ｂ、５ｃ チャネル部 ６ 極薄酸化絶縁膜（化合物薄膜） ７ 堆積絶縁膜（化合物膜） ３１ ｎ型ＳｉＣ基板 ３２ ｎ型ＳｉＣエピタキャル層 ３３ ｐ型ＳｉＣエピタキャル層 ３５ａ、３５ｂ ｎ型不純物注入領域 ３６ｂ、３６ｃ チャネル部 ３９ 極薄酸化絶縁膜（化合物薄膜） ４０ 堆積絶縁膜（化合物膜）
Claims (9)
- 【請求項１】 半導体表面に該半導体が構成する構成元
素と化合してなる化合物を形成させるための雰囲気ガス
を晒し、前記半導体表面に化合物薄膜を形成する工程
と、前記化合物薄膜上に気相形成法により化合物膜を形
成する工程と、を備えることを特徴とする化合物膜の形
成方法。 - 【請求項２】 半導体表面を該表面の不飽和結合を終端
するための雰囲気ガスに晒し、前記半導体表面に化合物
薄膜を形成する工程と、前記化合物薄膜上に気相形成法
により化合物膜を形成する工程と、を備えることを特徴
とする化合物膜の形成方法。 - 【請求項３】 炭化ケイ素からなる半導体の表面を酸化
し、該炭化ケイ素の表面に酸化ケイ素からなる化合物薄
膜を形成する工程と、該酸化ケイ素からなる化合物薄膜
上に気相形成法により化合物膜を形成する工程と、を備
えることを特徴とする化合物膜の形成方法。 - 【請求項４】 前記化合物膜は、酸化ケイ素からなるこ
とを特徴とする請求項３記載の化合物膜の形成方法。 - 【請求項５】 前記化合物薄膜の膜厚は、前記化合物膜
の膜厚に比べて小さいことを特徴とする請求項１〜４の
いずれかに記載の化合物膜の形成方法。 - 【請求項６】 前記表面はステップ状形状を有すること
を特徴とする請求項１〜５のいずれかに記載の化合物膜
の形成方法。 - 【請求項７】 前記化合物薄膜と前記化合物膜のうち、
少なくとも該化合物膜は絶縁膜であることを特徴とする
１〜６のいずれかに記載の化合物膜の形成方法。 - 【請求項８】 前記請求項１〜７のいずれかに記載の化
合物膜の形成方法を用いて半導体素子を形成する半導体
素子の製造方法であって、前記半導体の表面に前記化合
物薄膜を形成する工程と、該化合物薄膜上に気相形成法
により前記化合物膜を形成する工程と、を備えることを
特徴とする半導体素子の製造方法。 - 【請求項９】 前記半導体素子は電解効果型半導体素子
であって、チャネル上の前記半導体の表面にゲート絶縁
膜としての前記化合物薄膜を形成する工程と、該化合物
薄膜上に気相形成法によりゲート絶縁膜としての前記化
合物膜を形成する工程と、を備えることを特徴とする請
求項８記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099224A JPH11297712A (ja) | 1998-04-10 | 1998-04-10 | 化合物膜の形成方法及び半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099224A JPH11297712A (ja) | 1998-04-10 | 1998-04-10 | 化合物膜の形成方法及び半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297712A true JPH11297712A (ja) | 1999-10-29 |
Family
ID=14241703
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10099224A Pending JPH11297712A (ja) | 1998-04-10 | 1998-04-10 | 化合物膜の形成方法及び半導体素子の製造方法 |
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|---|---|
| JP (1) | JPH11297712A (ja) |
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