JPH09321559A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH09321559A JPH09321559A JP8130264A JP13026496A JPH09321559A JP H09321559 A JPH09321559 A JP H09321559A JP 8130264 A JP8130264 A JP 8130264A JP 13026496 A JP13026496 A JP 13026496A JP H09321559 A JPH09321559 A JP H09321559A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
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- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】 自動利得制御回路において、Ｓ／Ｎ比の劣化
を最小限に抑えて、歪みのない受信信号を生成する。 【解決手段】 アナログ受信信号ＩＮは、利得制御アン
プ１１及びＡ／Ｄ変換器１２を介してディジタル受信信
号ｒ（ｎ）に変化される。直流オフセット計算部１３と
目標電力計算部１４は、受信信号ｒ（ｎ）における直流
オフセット成分Ｒｄｃを求め、最大入力レベルに対応す
る該Ａ／Ｄ変換器１２の出力値から成分Ｒｄｃを差し引
いた値を用いて目標電力値ＣＬｒを計算する。減算器９
は、受信信号ｒ（ｎ）から成分Ｒｄｃを引いた受信信号
Ｃｒ（ｎ）を生成する。減算器１７、乗算器１８、加算
器１９、レジスタ２０、及びＤ／Ａ変換器２１は、平均
電力計算部１６の出力する受信信号Ｃｒ（ｎ）の平均電
力ＣＬｄ（ｎ）と目標電力値ＣＬｒとの差に応じた制御
信号Ｖａｇｃを生成して、利得制御アンプ１１に与え
る。
を最小限に抑えて、歪みのない受信信号を生成する。 【解決手段】 アナログ受信信号ＩＮは、利得制御アン
プ１１及びＡ／Ｄ変換器１２を介してディジタル受信信
号ｒ（ｎ）に変化される。直流オフセット計算部１３と
目標電力計算部１４は、受信信号ｒ（ｎ）における直流
オフセット成分Ｒｄｃを求め、最大入力レベルに対応す
る該Ａ／Ｄ変換器１２の出力値から成分Ｒｄｃを差し引
いた値を用いて目標電力値ＣＬｒを計算する。減算器９
は、受信信号ｒ（ｎ）から成分Ｒｄｃを引いた受信信号
Ｃｒ（ｎ）を生成する。減算器１７、乗算器１８、加算
器１９、レジスタ２０、及びＤ／Ａ変換器２１は、平均
電力計算部１６の出力する受信信号Ｃｒ（ｎ）の平均電
力ＣＬｄ（ｎ）と目標電力値ＣＬｒとの差に応じた制御
信号Ｖａｇｃを生成して、利得制御アンプ１１に与え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル受信機
等に設けられ、受信信号のレベルを適正化する自動利得
制御回路に関するものである。
等に設けられ、受信信号のレベルを適正化する自動利得
制御回路に関するものである。
【０００２】
【従来の技術】図２は、従来の自動利得制御回路を示す
構成ブロック図である。ディジタル信号処理を行う受信
機では、受信信号のレベルを最適に保つために、自動利
得制御回路が用いられている。特に、ディジタル移動通
信等の受信機では、平均受信電力のダイナミックレンジ
が７０ｄＢ以上にもおよび、さらに、これにフェージン
グによる瞬時的なレベル変動が加わる。そのため、自動
利得制御回路を用いて受信信号のレベルを制御すること
が、重要である。従来の一般的な自動利得制御回路は、
図２に示すように、利得制御アンプ１を備えている。利
得制御アンプ１の出力側には、アナログ／ディジタル変
換器（以下、Ａ／Ｄ変換器という）２が接続されてい
る。Ａ／Ｄ変換器２の出力データは、図示しない復調処
理部へ入力されると共に、平均電力計算部３に入力され
る構成である。平均電力計算部３の出力側は減算器４に
接続され、該減算器４の出力が乗算器５に接続されてい
る。乗算器５の出力側は、加算器６とレジスタ７とで構
成される積分器を介してディジタル／アナログ変換器
（Ｄ／Ａ変換器）８に接続されている。Ｄ／Ａ変換器８
の出力側から、利得制御アンプ１に対する利得制御信号
の電圧Ｖａｇｃが出力される構成である。
構成ブロック図である。ディジタル信号処理を行う受信
機では、受信信号のレベルを最適に保つために、自動利
得制御回路が用いられている。特に、ディジタル移動通
信等の受信機では、平均受信電力のダイナミックレンジ
が７０ｄＢ以上にもおよび、さらに、これにフェージン
グによる瞬時的なレベル変動が加わる。そのため、自動
利得制御回路を用いて受信信号のレベルを制御すること
が、重要である。従来の一般的な自動利得制御回路は、
図２に示すように、利得制御アンプ１を備えている。利
得制御アンプ１の出力側には、アナログ／ディジタル変
換器（以下、Ａ／Ｄ変換器という）２が接続されてい
る。Ａ／Ｄ変換器２の出力データは、図示しない復調処
理部へ入力されると共に、平均電力計算部３に入力され
る構成である。平均電力計算部３の出力側は減算器４に
接続され、該減算器４の出力が乗算器５に接続されてい
る。乗算器５の出力側は、加算器６とレジスタ７とで構
成される積分器を介してディジタル／アナログ変換器
（Ｄ／Ａ変換器）８に接続されている。Ｄ／Ａ変換器８
の出力側から、利得制御アンプ１に対する利得制御信号
の電圧Ｖａｇｃが出力される構成である。
【０００３】アナログの受信信号ＩＮは利得制御アンプ
１に入力され、該利得制御アンプ１は、受信信号ＩＮに
対する利得制御信号Ｖａｇｃで利得制御された増幅を行
い、アナログの信号ｒ（ｔ）を生成する。Ａ／Ｄ変換器
２は信号ｒ（ｔ）に対し、所定周期のサンプリングを行
い、復調用のディジタル受信信号ｒ（ｎ）に変換する。
ここで、ｎはサンプリング時刻を表す。信号ｒ（ｎ）
は、そのまま復調処理部へ入力されると共に、平均電力
計算部３に与えられる。平均電力計算部３は、信号ｒ
（ｎ）の平均電力Ｌｄ（ｎ）を計算する。減算器４は、
与えられた目標電力Ｌｒと平均電力Ｌｄ（ｎ）の差分電
力ΔＬを求める。差分電力ΔＬは誤差電力であり、乗算
器５によって定数βが乗じられる。加算器６とレジスタ
７とから構成される積分器は、定数βの乗じるられた誤
差電力ΔＬを積分する。積分結果Ｍ（ｎ）が逐次Ｄ／Ａ
変換部８に与えられる。Ｄ／Ａ変換部８は積分結果Ｍ
（ｎ）に応じた電圧Ｖａｇｃを生成し、利得制御アンプ
１の制御端子に与える。自動利得制御回路では各部が以
上のように動作し、最適な復調用の受信信号ｒ（ｎ）を
得ている。ここで、目標電力値Ｌｒの設定を、信号ｒ
（ｔ）の最大振幅がＡ／Ｄ変換器２の最大入力レベルと
等しくなるように設定すると、Ｓ／Ｎ比が最も有利にな
る。ディジタル移動通信の場合、一般的に次のように設
定する。レーリー・フェージングによるレベル変動を受
けた受信信号ＩＮの最大振幅値は、理論的に平均レベル
の４倍以下なので、受信信号ｒ（ｔ）の平均レベルが、
Ａ／Ｄ変換器２の最大入力レベルの１／４になるよう
に、目標電力Ｌｒの値を設定している。
１に入力され、該利得制御アンプ１は、受信信号ＩＮに
対する利得制御信号Ｖａｇｃで利得制御された増幅を行
い、アナログの信号ｒ（ｔ）を生成する。Ａ／Ｄ変換器
２は信号ｒ（ｔ）に対し、所定周期のサンプリングを行
い、復調用のディジタル受信信号ｒ（ｎ）に変換する。
ここで、ｎはサンプリング時刻を表す。信号ｒ（ｎ）
は、そのまま復調処理部へ入力されると共に、平均電力
計算部３に与えられる。平均電力計算部３は、信号ｒ
（ｎ）の平均電力Ｌｄ（ｎ）を計算する。減算器４は、
与えられた目標電力Ｌｒと平均電力Ｌｄ（ｎ）の差分電
力ΔＬを求める。差分電力ΔＬは誤差電力であり、乗算
器５によって定数βが乗じられる。加算器６とレジスタ
７とから構成される積分器は、定数βの乗じるられた誤
差電力ΔＬを積分する。積分結果Ｍ（ｎ）が逐次Ｄ／Ａ
変換部８に与えられる。Ｄ／Ａ変換部８は積分結果Ｍ
（ｎ）に応じた電圧Ｖａｇｃを生成し、利得制御アンプ
１の制御端子に与える。自動利得制御回路では各部が以
上のように動作し、最適な復調用の受信信号ｒ（ｎ）を
得ている。ここで、目標電力値Ｌｒの設定を、信号ｒ
（ｔ）の最大振幅がＡ／Ｄ変換器２の最大入力レベルと
等しくなるように設定すると、Ｓ／Ｎ比が最も有利にな
る。ディジタル移動通信の場合、一般的に次のように設
定する。レーリー・フェージングによるレベル変動を受
けた受信信号ＩＮの最大振幅値は、理論的に平均レベル
の４倍以下なので、受信信号ｒ（ｔ）の平均レベルが、
Ａ／Ｄ変換器２の最大入力レベルの１／４になるよう
に、目標電力Ｌｒの値を設定している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
自動利得制御回路では、次のような課題があった。Ｓ／
Ｎ比が有利になるように目標電力Ｌｒを設定しても、実
際には利得制御アンプ１やＡ／Ｄ変換器２の入力段での
直流オフセットがあり、それがアナログ受信信号ｒ
（ｔ）に加わるので、フェージングによる瞬時振幅が最
大の時に、信号ｒ（ｔ）のレベルがＡ／Ｄ変換器２の最
大入力レベルを越えることがある。これをサンプリング
して得られるディジタル受信信号ｒ（ｎ）では、信号の
振幅の最大の部分近辺が歪んでおり、正確な復調ができ
ない。これを回避するためには、予め、目標電力Ｌｒの
値から直流オフセットの最大値の分を差し引く必要があ
る。ところが、直流オフセットの最大値の分を差し引く
と、その分だけ信号のＳ／Ｎ比が劣化するという問題点
があった。
自動利得制御回路では、次のような課題があった。Ｓ／
Ｎ比が有利になるように目標電力Ｌｒを設定しても、実
際には利得制御アンプ１やＡ／Ｄ変換器２の入力段での
直流オフセットがあり、それがアナログ受信信号ｒ
（ｔ）に加わるので、フェージングによる瞬時振幅が最
大の時に、信号ｒ（ｔ）のレベルがＡ／Ｄ変換器２の最
大入力レベルを越えることがある。これをサンプリング
して得られるディジタル受信信号ｒ（ｎ）では、信号の
振幅の最大の部分近辺が歪んでおり、正確な復調ができ
ない。これを回避するためには、予め、目標電力Ｌｒの
値から直流オフセットの最大値の分を差し引く必要があ
る。ところが、直流オフセットの最大値の分を差し引く
と、その分だけ信号のＳ／Ｎ比が劣化するという問題点
があった。
【０００５】
【課題を解決するための手段】第１及び第２の発明は、
前記課題を解決するために、制御信号に応じた利得でア
ナログ受信信号を増幅または減衰させる利得制御アンプ
と、増幅または減衰したアナログ受信信号をディジタル
受信信号に変換するＡ／Ｄ変換器と、ディジタル受信信
号の平均レベルまたは平均電力と目標値とを比較し、該
平均レベルまたは平均電力と目標値とを同じ値にする前
記制御信号を生成して利得制御アンプに与える制御信号
生成手段とを、備えた自動利得制御回路において、次の
ような構成にしている。即ち、第１及び第２の発明の自
動利得制御回路は、ディジタル受信信号の直流成分に応
じて目標値を設定する目標値設定手段を設けている。第
１及び第２の発明によれば、以上のように自動利得制御
回路を構成しているので、アナログ受信信号は、利得制
御アンプを介して増幅または減衰し、Ａ／Ｄ変換器によ
ってディジタル受信信号に変換される。制御信号生成手
段は、Ａ／Ｄ変換器の出力するディジタル受信信号の平
均レベルまたは平均電力と目標値とを比較して、目標値
と平均レベルまたは平均電力とが一致するような制御信
号を生成する。利得制御アンプは、その制御信号に基づ
いた増幅または減衰を行う。つまり、自動利得制御回路
は、目標値を用いた自動制御で、一定電力または一定レ
ベルのディジタル受信信号を生成する。
前記課題を解決するために、制御信号に応じた利得でア
ナログ受信信号を増幅または減衰させる利得制御アンプ
と、増幅または減衰したアナログ受信信号をディジタル
受信信号に変換するＡ／Ｄ変換器と、ディジタル受信信
号の平均レベルまたは平均電力と目標値とを比較し、該
平均レベルまたは平均電力と目標値とを同じ値にする前
記制御信号を生成して利得制御アンプに与える制御信号
生成手段とを、備えた自動利得制御回路において、次の
ような構成にしている。即ち、第１及び第２の発明の自
動利得制御回路は、ディジタル受信信号の直流成分に応
じて目標値を設定する目標値設定手段を設けている。第
１及び第２の発明によれば、以上のように自動利得制御
回路を構成しているので、アナログ受信信号は、利得制
御アンプを介して増幅または減衰し、Ａ／Ｄ変換器によ
ってディジタル受信信号に変換される。制御信号生成手
段は、Ａ／Ｄ変換器の出力するディジタル受信信号の平
均レベルまたは平均電力と目標値とを比較して、目標値
と平均レベルまたは平均電力とが一致するような制御信
号を生成する。利得制御アンプは、その制御信号に基づ
いた増幅または減衰を行う。つまり、自動利得制御回路
は、目標値を用いた自動制御で、一定電力または一定レ
ベルのディジタル受信信号を生成する。
【０００６】ここで、利得制御アンプやＡ／Ｄ変換器の
入力段に直流オフセットが存在する場合、それが、Ａ／
Ｄ変換器の出力するディジタル受信信号に直流成分とし
て重畳する。目標値設定手段は、ディジタル受信信号の
直流成分に応じて目標値を設定し、該目標値を制御信号
生成手段に渡す。これにより、自動利得制御回路の自動
制御では、直流オフセットの影響分のみが除去され、Ｓ
／Ｎ比の劣化を最小限にとどめて、直流オフセットによ
る歪みのないディジタル受信信号を生成することができ
る。従って、前記課題を解決できるのである。
入力段に直流オフセットが存在する場合、それが、Ａ／
Ｄ変換器の出力するディジタル受信信号に直流成分とし
て重畳する。目標値設定手段は、ディジタル受信信号の
直流成分に応じて目標値を設定し、該目標値を制御信号
生成手段に渡す。これにより、自動利得制御回路の自動
制御では、直流オフセットの影響分のみが除去され、Ｓ
／Ｎ比の劣化を最小限にとどめて、直流オフセットによ
る歪みのないディジタル受信信号を生成することができ
る。従って、前記課題を解決できるのである。
【０００７】
【発明の実施の形態】図１は、本発明の実施形態を示す
自動利得制御回路の構成ブロック図である。この自動利
得制御回路は、ディジタル移動通信に用いられるもので
あり、アナログの受信信号ＩＮを制御信号に応じた利得
で増幅または減衰させる利得制御アンプ１１を備えてい
る。利得制御アンプ１１の出力側には、Ａ／Ｄ変換器１
２が接続されている。Ａ／Ｄ変換器１２は、増幅または
減衰したアナログ受信信号をディジタル受信信号に変換
するものである。Ａ／Ｄ変換器１２の出力側には、直流
オフセット計算部１３と減算器１４とが接続されてい
る。直流オフセット計算部１３の出力するデータは、減
算器１４に与えられると共に、目標電力計算部１５に与
えられる構成である。直流オフセット計算部１３は、Ａ
／Ｄ変換器１２の出力するディジタル受信信号に含まれ
る直流オフセット成分を計算し、目標電力計算部１５が
その直流オフセット成分に応じた目標値を計算するもの
である。即ち、直流オフセット計算部１３と目標電力計
算部１５が、目標値決定手段を構成している。減算器１
４は、Ａ／Ｄ変換器１２の出力するディジタル受信信号
から直流オフセット成分を減算して、該ディジタル受信
信号を修正する機能を有し、該減算器１４の出力信号
は、復調用信号として図示しない復調処理部へ与えられ
ると共に、平均電力計算部１６に与えられるようになっ
ている。平均電力計算部１６は、修正されたディジタル
受信信号の平均電力を計算するものである。
自動利得制御回路の構成ブロック図である。この自動利
得制御回路は、ディジタル移動通信に用いられるもので
あり、アナログの受信信号ＩＮを制御信号に応じた利得
で増幅または減衰させる利得制御アンプ１１を備えてい
る。利得制御アンプ１１の出力側には、Ａ／Ｄ変換器１
２が接続されている。Ａ／Ｄ変換器１２は、増幅または
減衰したアナログ受信信号をディジタル受信信号に変換
するものである。Ａ／Ｄ変換器１２の出力側には、直流
オフセット計算部１３と減算器１４とが接続されてい
る。直流オフセット計算部１３の出力するデータは、減
算器１４に与えられると共に、目標電力計算部１５に与
えられる構成である。直流オフセット計算部１３は、Ａ
／Ｄ変換器１２の出力するディジタル受信信号に含まれ
る直流オフセット成分を計算し、目標電力計算部１５が
その直流オフセット成分に応じた目標値を計算するもの
である。即ち、直流オフセット計算部１３と目標電力計
算部１５が、目標値決定手段を構成している。減算器１
４は、Ａ／Ｄ変換器１２の出力するディジタル受信信号
から直流オフセット成分を減算して、該ディジタル受信
信号を修正する機能を有し、該減算器１４の出力信号
は、復調用信号として図示しない復調処理部へ与えられ
ると共に、平均電力計算部１６に与えられるようになっ
ている。平均電力計算部１６は、修正されたディジタル
受信信号の平均電力を計算するものである。
【０００８】目標電力計算部１５及び平均電力計算部１
６の出力先が、減算器１７になっている。減算器１７の
出力側には乗算器１８が接続され、該乗算器１８の出力
側が、加算器１９とレジスタ２０とで構成される積分器
に接続され、該積算器の出力側がＤ／Ａ変換器２１に接
続されている。減算器１７と乗算器１８と加算器１９と
レジスタ２０とＤ／Ａ変換器２１とは、ディジタルの受
信信号の平均電力と目標電力値とを比較し、平均電力と
目標電力値とを同じ値にする利得制御信号Ｖａｇｃを生
成して利得制御アンプ１１に与える制御信号生成手段を
構成している。よって、Ｄ／Ａ変換器２１の出力側か
ら、利得制御アンプ１１に対する利得制御信号Ｖａｇｃ
が出力される構成である。次に、図１の自動利得制御回
路の動作を説明する。利得制御アンプ１１は、アナログ
の受信信号ＩＮに対して例えば増幅を行い、増幅された
アナログ受信信号ｒ（ｔ）を出力する。この増幅におけ
る利得は、制御信号として与えられる電圧Ｖａｇｃによ
って設定されている。Ａ／Ｄ変換器１２はアナログ受信
信号ｒ（ｔ）を変換し、ディジタル受信信号ｒ（ｎ）を
生成する。ディジタル受信信号ｒ（ｎ）は、直流オフセ
ット計算部１３と減算器１４とに与えられる。
６の出力先が、減算器１７になっている。減算器１７の
出力側には乗算器１８が接続され、該乗算器１８の出力
側が、加算器１９とレジスタ２０とで構成される積分器
に接続され、該積算器の出力側がＤ／Ａ変換器２１に接
続されている。減算器１７と乗算器１８と加算器１９と
レジスタ２０とＤ／Ａ変換器２１とは、ディジタルの受
信信号の平均電力と目標電力値とを比較し、平均電力と
目標電力値とを同じ値にする利得制御信号Ｖａｇｃを生
成して利得制御アンプ１１に与える制御信号生成手段を
構成している。よって、Ｄ／Ａ変換器２１の出力側か
ら、利得制御アンプ１１に対する利得制御信号Ｖａｇｃ
が出力される構成である。次に、図１の自動利得制御回
路の動作を説明する。利得制御アンプ１１は、アナログ
の受信信号ＩＮに対して例えば増幅を行い、増幅された
アナログ受信信号ｒ（ｔ）を出力する。この増幅におけ
る利得は、制御信号として与えられる電圧Ｖａｇｃによ
って設定されている。Ａ／Ｄ変換器１２はアナログ受信
信号ｒ（ｔ）を変換し、ディジタル受信信号ｒ（ｎ）を
生成する。ディジタル受信信号ｒ（ｎ）は、直流オフセ
ット計算部１３と減算器１４とに与えられる。
【０００９】直流オフセット計算部１３は、入力したデ
ィジタル受信信号ｒ（ｎ）の長時間に渡る平均値を計算
し、ディジタル受信信号ｒ（ｎ）の直流成分である直流
オフセット成分Ｒｄｃを求める。減算器１４は、逐次入
力されるディジタル受信信号ｒ（ｎ）から、直流オフセ
ット成分Ｒｄｃを差し引き、直流オフセット成分を補正
した受信信号Ｃｒ（ｎ）を生成する。直流オフセット成
分を除去して補正した受信信号Ｃｒ（ｎ）が、図示しな
い復調処理部と平均電力計算部１６とに供給される。平
均電力計算部１６は、補正された受信信号Ｃｒ（ｎ）の
平均電力ＣＬｄ（ｎ）を計算する。一方、目標電力計算
部１５は、直流オフセット計算部１３から与えられた直
流オフセットＲｄｃに基づき、目標値を修正して修正目
標電力値ＣＬｒを設定する。減算器１７は、平均電力計
算部１６からの平均電力ＣＬｄ（ｎ）と目標電力計算部
１５から修正目標電力値ＣＬｒの差分電力ΔＬを求め
る。乗算器１８は、差分電力ΔＬに定数βを乗じる。定
数βの乗じられた差分電力ΔＬは、加算器１９とレジス
タ２０とで構成された積分器によって積分される。積分
器の出力する積分結果Ｍ（ｎ）が、Ｄ／Ａ変換器２１に
入力され、該Ｄ／Ａ変換器２１が積分結果Ｍ（ｎ）に対
する電圧変換を行う。この電圧変換で得られる電圧Ｖａ
ｇｃが、利得制御信号として利得制御アンプ１１に与え
られる。このようにして、図１の自動利得制御回路は、
補正した受信信号Ｃｒ（ｎ）の電力を一定に保つような
自動制御動作を行う。
ィジタル受信信号ｒ（ｎ）の長時間に渡る平均値を計算
し、ディジタル受信信号ｒ（ｎ）の直流成分である直流
オフセット成分Ｒｄｃを求める。減算器１４は、逐次入
力されるディジタル受信信号ｒ（ｎ）から、直流オフセ
ット成分Ｒｄｃを差し引き、直流オフセット成分を補正
した受信信号Ｃｒ（ｎ）を生成する。直流オフセット成
分を除去して補正した受信信号Ｃｒ（ｎ）が、図示しな
い復調処理部と平均電力計算部１６とに供給される。平
均電力計算部１６は、補正された受信信号Ｃｒ（ｎ）の
平均電力ＣＬｄ（ｎ）を計算する。一方、目標電力計算
部１５は、直流オフセット計算部１３から与えられた直
流オフセットＲｄｃに基づき、目標値を修正して修正目
標電力値ＣＬｒを設定する。減算器１７は、平均電力計
算部１６からの平均電力ＣＬｄ（ｎ）と目標電力計算部
１５から修正目標電力値ＣＬｒの差分電力ΔＬを求め
る。乗算器１８は、差分電力ΔＬに定数βを乗じる。定
数βの乗じられた差分電力ΔＬは、加算器１９とレジス
タ２０とで構成された積分器によって積分される。積分
器の出力する積分結果Ｍ（ｎ）が、Ｄ／Ａ変換器２１に
入力され、該Ｄ／Ａ変換器２１が積分結果Ｍ（ｎ）に対
する電圧変換を行う。この電圧変換で得られる電圧Ｖａ
ｇｃが、利得制御信号として利得制御アンプ１１に与え
られる。このようにして、図１の自動利得制御回路は、
補正した受信信号Ｃｒ（ｎ）の電力を一定に保つような
自動制御動作を行う。
【００１０】図３（ａ），（ｂ）は、図１中の目標電力
計算部１５における目標電力値の設定を説明する図であ
り、同図（ａ）は直流オフセットの無い場合、及び同図
（ｂ）は直流オフセットがある場合を示している。Ａ／
Ｄ変換器１２の最大入力レベルに相当する受信信号ｒ
（ｔ）が入力されたときのＡ／Ｄ変換器１２の出力値
を、図３（ａ）のようにＲｐとすると、直流オフセット
がない理想ケースでは、レーリー・フェージングによる
レベル変動を受けた受信信号ｒ（ｔ）の最大振幅値は理
論的に平均レベルの４倍以下なので、無フェージングの
状況下での受信信号受信信号ｒ（ｎ）の振幅Ｒo は、次
の（１）式である。 Ｒo ＝Ｒｐ／４ ・・・（１） 直流オフセット成分Ｒｄｃがある場合、図３（ｂ）のよ
うに、Ａ／Ｄ変換器１２の最大入力レベルを越えない受
信信号ｒ（ｎ）の振幅最大値ＣＲｐは（２）式となる。 ＣＲｐ＝Ｒｐ−Ｒｄｃ ・・・（２） 従って、目標電力計算部１５は、無フェージング状況下
での受信信号振幅ＣＲo が、（３）式となるように目標
電力を設定する。つまり、目標電力値ＣＬｒが（４）式
を満たすように設定する。 ＣＲo ＝ＣＲｐ／４＝（Ｒｐ−Ｒｄｃ） ・・・（３） ＣＬｒ＝（ＣＲo ／√２）2 ＝（Ｒｐ−Ｒｄｃ）2 ／（１６×２） ・・・（４） このようにすることで、歪みのない受信信号Ｃｒ（ｎ）
が得られる。なお、電力として対数値を用いる場合に
は、（４）式の対数値をとったものを目標電力値ＣＬｒ
とする。
計算部１５における目標電力値の設定を説明する図であ
り、同図（ａ）は直流オフセットの無い場合、及び同図
（ｂ）は直流オフセットがある場合を示している。Ａ／
Ｄ変換器１２の最大入力レベルに相当する受信信号ｒ
（ｔ）が入力されたときのＡ／Ｄ変換器１２の出力値
を、図３（ａ）のようにＲｐとすると、直流オフセット
がない理想ケースでは、レーリー・フェージングによる
レベル変動を受けた受信信号ｒ（ｔ）の最大振幅値は理
論的に平均レベルの４倍以下なので、無フェージングの
状況下での受信信号受信信号ｒ（ｎ）の振幅Ｒo は、次
の（１）式である。 Ｒo ＝Ｒｐ／４ ・・・（１） 直流オフセット成分Ｒｄｃがある場合、図３（ｂ）のよ
うに、Ａ／Ｄ変換器１２の最大入力レベルを越えない受
信信号ｒ（ｎ）の振幅最大値ＣＲｐは（２）式となる。 ＣＲｐ＝Ｒｐ−Ｒｄｃ ・・・（２） 従って、目標電力計算部１５は、無フェージング状況下
での受信信号振幅ＣＲo が、（３）式となるように目標
電力を設定する。つまり、目標電力値ＣＬｒが（４）式
を満たすように設定する。 ＣＲo ＝ＣＲｐ／４＝（Ｒｐ−Ｒｄｃ） ・・・（３） ＣＬｒ＝（ＣＲo ／√２）2 ＝（Ｒｐ−Ｒｄｃ）2 ／（１６×２） ・・・（４） このようにすることで、歪みのない受信信号Ｃｒ（ｎ）
が得られる。なお、電力として対数値を用いる場合に
は、（４）式の対数値をとったものを目標電力値ＣＬｒ
とする。
【００１１】以上のように、本実施形態では、自動利得
制御回路に直流オフセット計算部１３と目標電力計算部
１５とを設け、受信信号ｒ（ｎ）中の直流オフセット成
分によって、目標電力値ＣＬｒを計算する構成にしたの
で、個々の自動利得制御回路の直流オフセット成分のば
らつきに対応して、目標電力値ＣＬｒをそれぞれ設定す
ることができる。さらに、ディジタル受信信号ｒ（ｎ）
の取りえる最大値から直流成分Ｒｄｃを減じた値を用い
た（４）式の計算で、目標電力値ＣＬｒを設定している
ので、Ｓ／Ｎ比の劣化を最低限に抑えて歪みのないディ
ジタル受信信号Ｃｒ（ｎ）を得ることが可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
制御回路に直流オフセット計算部１３と目標電力計算部
１５とを設け、受信信号ｒ（ｎ）中の直流オフセット成
分によって、目標電力値ＣＬｒを計算する構成にしたの
で、個々の自動利得制御回路の直流オフセット成分のば
らつきに対応して、目標電力値ＣＬｒをそれぞれ設定す
ることができる。さらに、ディジタル受信信号ｒ（ｎ）
の取りえる最大値から直流成分Ｒｄｃを減じた値を用い
た（４）式の計算で、目標電力値ＣＬｒを設定している
ので、Ｓ／Ｎ比の劣化を最低限に抑えて歪みのないディ
ジタル受信信号Ｃｒ（ｎ）を得ることが可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
【００１２】（１） 上記実施形態では、ディジタル移
動通信に適用する自動利得制御回路について説明をして
いるが、他の無線通信にも適用が可能でるばかりでな
く、有線通信におけるディジタル受信機にも、適用可能
である。 （２） 図１には、ディジタル受信機に通常含まれる要
素（例えば、無線周波数帯域の信号をベースバンド帯域
信号に変換する周波数変換部や、自動周波数制御回路ま
たはタイミング再生回路等）のうち、自動利得制御回路
に直接関係のない要素については省略しているが、当然
これらを含むディジタル受信機においても適用できる。
なお、従来のディジタル受信機には、受信信号の直流オ
フセットを求める手段と、該直流オフセットを用いて受
信信号の補正を行う手段を持つものものもあるが、この
場合には、目標電力計算部１５を追加するだけで、最適
な目標電力値が得られる。
動通信に適用する自動利得制御回路について説明をして
いるが、他の無線通信にも適用が可能でるばかりでな
く、有線通信におけるディジタル受信機にも、適用可能
である。 （２） 図１には、ディジタル受信機に通常含まれる要
素（例えば、無線周波数帯域の信号をベースバンド帯域
信号に変換する周波数変換部や、自動周波数制御回路ま
たはタイミング再生回路等）のうち、自動利得制御回路
に直接関係のない要素については省略しているが、当然
これらを含むディジタル受信機においても適用できる。
なお、従来のディジタル受信機には、受信信号の直流オ
フセットを求める手段と、該直流オフセットを用いて受
信信号の補正を行う手段を持つものものもあるが、この
場合には、目標電力計算部１５を追加するだけで、最適
な目標電力値が得られる。
【００１３】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、利得制御アンプと、Ａ／Ｄ変換器
と、目標値を用いて利得制御アンプの制御信号を生成す
る制御信号生成手段とを備えた自動利得制御回路におい
て、受信信号の直流成分に応じて目標値を設定する目標
値設定手段を設けているので、個々の自動利得制御回路
の直流オフセット分に相当する直流成分のばらつきに対
応して、最適な目標電力値をそれぞれ設定することがで
き、Ｓ／Ｎ比の劣化を最低限に抑えて歪みのないディジ
タル受信信号を得ることが可能になる。
２の発明によれば、利得制御アンプと、Ａ／Ｄ変換器
と、目標値を用いて利得制御アンプの制御信号を生成す
る制御信号生成手段とを備えた自動利得制御回路におい
て、受信信号の直流成分に応じて目標値を設定する目標
値設定手段を設けているので、個々の自動利得制御回路
の直流オフセット分に相当する直流成分のばらつきに対
応して、最適な目標電力値をそれぞれ設定することがで
き、Ｓ／Ｎ比の劣化を最低限に抑えて歪みのないディジ
タル受信信号を得ることが可能になる。
【図１】本発明の実施形態を示す自動利得制御回路の構
成ブロック図である。
成ブロック図である。
【図２】従来の自動利得制御回路を示す構成ブロック図
である。
である。
【図３】図１中の目標電力計算部１５における目標電力
値の設定を説明する図である。
値の設定を説明する図である。
１１ 利得制御アンプ １２ Ａ／Ｄ変換器 １３ 直流オフセット計算部 １４，１７ 減算器 １５ 目標電力計算部 １６ 平均電力計算部 １８ 乗算器 １９ 加算器 ２０ レジスタ ２１ Ｄ／Ａ変換器 ＩＮ アナログ受信信号 ｒ（ｔ） 増幅されたアナログ受信信号 ｒ（ｎ） ディジタル受信信号 Ｃｒ（ｎ） 補正されたディジタル受信信号 Ｒｄｃ 直流オフセット成分 ＣＬｒ 目標電力値 Ｌｒ 平均電力値 ΔＬ 差分電力 Ｍ（ｎ） 積分結果 Ｖａｇｃ 制御信号（利得制御電圧）
Claims (2)
- 【請求項１】 制御信号に応じた利得でアナログ受信信
号を増幅または減衰させる利得制御アンプと、 前記増幅または減衰したアナログ受信信号をディジタル
受信信号に変換するアナログ／ディジタル変換器と、 前記ディジタル受信信号の平均レベルまたは平均電力と
目標値とを比較し、該平均レベルまたは平均電力と目標
値とを同じ値にする前記制御信号を生成して前記利得制
御アンプに与える制御信号生成手段とを、 備えた自動利得制御回路において、 前記ディジタル受信信号の直流成分に応じて前記目標値
を設定する目標設定手段を設けたことを特徴とする自動
利得制御回路。 - 【請求項２】 前記目標値設定手段は、前記ディジタル
受信信号の取りえる最大値から直流成分を減じた値を用
いた計算で前記目標値を設定する構成にしたことを特徴
とする請求項１記載の自動利得制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130264A JPH09321559A (ja) | 1996-05-24 | 1996-05-24 | 自動利得制御回路 |
| US08/828,714 US5946607A (en) | 1996-05-24 | 1997-03-28 | Method of apparatus for automatic gain control, and digital receiver using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130264A JPH09321559A (ja) | 1996-05-24 | 1996-05-24 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321559A true JPH09321559A (ja) | 1997-12-12 |
Family
ID=15030122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130264A Withdrawn JPH09321559A (ja) | 1996-05-24 | 1996-05-24 | 自動利得制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5946607A (ja) |
| JP (1) | JPH09321559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521192A (ja) * | 2000-01-31 | 2003-07-08 | モトローラ・インコーポレイテッド | ダイナミック・レンジとｄｃオフセット修正を改善した無線電話受信機と方法 |
| EP1061653A3 (en) * | 1999-06-18 | 2003-11-12 | Nortel Networks Limited | Analog gain control adjustment using a probabilistic algorithm |
| JP2005507568A (ja) * | 2001-02-16 | 2005-03-17 | クゥアルコム・インコーポレイテッド | ダイレクトコンバート受信機アーキテクチャ |
| US7602865B2 (en) | 2003-11-22 | 2009-10-13 | Lg Electronics Inc. | Apparatus and method for enhancing a reception rate of a receiver |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976819A (en) * | 1995-11-21 | 1999-11-02 | National Jewish Medical And Research Center | Product and process to regulate actin polymerization in T lymphocytes |
| US6201954B1 (en) * | 1998-03-25 | 2001-03-13 | Qualcomm Inc. | Method and system for providing an estimate of the signal strength of a received signal |
| US6289044B1 (en) * | 1998-05-12 | 2001-09-11 | Nortel Networks Limited | Automatic gain control circuit for a modem receiver |
| US6445732B1 (en) * | 1998-09-23 | 2002-09-03 | Conexant Systems, Inc. | Dynamic range reduction circuitry for a digital communications receiver |
| GB2351404B (en) * | 1999-06-24 | 2003-11-12 | Nokia Mobile Phones Ltd | A transmitter and a modulator therefor |
| US6556635B1 (en) * | 1999-11-09 | 2003-04-29 | Lsi Logic Corporation | Communications receiver having adaptive dynamic range |
| JP2001244765A (ja) * | 2000-02-28 | 2001-09-07 | Mitsubishi Electric Corp | 自動利得制御方法および自動利得制御用プロセッサならびに復調装置 |
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| ES2364630T3 (es) * | 2001-02-16 | 2011-09-08 | Qualcomm Incorporated | Arquitectura de receptor de conversión directa. |
| FR2821218B1 (fr) * | 2001-02-22 | 2006-06-23 | Cit Alcatel | Dispositif de reception pour un terminal de radiocommunication mobile |
| WO2002084859A1 (en) * | 2001-04-18 | 2002-10-24 | Nokia Corporation | Balanced circuit arrangement and method for linearizing such an arrangement |
| US20030027537A1 (en) * | 2001-08-01 | 2003-02-06 | Koji Kimura | Providing automatic gain control stability |
| US7177373B2 (en) * | 2002-08-09 | 2007-02-13 | Infineon Technologies Ag | Continuous self-calibration of internal analog signals |
| JP2004104321A (ja) * | 2002-09-06 | 2004-04-02 | Renesas Technology Corp | 自動利得制御回路 |
| ES2261966T3 (es) * | 2002-10-16 | 2006-11-16 | Casio Computer Co., Ltd. | Dispositivo de recepcion de ondas de radio, reloj de ondas de radio y repetidor. |
| US7095994B1 (en) * | 2002-11-27 | 2006-08-22 | Lucent Technologies Inc. | Method and apparatus for dynamic biasing of baseband circuitry in a communication system receiver |
| EP1439636A1 (en) * | 2003-01-08 | 2004-07-21 | Agilent Technologies, Inc., a corporation of the State of Delaware | Automatic gain control method |
| KR100527000B1 (ko) * | 2003-04-10 | 2005-11-08 | 한국전자통신연구원 | 디씨 오프셋 보상 기능이 있는 직교 주파수 분할 다중 시스템의 자동 이득 조절 장치 및 그 방법 |
| JP4355202B2 (ja) * | 2003-12-03 | 2009-10-28 | パイオニア株式会社 | 受信機 |
| US7295073B2 (en) * | 2006-01-19 | 2007-11-13 | Mediatek Inc. | Automatic gain control apparatus |
| CN101192862B (zh) * | 2006-11-30 | 2013-01-16 | 昂达博思公司 | 用于无线通信系统的自动增益控制方法和设备 |
| US8144811B2 (en) * | 2007-01-26 | 2012-03-27 | Qualcomm Atheros, Inc. | Hybrid zero-IF receiver |
| KR101462577B1 (ko) * | 2007-11-21 | 2014-11-19 | 삼성전자주식회사 | 광대역 무선접속 통신시스템에서 디씨 오프셋 제거 장치 및방법 |
| US8626079B2 (en) * | 2007-12-12 | 2014-01-07 | Electronics And Telecommunications Research Institute | Link adaptation method and apparatus in wireless communication system |
| US8284817B2 (en) | 2010-06-30 | 2012-10-09 | Qualcomm Atheros, Inc. | Measuring received signal strength on neighboring frequencies of a channel with interference in a wireless device |
| TWI413362B (zh) * | 2010-07-16 | 2013-10-21 | Novatek Microelectronics Corp | 自動增益控制電路與方法及放大器裝置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396520A (en) * | 1992-07-29 | 1995-03-07 | Dial Page Lp | Digital RF receiver |
| US5603113A (en) * | 1993-06-16 | 1997-02-11 | Oki Telecom | Automatic gain control circuit for both receiver and transmitter adjustable amplifiers including a linear signal level detector with DC blocking, DC adding, and AC removing components |
| US5422909A (en) * | 1993-11-30 | 1995-06-06 | Motorola, Inc. | Method and apparatus for multi-phase component downconversion |
| US5469115A (en) * | 1994-04-28 | 1995-11-21 | Qualcomm Incorporated | Method and apparatus for automatic gain control in a digital receiver |
| US5673293A (en) * | 1994-09-08 | 1997-09-30 | Hitachi America, Ltd. | Method and apparatus for demodulating QAM and VSB signals |
| US5565932A (en) * | 1994-11-08 | 1996-10-15 | Zenith Electronics Corp. | AGC system with pilot using digital data reference |
| CA2175860C (en) * | 1995-06-02 | 2001-03-27 | Randall Wayne Rich | Apparatus and method for optimizing the quality of a received signal in a radio receiver |
| US5761251A (en) * | 1995-11-08 | 1998-06-02 | Philips Electronics North America Corporation | Dual automatic gain control and DC offset correction circuit for QAM demodulation |
| JPH09199961A (ja) * | 1996-01-22 | 1997-07-31 | Oki Electric Ind Co Ltd | Ａｇｃ装置 |
| US5758274A (en) * | 1996-03-13 | 1998-05-26 | Symbol Technologies, Inc. | Radio frequency receiver with automatic gain control |
| US5699011A (en) * | 1996-08-02 | 1997-12-16 | Zenith Electronics Corporation | DC offset compensation method and apparatus |
-
1996
- 1996-05-24 JP JP8130264A patent/JPH09321559A/ja not_active Withdrawn
-
1997
- 1997-03-28 US US08/828,714 patent/US5946607A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061653A3 (en) * | 1999-06-18 | 2003-11-12 | Nortel Networks Limited | Analog gain control adjustment using a probabilistic algorithm |
| JP2003521192A (ja) * | 2000-01-31 | 2003-07-08 | モトローラ・インコーポレイテッド | ダイナミック・レンジとｄｃオフセット修正を改善した無線電話受信機と方法 |
| JP2005507568A (ja) * | 2001-02-16 | 2005-03-17 | クゥアルコム・インコーポレイテッド | ダイレクトコンバート受信機アーキテクチャ |
| US7602865B2 (en) | 2003-11-22 | 2009-10-13 | Lg Electronics Inc. | Apparatus and method for enhancing a reception rate of a receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| US5946607A (en) | 1999-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |