JPH11177358A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPH11177358A JPH11177358A JP9361655A JP36165597A JPH11177358A JP H11177358 A JPH11177358 A JP H11177358A JP 9361655 A JP9361655 A JP 9361655A JP 36165597 A JP36165597 A JP 36165597A JP H11177358 A JPH11177358 A JP H11177358A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- error
- converter
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ΔΣＡＤ変換器の線形領域を実効的に拡大し
て、フェージング等により受信入力信号レベルが変動し
たときのビット誤り率を改善する。 【解決手段】 入力ＩＦ信号をΔΣＡＤ変換器21とバン
ドパスフィルタ８でディジタル出力にする。その包絡線
を包絡線検波手段22により求め、減算手段10で基準値を
減算し、正負判定手段23により、ΔΣＡＤ変換器21への
入力レベルを判定し、その増減に応じて減算手段10の出
力に乗算するβとγを、出力切換手段24によって自動的
に切り換える。乗算手段12出力と遅延手段13出力を加算
手段14により加算する。正負判定手段25により積算値を
正負判定した結果が正なら、出力切換手段26で加算手段
14の出力を選択し、負なら０を選択して、遅延手段13と
Ｄ／Ａ変換手段16へ０以上の信号のみを入力する。ΔΣ
ＡＤ変換器21の出力レベルが基準値よりも大きい場合に
のみＡＧＣ回路を動作させ、ΔΣＡＤ変換器21の線形領
域を拡大する。
て、フェージング等により受信入力信号レベルが変動し
たときのビット誤り率を改善する。 【解決手段】 入力ＩＦ信号をΔΣＡＤ変換器21とバン
ドパスフィルタ８でディジタル出力にする。その包絡線
を包絡線検波手段22により求め、減算手段10で基準値を
減算し、正負判定手段23により、ΔΣＡＤ変換器21への
入力レベルを判定し、その増減に応じて減算手段10の出
力に乗算するβとγを、出力切換手段24によって自動的
に切り換える。乗算手段12出力と遅延手段13出力を加算
手段14により加算する。正負判定手段25により積算値を
正負判定した結果が正なら、出力切換手段26で加算手段
14の出力を選択し、負なら０を選択して、遅延手段13と
Ｄ／Ａ変換手段16へ０以上の信号のみを入力する。ΔΣ
ＡＤ変換器21の出力レベルが基準値よりも大きい場合に
のみＡＧＣ回路を動作させ、ΔΣＡＤ変換器21の線形領
域を拡大する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＧＣ（自動利得
制御）回路に関し、特に、ディジタル携帯電話などのデ
ィジタル移動体通信の受信ＩＦ信号をＡＤ変換するバン
ドパス型ΔΣＡＤ変換器の変換利得を制御するＡＧＣ回
路に関する。
制御）回路に関し、特に、ディジタル携帯電話などのデ
ィジタル移動体通信の受信ＩＦ信号をＡＤ変換するバン
ドパス型ΔΣＡＤ変換器の変換利得を制御するＡＧＣ回
路に関する。
【０００２】
【従来の技術】バンドパス型ΔΣＡＤ変換器をディジタ
ル移動体通信等の受信機に用いた場合、ベースバンドの
信号処理で妨害波を除去するために、希望信号受信レベ
ルよりも大きな妨害波が希望波と同時に存在しても処理
できる線形性が必要となる。想定される受信信号レベル
に対して、線形性を確保するためには、ＡＤ変換器の線
形性に加え、ＡＤ変換器への入力レベルが予め定めたリ
ファレンス信号レベル（基準値）を越えた場合、ＡＤ変
換器の感度を自動的に減少させ、その信号レベルがＡＤ
変換器のフルスケール値となるように調整する機能が必
要となる。即ち、自動利得制御（ＡＧＣ）機能が必要と
なる。
ル移動体通信等の受信機に用いた場合、ベースバンドの
信号処理で妨害波を除去するために、希望信号受信レベ
ルよりも大きな妨害波が希望波と同時に存在しても処理
できる線形性が必要となる。想定される受信信号レベル
に対して、線形性を確保するためには、ＡＤ変換器の線
形性に加え、ＡＤ変換器への入力レベルが予め定めたリ
ファレンス信号レベル（基準値）を越えた場合、ＡＤ変
換器の感度を自動的に減少させ、その信号レベルがＡＤ
変換器のフルスケール値となるように調整する機能が必
要となる。即ち、自動利得制御（ＡＧＣ）機能が必要と
なる。
【０００３】従来のΔΣＡＤ変換器において、入力レベ
ルの変動に応じて出力レベルを制御する例としては、特
開平8-139607号公報に開示された「デルタシグマ変調器
のＡＬＣ回路」がある。また、ＡＧＣ回路の例として
は、特開平8-51329号公報や特開平9-74323号公報に開示
されたものがある。
ルの変動に応じて出力レベルを制御する例としては、特
開平8-139607号公報に開示された「デルタシグマ変調器
のＡＬＣ回路」がある。また、ＡＧＣ回路の例として
は、特開平8-51329号公報や特開平9-74323号公報に開示
されたものがある。
【０００４】以下に、従来のバンドパス型ΔΣＡＤ変換
器とＡＧＣ回路の説明をする。図３は、バンドパス型Δ
ΣＡＤ変換器の１例である。ここに示すΔΣＡＤ変換器
は、２次ΔΣＡＤ変換器である。２段のトランスコンダ
クタ１、２と、帯域制限特性を有するタンク回路３、４
と、比較器５と、比較器５の１ビットディジタル出力を
遅延させる遅延回路６と、遅延回路６から帰還される信
号をＤ／Ａ変換する１ビットＤ／Ａ変換器７を備える。
タンク回路３、４の中心周波数は入力ＩＦ周波数と等し
い。遅延回路６の出力をＤ／Ａ変換器７によりＤ／Ａ変
換した帰還信号を、入力ＩＦ信号から減算した結果を、
第１トランスコンダクタ１に入力し、タンク回路３によ
り帯域制限する。第２トランスコンダクタ２には、遅延
回路６の出力をＤ／Ａ変換器７によりＤ／Ａ変換した帰
還信号を第１トランスコンダクタ１の出力信号から減算
した結果を入力し、タンク回路４により帯域制限する。
遅延回路６の出力がディジタルバンドパスフィルタ８に
入力されることにより、入力アナログ信号に対応するデ
ィジタルデータが得られる。即ち、バンドパス型ΔΣＡ
Ｄ変換器が実現される。この時、第１及び第２のトラン
スコンダクタ１及び２の入力に帰還される帰還量を、入
力信号レベルに応じて制御することにより、ΔΣＡＤ変
換器の出力レベルを制御することができる。
器とＡＧＣ回路の説明をする。図３は、バンドパス型Δ
ΣＡＤ変換器の１例である。ここに示すΔΣＡＤ変換器
は、２次ΔΣＡＤ変換器である。２段のトランスコンダ
クタ１、２と、帯域制限特性を有するタンク回路３、４
と、比較器５と、比較器５の１ビットディジタル出力を
遅延させる遅延回路６と、遅延回路６から帰還される信
号をＤ／Ａ変換する１ビットＤ／Ａ変換器７を備える。
タンク回路３、４の中心周波数は入力ＩＦ周波数と等し
い。遅延回路６の出力をＤ／Ａ変換器７によりＤ／Ａ変
換した帰還信号を、入力ＩＦ信号から減算した結果を、
第１トランスコンダクタ１に入力し、タンク回路３によ
り帯域制限する。第２トランスコンダクタ２には、遅延
回路６の出力をＤ／Ａ変換器７によりＤ／Ａ変換した帰
還信号を第１トランスコンダクタ１の出力信号から減算
した結果を入力し、タンク回路４により帯域制限する。
遅延回路６の出力がディジタルバンドパスフィルタ８に
入力されることにより、入力アナログ信号に対応するデ
ィジタルデータが得られる。即ち、バンドパス型ΔΣＡ
Ｄ変換器が実現される。この時、第１及び第２のトラン
スコンダクタ１及び２の入力に帰還される帰還量を、入
力信号レベルに応じて制御することにより、ΔΣＡＤ変
換器の出力レベルを制御することができる。
【０００５】従来のＡＧＣ回路によって、ΔΣＡＤ変換
器の出力レベルを制御する場合の回路図を図４に示す。
その時のΔΣＡＤ変換器の入出力特性を図５に示す。図
４において、９は絶対値検出回路、10は減算器、11はＦ
ＩＲローパスフィルタ、12は乗算器である。15は、加算
器14と遅延器13により構成される積分器である。16はＤ
／Ａ変換器、17はＡＧＣアンプである。また、図５
（ａ）中、実線１ａはＡＧＣ動作をしない場合の特性、
点線１ａ及び２ａはＡＧＣ動作時の特性である。
器の出力レベルを制御する場合の回路図を図４に示す。
その時のΔΣＡＤ変換器の入出力特性を図５に示す。図
４において、９は絶対値検出回路、10は減算器、11はＦ
ＩＲローパスフィルタ、12は乗算器である。15は、加算
器14と遅延器13により構成される積分器である。16はＤ
／Ａ変換器、17はＡＧＣアンプである。また、図５
（ａ）中、実線１ａはＡＧＣ動作をしない場合の特性、
点線１ａ及び２ａはＡＧＣ動作時の特性である。
【０００６】図５（ａ）において、フェージング等によ
り入力信号レベルが変動した時、入力変調信号に対する
出力信号が歪まない最大の出力レベルを基準値とする。
入力信号レベルが、図５（ａ）のレベルＲから、ΔΣＡ
Ｄ変換器の飽和レベルを越えるレベルＧに変動した場合
を考える。図４のＡＧＣ回路は、絶対値検出回路９でデ
ィジタルバンドパスフィルタ８の出力の絶対値を検出
し、ＦＩＲローパスフィルタ11でキャリア周波数成分を
除去することにより、包絡線を求める。この包絡線の信
号レベルから、予め定めたレベルである基準値を減算器
10により減算し、その誤差ａを出力する。乗算器12は、
ＡＧＣ回路のフィードバックループの帯域、即ち、ルー
プ帯域を決定する係数ε（０＜ε＜１）と誤差ａとを乗
算して出力する。ここで、εを大きくする（１に近い値
にする）と、誤差ａがほぼそのまま乗算器12から出力さ
れるので、フィードバックの速い応答が可能となる。し
かし、不安定な動作となる。εを小さくすると応答は遅
くなるが安定動作となる。
り入力信号レベルが変動した時、入力変調信号に対する
出力信号が歪まない最大の出力レベルを基準値とする。
入力信号レベルが、図５（ａ）のレベルＲから、ΔΣＡ
Ｄ変換器の飽和レベルを越えるレベルＧに変動した場合
を考える。図４のＡＧＣ回路は、絶対値検出回路９でデ
ィジタルバンドパスフィルタ８の出力の絶対値を検出
し、ＦＩＲローパスフィルタ11でキャリア周波数成分を
除去することにより、包絡線を求める。この包絡線の信
号レベルから、予め定めたレベルである基準値を減算器
10により減算し、その誤差ａを出力する。乗算器12は、
ＡＧＣ回路のフィードバックループの帯域、即ち、ルー
プ帯域を決定する係数ε（０＜ε＜１）と誤差ａとを乗
算して出力する。ここで、εを大きくする（１に近い値
にする）と、誤差ａがほぼそのまま乗算器12から出力さ
れるので、フィードバックの速い応答が可能となる。し
かし、不安定な動作となる。εを小さくすると応答は遅
くなるが安定動作となる。
【０００７】積分器15は、乗算器12の出力を積算する。
ここでは、誤差ａに１より小さいεを掛けて元の誤差よ
りも小さい値にしたものを、少しずつ積算していく。Ｄ
／Ａ変換器16は、積分器15の出力を、ＡＧＣアンプ17の
利得を制御するための制御電圧Ｖｃに変換する。ＡＧＣ
アンプ17は、数10［dB］の利得可変幅を有するものであ
る。ＡＧＣアンプ17は、制御電圧Ｖｃが上昇することに
より利得を上げ、図５（ａ）のｇ１点からｇ２点に出力
レベルを収束させるように、トランスコンダクタ１及び
２への帰還量を増加させる。
ここでは、誤差ａに１より小さいεを掛けて元の誤差よ
りも小さい値にしたものを、少しずつ積算していく。Ｄ
／Ａ変換器16は、積分器15の出力を、ＡＧＣアンプ17の
利得を制御するための制御電圧Ｖｃに変換する。ＡＧＣ
アンプ17は、数10［dB］の利得可変幅を有するものであ
る。ＡＧＣアンプ17は、制御電圧Ｖｃが上昇することに
より利得を上げ、図５（ａ）のｇ１点からｇ２点に出力
レベルを収束させるように、トランスコンダクタ１及び
２への帰還量を増加させる。
【０００８】次に、入力レベルが、図５（ａ）のレベル
ＧからレベルＨへと小さくなる場合を考える。ΔΣＡＤ
変換器の入力感度は、その時点で減少した値（点線１
ａ）であるので、入力信号はｈ１点に入力されることに
なる。包絡線検波された信号は基準値よりも小さくなる
ので、基準値が減算され出力される誤差ａは負信号とな
る。この時、積分器15でそれまで積算されていた値をｍ
とすると、加算器14でこの負信号である誤差ａと加算さ
れるのでｍは減少する。このため、制御電圧Ｖｃは減少
し、ＡＧＣアンプ17は利得を下げ、図５（ａ）のｈ１点
からｈ２点に出力レベルを収束させるように、即ち、Δ
ΣＡＤ変換器の感度を点線１ａから点線２ａに増加させ
るように、トランスコンダクタ１及び２への帰還量を減
少させる。
ＧからレベルＨへと小さくなる場合を考える。ΔΣＡＤ
変換器の入力感度は、その時点で減少した値（点線１
ａ）であるので、入力信号はｈ１点に入力されることに
なる。包絡線検波された信号は基準値よりも小さくなる
ので、基準値が減算され出力される誤差ａは負信号とな
る。この時、積分器15でそれまで積算されていた値をｍ
とすると、加算器14でこの負信号である誤差ａと加算さ
れるのでｍは減少する。このため、制御電圧Ｖｃは減少
し、ＡＧＣアンプ17は利得を下げ、図５（ａ）のｈ１点
からｈ２点に出力レベルを収束させるように、即ち、Δ
ΣＡＤ変換器の感度を点線１ａから点線２ａに増加させ
るように、トランスコンダクタ１及び２への帰還量を減
少させる。
【０００９】また、積分器15の出力ビット数をｉビット
とした時、積分器15の出力は０を中心に±２i-1の範囲
で動作することになる。例えば、ＡＧＣアンプ17の利得
制御幅をＫ［dB］とし、基準値を入力変調信号が歪まな
い最大レベルとし、積分器15の出力が中心値の０で、Ａ
ＧＣアンプ17の利得がＫ／２［dB］となるように設定し
た時、ΔΣＡＤ変換器の入出力特性は、図５（ｂ）の実
線１ｂに示すようになる。この時、図５（ｂ）の入力信
号レベルが、レベルＣから基準値より大きいレベルＨｉ
に変動した時、誤差ａは正信号となり、積分器15で積算
される値も正信号となる。出力レベルＨｏを基準値に収
束させるよう、ＡＧＣアンプ17の利得を上げ、ΔΣＡＤ
変換器の感度を、実線１ｂから点線２ｂに減少させる。
入力信号レベルが、レベルＣから基準値より小さいレベ
ルＬｉに変動したとき、誤差ａは負信号となり、出力レ
ベルＬｏを基準値に収束させるよう、ＡＧＣアンプ17の
利得を下げ、ΔΣＡＤ変換器の感度を実線１ｂから点線
１ｂに減少させる。このため、図５（ｂ）に示すよう
に、ＡＧＣ回路17の利得制御幅は、基準値±Ｋ／２［d
B］となる。
とした時、積分器15の出力は０を中心に±２i-1の範囲
で動作することになる。例えば、ＡＧＣアンプ17の利得
制御幅をＫ［dB］とし、基準値を入力変調信号が歪まな
い最大レベルとし、積分器15の出力が中心値の０で、Ａ
ＧＣアンプ17の利得がＫ／２［dB］となるように設定し
た時、ΔΣＡＤ変換器の入出力特性は、図５（ｂ）の実
線１ｂに示すようになる。この時、図５（ｂ）の入力信
号レベルが、レベルＣから基準値より大きいレベルＨｉ
に変動した時、誤差ａは正信号となり、積分器15で積算
される値も正信号となる。出力レベルＨｏを基準値に収
束させるよう、ＡＧＣアンプ17の利得を上げ、ΔΣＡＤ
変換器の感度を、実線１ｂから点線２ｂに減少させる。
入力信号レベルが、レベルＣから基準値より小さいレベ
ルＬｉに変動したとき、誤差ａは負信号となり、出力レ
ベルＬｏを基準値に収束させるよう、ＡＧＣアンプ17の
利得を下げ、ΔΣＡＤ変換器の感度を実線１ｂから点線
１ｂに減少させる。このため、図５（ｂ）に示すよう
に、ＡＧＣ回路17の利得制御幅は、基準値±Ｋ／２［d
B］となる。
【００１０】
【発明が解決しようとする課題】従来の構成において、
ＡＧＣ回路の応答速度は、乗算器12で乗算する係数εで
決定され、このεは、変調方式によりＢＥＲ（ビット誤
り率）の劣化が少なくなるような値に設定される。即
ち、フェージングに追従できる範囲で、入力信号の包絡
線に追従してＢＥＲが劣化しないように、できるだけＡ
ＧＣ応答速度が遅くなるように設定される。
ＡＧＣ回路の応答速度は、乗算器12で乗算する係数εで
決定され、このεは、変調方式によりＢＥＲ（ビット誤
り率）の劣化が少なくなるような値に設定される。即
ち、フェージングに追従できる範囲で、入力信号の包絡
線に追従してＢＥＲが劣化しないように、できるだけＡ
ＧＣ応答速度が遅くなるように設定される。
【００１１】図５（ａ）において、入力レベルがＧから
Ｈへと変動し、ｈ１点に信号が入力された時、ｈ１点は
ΔΣＡＤ変換器の線形領域であるので、信号は歪んだ状
態ではないが、入力レベルがＲからＧに変動し、ｇ１点
に信号が入力された時、ΔΣＡＤ変換器は飽和してお
り、ｇ２点に出力レベルを収束させるまで信号は歪んだ
状態でＢＥＲは大幅に劣化した状態となる。
Ｈへと変動し、ｈ１点に信号が入力された時、ｈ１点は
ΔΣＡＤ変換器の線形領域であるので、信号は歪んだ状
態ではないが、入力レベルがＲからＧに変動し、ｇ１点
に信号が入力された時、ΔΣＡＤ変換器は飽和してお
り、ｇ２点に出力レベルを収束させるまで信号は歪んだ
状態でＢＥＲは大幅に劣化した状態となる。
【００１２】即ち、入力レベルが小さくなる場合、信号
は常にΔΣＡＤ変換器の線形領域に入力されることにな
るので、信号は歪んだ状態とはならない。反対に、入力
レベルが大きくなる場合、信号は常に歪んだ状態とな
る。出力レベルが基準値に収束するまでの間、ＢＥＲは
大幅に劣化した状態となるので、ＢＥＲの劣化を許容で
きる範囲で、できるだけ高速に出力を基準値に収束させ
る必要がある。しかし、従来の係数εで決定されるＡＧ
Ｃ回路の応答速度では対応できないという問題がある。
は常にΔΣＡＤ変換器の線形領域に入力されることにな
るので、信号は歪んだ状態とはならない。反対に、入力
レベルが大きくなる場合、信号は常に歪んだ状態とな
る。出力レベルが基準値に収束するまでの間、ＢＥＲは
大幅に劣化した状態となるので、ＢＥＲの劣化を許容で
きる範囲で、できるだけ高速に出力を基準値に収束させ
る必要がある。しかし、従来の係数εで決定されるＡＧ
Ｃ回路の応答速度では対応できないという問題がある。
【００１３】また、上記従来例のＡＧＣ回路の利得制御
幅は、図５（ｂ）に示すように、Ｋ［dB］である。積分
器15の出力が中心値の０のとき、ＡＧＣアンプ17の利得
がＫ／２［dB］となるように設定したので、ΔΣＡＤ変
換器の入力飽和レベルはＫ／２［dB］拡大されることに
なる。しかし、ΔΣＡＤ変換器が線形な範囲で動作して
いる状態（出力信号レベルが基準値以下の状態）でも、
ＡＧＣ回路がＫ／２［dB］だけ動作するため、ΔΣＡＤ
変換器の線形領域を拡大する目的からすると、ＡＧＣア
ンプ17の利得制御幅が、Ｋ／２［dB］だけ無駄となって
しまう。
幅は、図５（ｂ）に示すように、Ｋ［dB］である。積分
器15の出力が中心値の０のとき、ＡＧＣアンプ17の利得
がＫ／２［dB］となるように設定したので、ΔΣＡＤ変
換器の入力飽和レベルはＫ／２［dB］拡大されることに
なる。しかし、ΔΣＡＤ変換器が線形な範囲で動作して
いる状態（出力信号レベルが基準値以下の状態）でも、
ＡＧＣ回路がＫ／２［dB］だけ動作するため、ΔΣＡＤ
変換器の線形領域を拡大する目的からすると、ＡＧＣア
ンプ17の利得制御幅が、Ｋ／２［dB］だけ無駄となって
しまう。
【００１４】上記の図５（ｂ）の例は、積分器15の出力
の中心値を０とした時に、ＡＧＣアンプ17の利得がＫ／
２［dB］となるように設定した例である。しかし、この
設定を変えても、出力信号レベルが基準値以下のとき、
負信号である誤差ａを積分器15で積算するので、ＡＧＣ
回路は基準値以下でも動作してしまう。そのため、ΔΣ
ＡＤ変換器の線形領域とＡＧＣアンプ17の利得制御幅に
無駄が生じてしまうという問題がある。
の中心値を０とした時に、ＡＧＣアンプ17の利得がＫ／
２［dB］となるように設定した例である。しかし、この
設定を変えても、出力信号レベルが基準値以下のとき、
負信号である誤差ａを積分器15で積算するので、ＡＧＣ
回路は基準値以下でも動作してしまう。そのため、ΔΣ
ＡＤ変換器の線形領域とＡＧＣアンプ17の利得制御幅に
無駄が生じてしまうという問題がある。
【００１５】したがって、本発明は、ＡＤ変換器の出力
レベルが基準値よりも大きくなる場合は、ＢＥＲの劣化
を許容できる範囲で高速に基準値に収束させ、ＡＤ変換
器の出力レベルが小さくなる場合は、入力信号の包絡線
に追従しないように、できるだけＡＧＣ応答速度を遅く
することにより、ＢＥＲの劣化を改善することを、第１
の目的とする。
レベルが基準値よりも大きくなる場合は、ＢＥＲの劣化
を許容できる範囲で高速に基準値に収束させ、ＡＤ変換
器の出力レベルが小さくなる場合は、入力信号の包絡線
に追従しないように、できるだけＡＧＣ応答速度を遅く
することにより、ＢＥＲの劣化を改善することを、第１
の目的とする。
【００１６】さらに、妨害波と希望波が同時に存在して
も十分に対応できる線形性を確保するため、ΔΣＡＤ変
換器の線形領域に加えて、ＡＧＣアンプの利得制御可変
幅を、ΔΣＡＤ変換器の線形領域の拡大に効率良く最大
限に利用できるＡＧＣ回路を、従来例と比べてハード規
模を大きくすることなく、簡単な構成で実現することを
第２の目的とする。
も十分に対応できる線形性を確保するため、ΔΣＡＤ変
換器の線形領域に加えて、ＡＧＣアンプの利得制御可変
幅を、ΔΣＡＤ変換器の線形領域の拡大に効率良く最大
限に利用できるＡＧＣ回路を、従来例と比べてハード規
模を大きくすることなく、簡単な構成で実現することを
第２の目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、ΔΣＡＤ変換器のＡＧＣ回路に、出力
信号レベルと基準値の差である誤差の正負判定手段と、
ＡＧＣ回路の時定数を定める係数を誤差の正負に応じて
切り換える切換手段とを設けた構成とする。このように
構成することにより、出力信号レベルが基準値を越えた
場合は高速に基準値に収束し、出力信号レベルが基準値
を越えない場合は、出力信号の包絡線には追従しないが
フェージングには追従して基準値に収束するようにでき
る。
め、本発明では、ΔΣＡＤ変換器のＡＧＣ回路に、出力
信号レベルと基準値の差である誤差の正負判定手段と、
ＡＧＣ回路の時定数を定める係数を誤差の正負に応じて
切り換える切換手段とを設けた構成とする。このように
構成することにより、出力信号レベルが基準値を越えた
場合は高速に基準値に収束し、出力信号レベルが基準値
を越えない場合は、出力信号の包絡線には追従しないが
フェージングには追従して基準値に収束するようにでき
る。
【００１８】また、ΔΣＡＤ変換器のＡＧＣ回路に、出
力信号レベルと基準値の差である誤差に時定数を定める
係数を掛けたものを積算した積算値の正負判定手段と、
積算値が負のときはＡＧＣアンプに０を出力してＡＧＣ
回路の動作を停止する切換手段とを設けた構成とする。
このように構成することにより、入力信号レベルが大き
くて出力信号レベルが基準値を越える場合のみＡＧＣ回
路を動作させ、ＡＧＣ回路の利得制御幅を最大限に利用
してΔΣＡＤ変換器の線形領域を拡大することができ
る。
力信号レベルと基準値の差である誤差に時定数を定める
係数を掛けたものを積算した積算値の正負判定手段と、
積算値が負のときはＡＧＣアンプに０を出力してＡＧＣ
回路の動作を停止する切換手段とを設けた構成とする。
このように構成することにより、入力信号レベルが大き
くて出力信号レベルが基準値を越える場合のみＡＧＣ回
路を動作させ、ＡＧＣ回路の利得制御幅を最大限に利用
してΔΣＡＤ変換器の線形領域を拡大することができ
る。
【００１９】
【発明の実施の形態】本発明の請求項１記載の発明は、
入力信号から帰還信号を減算した信号を帯域制限する１
段もしくは複数段の帯域制限手段と、前記帯域制限手段
の出力を所定のレベルと比較する比較器と、前記比較器
の出力信号を遅延させる遅延回路と、前記遅延回路の出
力に基づき前記帰還信号を生成する手段とを有するΔΣ
ＡＤ変換器と、前記ΔΣＡＤ変換器の出力側に接続され
たディジタルフィルタの出力から包絡線を求める包絡線
検波手段と、前記包絡線から所定の基準値を引いた誤差
を求める減算手段と、時定数を定める係数を前記誤差に
乗算して積算用誤差を出力する乗算手段と、前記積算用
誤差を積算して積算値を出力する加算手段と、前記積算
値をアナログ信号に変換するＤ／Ａ変換手段と、前記ア
ナログ信号により前記帰還信号の大きさを制御する手段
と、前記誤差の正負を判定し第１判定信号を出力する第
１正負判定手段と、前記第１判定信号に基づいて前記係
数を切り換える手段とを設けた自動利得制御（ＡＧＣ）
回路であり、出力信号レベルが基準値を越えた場合は、
高速に基準値に収束するという作用を有する。
入力信号から帰還信号を減算した信号を帯域制限する１
段もしくは複数段の帯域制限手段と、前記帯域制限手段
の出力を所定のレベルと比較する比較器と、前記比較器
の出力信号を遅延させる遅延回路と、前記遅延回路の出
力に基づき前記帰還信号を生成する手段とを有するΔΣ
ＡＤ変換器と、前記ΔΣＡＤ変換器の出力側に接続され
たディジタルフィルタの出力から包絡線を求める包絡線
検波手段と、前記包絡線から所定の基準値を引いた誤差
を求める減算手段と、時定数を定める係数を前記誤差に
乗算して積算用誤差を出力する乗算手段と、前記積算用
誤差を積算して積算値を出力する加算手段と、前記積算
値をアナログ信号に変換するＤ／Ａ変換手段と、前記ア
ナログ信号により前記帰還信号の大きさを制御する手段
と、前記誤差の正負を判定し第１判定信号を出力する第
１正負判定手段と、前記第１判定信号に基づいて前記係
数を切り換える手段とを設けた自動利得制御（ＡＧＣ）
回路であり、出力信号レベルが基準値を越えた場合は、
高速に基準値に収束するという作用を有する。
【００２０】本発明の請求項２記載の発明は、請求項１
記載の自動利得制御（ＡＧＣ）回路において、前記積算
値の正負を判定して第２判定信号を出力する第２正負判
定手段と、前記第２判定信号に基づいて正の前記積算値
のみを前記Ｄ／Ａ変換手段に入力する手段とを設けたも
のであり、ΔΣＡＤ変換器の線形領域を拡大するという
作用を有する。
記載の自動利得制御（ＡＧＣ）回路において、前記積算
値の正負を判定して第２判定信号を出力する第２正負判
定手段と、前記第２判定信号に基づいて正の前記積算値
のみを前記Ｄ／Ａ変換手段に入力する手段とを設けたも
のであり、ΔΣＡＤ変換器の線形領域を拡大するという
作用を有する。
【００２１】本発明の請求項３記載の発明は、入力信号
から帰還信号を減算して差信号を生成し、前記差信号を
帯域制限して帯域制限差信号を生成し、前記帯域制限差
信号を所定のレベルと比較することにより前記入力信号
をΔΣＡＤ変換した比較結果信号を生成し、前記比較結
果信号を遅延させた信号に基づき前記帰還信号を生成
し、前記比較結果信号をディジタル値に変換し、前記デ
ィジタル値から包絡線信号を求め、前記包絡線信号から
所定の基準値を引いた誤差を求め、時定数を定める修正
係数を前記誤差に乗算して積算用誤差を出力し、前記積
算用誤差を積算して積算値を求め、前記積算値をアナロ
グ信号に変換し、前記アナログ信号に従って前記帰還信
号の大きさを制御し、前記誤差の正負を判定して第１判
定信号を出力し、前記第１判定信号に基づいて前記修正
係数を切り換える自動利得制御方法であり、出力信号レ
ベルが基準値を越えた場合は、高速に基準値に収束する
という作用を有する。
から帰還信号を減算して差信号を生成し、前記差信号を
帯域制限して帯域制限差信号を生成し、前記帯域制限差
信号を所定のレベルと比較することにより前記入力信号
をΔΣＡＤ変換した比較結果信号を生成し、前記比較結
果信号を遅延させた信号に基づき前記帰還信号を生成
し、前記比較結果信号をディジタル値に変換し、前記デ
ィジタル値から包絡線信号を求め、前記包絡線信号から
所定の基準値を引いた誤差を求め、時定数を定める修正
係数を前記誤差に乗算して積算用誤差を出力し、前記積
算用誤差を積算して積算値を求め、前記積算値をアナロ
グ信号に変換し、前記アナログ信号に従って前記帰還信
号の大きさを制御し、前記誤差の正負を判定して第１判
定信号を出力し、前記第１判定信号に基づいて前記修正
係数を切り換える自動利得制御方法であり、出力信号レ
ベルが基準値を越えた場合は、高速に基準値に収束する
という作用を有する。
【００２２】本発明の請求項４記載の発明は、請求項３
記載の自動利得制御（ＡＧＣ）方法において、前記積算
値の正負を判定して第２判定信号を出力し、前記第２判
定信号に基づいて正の前記積算値のみをアナログ信号に
変換するものであり、ΔΣＡＤ変換器の線形領域を拡大
するという作用を有する。
記載の自動利得制御（ＡＧＣ）方法において、前記積算
値の正負を判定して第２判定信号を出力し、前記第２判
定信号に基づいて正の前記積算値のみをアナログ信号に
変換するものであり、ΔΣＡＤ変換器の線形領域を拡大
するという作用を有する。
【００２３】本発明の請求項５記載の発明は、受信ＩＦ
信号をＡＤ変換するバンドパス型ΔΣＡＤ変換器の変換
利得を制御する自動利得制御回路を備えたディジタル携
帯電話において、入力信号から帰還信号を減算した信号
を帯域制限する１段もしくは複数段の帯域制限手段と、
前記帯域制限手段の出力を所定のレベルと比較する比較
器と、前記比較器の出力信号を遅延させる遅延回路と、
前記遅延回路の出力に基づき前記帰還信号を生成する手
段とを有するΔΣＡＤ変換器と、前記ΔΣＡＤ変換器の
出力側に接続されたディジタルフィルタの出力から包絡
線を求める包絡線検波手段と、前記包絡線から所定の基
準値を引いた誤差を求める減算手段と、時定数を定める
係数を前記誤差に乗算して積算用誤差を出力する乗算手
段と、前記積算用誤差を積算して積算値を出力する加算
手段と、前記積算値をアナログ信号に変換するＤ／Ａ変
換手段と、前記アナログ信号により前記帰還信号の大き
さを制御する手段と、前記誤差の正負を判定し第１判定
信号を出力する第１正負判定手段と、前記第１判定信号
に基づいて前記係数を切り換える手段とを設けた携帯電
話であり、携帯電話の受信信号レベルがフェージングな
どにより変化して、ΔΣＡＤ変換器の出力信号レベルが
基準値を越えた場合は、高速に基準値に収束するという
作用を有する。
信号をＡＤ変換するバンドパス型ΔΣＡＤ変換器の変換
利得を制御する自動利得制御回路を備えたディジタル携
帯電話において、入力信号から帰還信号を減算した信号
を帯域制限する１段もしくは複数段の帯域制限手段と、
前記帯域制限手段の出力を所定のレベルと比較する比較
器と、前記比較器の出力信号を遅延させる遅延回路と、
前記遅延回路の出力に基づき前記帰還信号を生成する手
段とを有するΔΣＡＤ変換器と、前記ΔΣＡＤ変換器の
出力側に接続されたディジタルフィルタの出力から包絡
線を求める包絡線検波手段と、前記包絡線から所定の基
準値を引いた誤差を求める減算手段と、時定数を定める
係数を前記誤差に乗算して積算用誤差を出力する乗算手
段と、前記積算用誤差を積算して積算値を出力する加算
手段と、前記積算値をアナログ信号に変換するＤ／Ａ変
換手段と、前記アナログ信号により前記帰還信号の大き
さを制御する手段と、前記誤差の正負を判定し第１判定
信号を出力する第１正負判定手段と、前記第１判定信号
に基づいて前記係数を切り換える手段とを設けた携帯電
話であり、携帯電話の受信信号レベルがフェージングな
どにより変化して、ΔΣＡＤ変換器の出力信号レベルが
基準値を越えた場合は、高速に基準値に収束するという
作用を有する。
【００２４】本発明の請求項６記載の発明は、請求項５
記載の携帯電話において、前記積算値の正負を判定して
第２判定信号を出力する第２正負判定手段と、前記第２
判定信号に基づいて正の前記積算値のみを前記Ｄ／Ａ変
換手段に入力する手段とを設けたものであり、携帯電話
のΔΣＡＤ変換器の線形領域を拡大するという作用を有
する。
記載の携帯電話において、前記積算値の正負を判定して
第２判定信号を出力する第２正負判定手段と、前記第２
判定信号に基づいて正の前記積算値のみを前記Ｄ／Ａ変
換手段に入力する手段とを設けたものであり、携帯電話
のΔΣＡＤ変換器の線形領域を拡大するという作用を有
する。
【００２５】以下、本発明の実施の形態を、図１と図２
と図５を参照しながら、詳細に説明する。
と図５を参照しながら、詳細に説明する。
【００２６】本発明の実施の形態は、出力レベルが基準
値より大きい場合はＡＧＣ回路の時定数を小さい値に切
り換え、基準値より小さい場合は時定数を大きい値に切
り換えるとともに、誤差の積算値の正負を判定して、負
の場合はＡＧＣ回路を動作させないようにする自動利得
制御（ＡＧＣ）回路である。
値より大きい場合はＡＧＣ回路の時定数を小さい値に切
り換え、基準値より小さい場合は時定数を大きい値に切
り換えるとともに、誤差の積算値の正負を判定して、負
の場合はＡＧＣ回路を動作させないようにする自動利得
制御（ＡＧＣ）回路である。
【００２７】図１は、本発明の実施の形態のＡＧＣ回路
の原理図である。図１において、ΔΣＡＤ変換器21は、
図４のＡＧＣアンプを含むΔΣＡＤ変換器に対応するも
のである。包絡線検波手段22は、図４の絶対値検出回路
９とＦＩＲフィルタ11に対応するものである。図１に示
すように、乗算手段12への入力信号の正負を正負判定手
段23で判定することにより、ΔΣＡＤ変換器21への入力
信号の増減を判定し、その判定結果に基づき、ＡＧＣ回
路の時定数を決定する係数β、γ（β＞γ）を、出力切
換手段24で切り換える。また、加算手段14の出力の正負
を正負判定手段25により判定し、その判定結果に基づ
き、出力切換手段26により、正符号の信号のみＤ／Ａ変
換手段16及び遅延手段13に入力することにより、基準値
以下の信号レベル時はＡＧＣ回路を動作させないように
する。
の原理図である。図１において、ΔΣＡＤ変換器21は、
図４のＡＧＣアンプを含むΔΣＡＤ変換器に対応するも
のである。包絡線検波手段22は、図４の絶対値検出回路
９とＦＩＲフィルタ11に対応するものである。図１に示
すように、乗算手段12への入力信号の正負を正負判定手
段23で判定することにより、ΔΣＡＤ変換器21への入力
信号の増減を判定し、その判定結果に基づき、ＡＧＣ回
路の時定数を決定する係数β、γ（β＞γ）を、出力切
換手段24で切り換える。また、加算手段14の出力の正負
を正負判定手段25により判定し、その判定結果に基づ
き、出力切換手段26により、正符号の信号のみＤ／Ａ変
換手段16及び遅延手段13に入力することにより、基準値
以下の信号レベル時はＡＧＣ回路を動作させないように
する。
【００２８】図２は、本発明の実施の形態のＡＧＣ回路
のブロック図である。ΔΣＡＤ変換器の出力レベルを制
御する場合の例である。図４に示した従来例と比し、新
たに設けられた要素は、セレクタ18、19であり、従来例
の各部に対応する部分には同一符号を付してある。
のブロック図である。ΔΣＡＤ変換器の出力レベルを制
御する場合の例である。図４に示した従来例と比し、新
たに設けられた要素は、セレクタ18、19であり、従来例
の各部に対応する部分には同一符号を付してある。
【００２９】図２と図５を参照して、ＡＧＣ回路でΔΣ
ＡＤ変換器の出力レベルを制御する場合の動作を説明す
る。図５（ａ）に示したように、ΔΣＡＤ変換器の入力
信号レベルが、レベルＲからレベルＧに変動して、ΔΣ
ＡＤ変換器の飽和レベルを越えた時、ＡＧＣ回路はΔΣ
ＡＤ変換器の感度を減少させ、動作特性は図５（ａ）の
実線１ａから点線１ａに変わる。動作点はｇ１点からｇ
２点に変わり、出力レベルを基準値に収束させる方向に
動作する。即ち、ΔΣＡＤ変換器の入力信号レベルが大
きくなると、絶対値検出回路９とＦＩＲローパスフィル
タ11により包絡線検波された出力信号は、基準値よりも
大きくなる。基準値に対する誤差ａは正信号となり、積
分器15でそれまで積算されていた値ｍをさらに増加させ
る。このため、制御電圧Ｖｃは増加し、ＡＧＣアンプ17
の利得を上げ、トランスコンダクタ１及び２への帰還量
を増加させることにより、ΔΣＡＤ変換器の感度を減少
させる。
ＡＤ変換器の出力レベルを制御する場合の動作を説明す
る。図５（ａ）に示したように、ΔΣＡＤ変換器の入力
信号レベルが、レベルＲからレベルＧに変動して、ΔΣ
ＡＤ変換器の飽和レベルを越えた時、ＡＧＣ回路はΔΣ
ＡＤ変換器の感度を減少させ、動作特性は図５（ａ）の
実線１ａから点線１ａに変わる。動作点はｇ１点からｇ
２点に変わり、出力レベルを基準値に収束させる方向に
動作する。即ち、ΔΣＡＤ変換器の入力信号レベルが大
きくなると、絶対値検出回路９とＦＩＲローパスフィル
タ11により包絡線検波された出力信号は、基準値よりも
大きくなる。基準値に対する誤差ａは正信号となり、積
分器15でそれまで積算されていた値ｍをさらに増加させ
る。このため、制御電圧Ｖｃは増加し、ＡＧＣアンプ17
の利得を上げ、トランスコンダクタ１及び２への帰還量
を増加させることにより、ΔΣＡＤ変換器の感度を減少
させる。
【００３０】次に、ΔΣＡＤ変換器への入力レベルが、
レベルＧからレベルＨへと小さくなるとすると、ＡＧＣ
回路はΔΣＡＤ変換器の感度を増加させ、動作特性を点
線１ａから点線２ａに変え、動作点をｈ１点からｈ２点
へ変えて、出力レベルを基準値に収束させる方向に動作
する。ｈ１点での出力レベルは基準値よりも小さいの
で、包絡線検波された信号は基準値よりも小さくなり、
基準値に対する誤差ａは負信号となる。この時、積分器
15でそれまで積算されていた値ｍは、加算器14でこの負
信号である誤差ａと加算されるので減少する。このた
め、制御電圧Ｖｃは減少し、ＡＧＣアンプ17の利得を下
げ、トランスコンダクタ１及び２への帰還量を減少させ
ることにより、ΔΣＡＤ変換器の感度を増加させる。
レベルＧからレベルＨへと小さくなるとすると、ＡＧＣ
回路はΔΣＡＤ変換器の感度を増加させ、動作特性を点
線１ａから点線２ａに変え、動作点をｈ１点からｈ２点
へ変えて、出力レベルを基準値に収束させる方向に動作
する。ｈ１点での出力レベルは基準値よりも小さいの
で、包絡線検波された信号は基準値よりも小さくなり、
基準値に対する誤差ａは負信号となる。この時、積分器
15でそれまで積算されていた値ｍは、加算器14でこの負
信号である誤差ａと加算されるので減少する。このた
め、制御電圧Ｖｃは減少し、ＡＧＣアンプ17の利得を下
げ、トランスコンダクタ１及び２への帰還量を減少させ
ることにより、ΔΣＡＤ変換器の感度を増加させる。
【００３１】このように、ΔΣＡＤ変換器への入力レベ
ルが増加した場合、乗算器12への入力は常に正信号とな
り、入力レベルが減少した場合は、常に負信号となる。
入力レベルの増加と減少に応じて、ＡＧＣ回路の時定数
を変えるには、乗算器12の入力信号の符号ビット（最上
位ビット（ＭＳＢ））でセレクタ18を切り換えることに
より、ＡＧＣ回路の時定数を決定する係数β、γを切り
換える。ΔΣＡＤ変換器への入力信号レベルが増加した
時にβを乗算し、減少時にはγを乗算するようにする。
この時、係数β、γを、β＞γとすれば、ΔΣＡＤ変換
器への入力信号レベルの増加時には、ＡＧＣ回路は高速
に動作し、減少時には、ＡＧＣ応答速度を遅くすること
が可能となる。
ルが増加した場合、乗算器12への入力は常に正信号とな
り、入力レベルが減少した場合は、常に負信号となる。
入力レベルの増加と減少に応じて、ＡＧＣ回路の時定数
を変えるには、乗算器12の入力信号の符号ビット（最上
位ビット（ＭＳＢ））でセレクタ18を切り換えることに
より、ＡＧＣ回路の時定数を決定する係数β、γを切り
換える。ΔΣＡＤ変換器への入力信号レベルが増加した
時にβを乗算し、減少時にはγを乗算するようにする。
この時、係数β、γを、β＞γとすれば、ΔΣＡＤ変換
器への入力信号レベルの増加時には、ＡＧＣ回路は高速
に動作し、減少時には、ＡＧＣ応答速度を遅くすること
が可能となる。
【００３２】さらに、ΔΣＡＤ変換器の入力信号のレベ
ルが下がった場合、絶対値検出回路９とＦＩＲフィルタ
11により包絡線検波された信号は、基準値以下の信号と
なり、減算器10により基準値が減算され出力される誤差
ａは負信号となる。積分器15に入力される信号ｕも負信
号となり、加算器14でこの負信号ｕとそれまで積算され
ていた値ｍとが加算される。この加算器14で加算された
信号ｓの符号ビット（最上位ビット（ＭＳＢ））によ
り、ｓが正の場合はセレクタ19はｓをそのまま出力し、
ｓが負の場合は０を出力するようにすれば、遅延器13と
Ｄ／Ａコンバータ16へは０以上の値のみ入力されること
になる。それまで積算された値ｍが正で、加算器14への
入力ｕが負であり、ｍ＋ｕが正の時、ｍ≦ｎ×（−ｕ）
となるｎクロック目で積分器15の出力は０となる。設定
される時定数（数ｍｓ）に比べ、通常はクロック周期の
方がかなり小さいので、ｎクロックの遅れはＡＧＣの応
答速度には影響しない。積算された値ｍが正で、加算器
14入力ｕが負で、ｍ＋ｕが負であるときは、積分器15は
即座に０を出力する。積算された値ｍと加算器14への入
力ｕが共に正の場合は通常の積分動作を行なう。
ルが下がった場合、絶対値検出回路９とＦＩＲフィルタ
11により包絡線検波された信号は、基準値以下の信号と
なり、減算器10により基準値が減算され出力される誤差
ａは負信号となる。積分器15に入力される信号ｕも負信
号となり、加算器14でこの負信号ｕとそれまで積算され
ていた値ｍとが加算される。この加算器14で加算された
信号ｓの符号ビット（最上位ビット（ＭＳＢ））によ
り、ｓが正の場合はセレクタ19はｓをそのまま出力し、
ｓが負の場合は０を出力するようにすれば、遅延器13と
Ｄ／Ａコンバータ16へは０以上の値のみ入力されること
になる。それまで積算された値ｍが正で、加算器14への
入力ｕが負であり、ｍ＋ｕが正の時、ｍ≦ｎ×（−ｕ）
となるｎクロック目で積分器15の出力は０となる。設定
される時定数（数ｍｓ）に比べ、通常はクロック周期の
方がかなり小さいので、ｎクロックの遅れはＡＧＣの応
答速度には影響しない。積算された値ｍが正で、加算器
14入力ｕが負で、ｍ＋ｕが負であるときは、積分器15は
即座に０を出力する。積算された値ｍと加算器14への入
力ｕが共に正の場合は通常の積分動作を行なう。
【００３３】このように、ΔΣＡＤ変換器の出力レベル
が基準値以下となった時、積分器15の出力は常に０とな
り、ＡＧＣアンプ17の利得は最小となる。すなわち、Ａ
ＧＣ回路は動作せず、ΔΣＡＤ変換器の感度は最大に固
定される。出力レベルが基準値以上となる信号が入力さ
れた時のみ、積分器15は通常の積分動作を行なうので、
ＡＧＣ回路を動作させることが可能となる。ＡＧＣアン
プ17の利得が最小のときΔΣＡＤ変換器は最大感度であ
るから、入力信号レベルが小さいときはΔΣＡＤ変換器
を最大感度で動作させ、入力信号レベルが大きくなって
出力信号レベルが基準値を越えるレベルからＡＧＣ回路
を動作させるように設定すれば、ＡＧＣアンプの利得制
御幅を、ΔΣＡＤ変換器の線形領域の実効的な拡大に最
大限利用できる。
が基準値以下となった時、積分器15の出力は常に０とな
り、ＡＧＣアンプ17の利得は最小となる。すなわち、Ａ
ＧＣ回路は動作せず、ΔΣＡＤ変換器の感度は最大に固
定される。出力レベルが基準値以上となる信号が入力さ
れた時のみ、積分器15は通常の積分動作を行なうので、
ＡＧＣ回路を動作させることが可能となる。ＡＧＣアン
プ17の利得が最小のときΔΣＡＤ変換器は最大感度であ
るから、入力信号レベルが小さいときはΔΣＡＤ変換器
を最大感度で動作させ、入力信号レベルが大きくなって
出力信号レベルが基準値を越えるレベルからＡＧＣ回路
を動作させるように設定すれば、ＡＧＣアンプの利得制
御幅を、ΔΣＡＤ変換器の線形領域の実効的な拡大に最
大限利用できる。
【００３４】なお、積算値が負になった場合を検出する
ことが最も簡単であるので、本実施の形態では０を最小
値とする例を説明したが、加算手段14の形式に応じて適
当な値を最小値として検出し、その値をＡＧＣアンプ17
の最小利得に対応させるように設定すれば、上記の例と
同様に機能させることができる。
ことが最も簡単であるので、本実施の形態では０を最小
値とする例を説明したが、加算手段14の形式に応じて適
当な値を最小値として検出し、その値をＡＧＣアンプ17
の最小利得に対応させるように設定すれば、上記の例と
同様に機能させることができる。
【００３５】上記のように、本発明の実施の形態では、
ΔΣＡＤ変換器のＡＧＣ回路を、出力レベルが基準値よ
り大きい場合はＡＧＣ回路の時定数を小さい値に切り換
え、基準値より小さい場合は時定数を大きい値に切り換
えるとともに、誤差の積算値の正負を判定して、負の場
合はＡＧＣ回路を動作させないように構成したので、入
力信号レベルの増加時にはＡＧＣ回路は高速に動作する
とともに、ΔΣＡＤ変換器の線形領域が拡大する。
ΔΣＡＤ変換器のＡＧＣ回路を、出力レベルが基準値よ
り大きい場合はＡＧＣ回路の時定数を小さい値に切り換
え、基準値より小さい場合は時定数を大きい値に切り換
えるとともに、誤差の積算値の正負を判定して、負の場
合はＡＧＣ回路を動作させないように構成したので、入
力信号レベルの増加時にはＡＧＣ回路は高速に動作する
とともに、ΔΣＡＤ変換器の線形領域が拡大する。
【００３６】
【発明の効果】以上のように本発明では、ΔΣＡＤ変換
器のＡＧＣ回路に、出力レベルが基準値より大きい場合
はＡＧＣ回路の時定数を小さい値に切り換え、基準値よ
り小さい場合は時定数を大きい値に切り換える手段を設
け、フェージング等により入力信号レベルが変動して、
出力レベルが基準値よりも大きくなった場合、ＡＧＣ回
路を高速に動作させ、入力信号が小さくなった場合、Ａ
ＧＣ応答速度を遅くするように構成したので、入力信号
レベルの変動によるＢＥＲの劣化を改善できるという効
果が得られる。
器のＡＧＣ回路に、出力レベルが基準値より大きい場合
はＡＧＣ回路の時定数を小さい値に切り換え、基準値よ
り小さい場合は時定数を大きい値に切り換える手段を設
け、フェージング等により入力信号レベルが変動して、
出力レベルが基準値よりも大きくなった場合、ＡＧＣ回
路を高速に動作させ、入力信号が小さくなった場合、Ａ
ＧＣ応答速度を遅くするように構成したので、入力信号
レベルの変動によるＢＥＲの劣化を改善できるという効
果が得られる。
【００３７】さらに、ΔΣＡＤ変換器のＡＧＣ回路に、
積算値が負の場合には０を出力する手段を設け、予め定
めた入力信号レベル以下ではＡＧＣ回路を動作させない
ように構成したので、ＡＧＣアンプの持つ利得制御幅を
ΔΣＡＤ変換器の線形領域拡大に最大限利用することが
でき、希望波と妨害波が同時に存在しても十分に対応で
きる線形性を確保できるという効果が得られる。
積算値が負の場合には０を出力する手段を設け、予め定
めた入力信号レベル以下ではＡＧＣ回路を動作させない
ように構成したので、ＡＧＣアンプの持つ利得制御幅を
ΔΣＡＤ変換器の線形領域拡大に最大限利用することが
でき、希望波と妨害波が同時に存在しても十分に対応で
きる線形性を確保できるという効果が得られる。
【図１】本発明の実施の形態のＡＧＣ回路の原理図、
【図２】本発明の実施の形態のＡＧＣ回路の構成を示す
ブロック図、
ブロック図、
【図３】従来のΔΣＡＤ変換器の構成を示すブロック
図、
図、
【図４】従来例のＡＧＣ回路の構成を示すブロック図、
【図５】ＡＧＣ動作を説明するためのΔΣＡＤ変換器の
入出力特性の図である。
入出力特性の図である。
１、２ トランスコンダクタ ３、４ タンク回路 ５ 比較器 ６、13 遅延手段 ７、16 Ｄ／Ａ変換手段 ８ バンドパスフィルタ ９ 絶対値検出回路 10 減算手段 11 ＦＩＲフィルタ 12 乗算手段 14 加算手段 15 積分器 21 ΔΣＡＤ変換器 22 包絡線検波手段 23、25 正負判定手段 24、26 出力切換手段
Claims (6)
- 【請求項１】 入力信号から帰還信号を減算した信号を
帯域制限する１段もしくは複数段の帯域制限手段と、前
記帯域制限手段の出力を所定のレベルと比較する比較器
と、前記比較器の出力信号を遅延させる遅延回路と、前
記遅延回路の出力に基づき前記帰還信号を生成する手段
とを有するΔΣＡＤ変換器と、前記ΔΣＡＤ変換器の出
力側に接続されたディジタルフィルタの出力から包絡線
を求める包絡線検波手段と、前記包絡線から所定の基準
値を引いた誤差を求める減算手段と、時定数を定める係
数を前記誤差に乗算して積算用誤差を出力する乗算手段
と、前記積算用誤差を積算して積算値を出力する加算手
段と、前記積算値をアナログ信号に変換するＤ／Ａ変換
手段と、前記アナログ信号により前記帰還信号の大きさ
を制御する手段と、前記誤差の正負を判定し第１判定信
号を出力する第１正負判定手段と、前記第１判定信号に
基づいて前記係数を切り換える手段とを設けたことを特
徴とする自動利得制御回路。 - 【請求項２】 前記積算値の正負を判定して第２判定信
号を出力する第２正負判定手段と、前記第２判定信号に
基づいて正の前記積算値のみを前記Ｄ／Ａ変換手段に入
力する手段とを設けたことを特徴とする請求項１記載の
自動利得制御回路。 - 【請求項３】 入力信号から帰還信号を減算して差信号
を生成し、前記差信号を帯域制限して帯域制限差信号を
生成し、前記帯域制限差信号を所定のレベルと比較する
ことにより前記入力信号をΔΣＡＤ変換した比較結果信
号を生成し、前記比較結果信号を遅延させた信号に基づ
き前記帰還信号を生成し、前記比較結果信号をディジタ
ル値に変換し、前記ディジタル値から包絡線信号を求
め、前記包絡線信号から所定の基準値を引いた誤差を求
め、時定数を定める修正係数を前記誤差に乗算して積算
用誤差を出力し、前記積算用誤差を積算して積算値を求
め、前記積算値をアナログ信号に変換し、前記アナログ
信号に従って前記帰還信号の大きさを制御し、前記誤差
の正負を判定して第１判定信号を出力し、前記第１判定
信号に基づいて前記修正係数を切り換えることを特徴と
する自動利得制御方法。 - 【請求項４】 前記積算値の正負を判定して第２判定信
号を出力し、前記第２判定信号に基づいて正の前記積算
値のみをアナログ信号に変換することを特徴とする請求
項３記載の自動利得制御方法。 - 【請求項５】 受信ＩＦ信号をＡＤ変換するバンドパス
型ΔΣＡＤ変換器の変換利得を制御する自動利得制御回
路を備えたディジタル携帯電話において、入力信号から
帰還信号を減算した信号を帯域制限する１段もしくは複
数段の帯域制限手段と、前記帯域制限手段の出力を所定
のレベルと比較する比較器と、前記比較器の出力信号を
遅延させる遅延回路と、前記遅延回路の出力に基づき前
記帰還信号を生成する手段とを有するΔΣＡＤ変換器
と、前記ΔΣＡＤ変換器の出力側に接続されたディジタ
ルフィルタの出力から包絡線を求める包絡線検波手段
と、前記包絡線から所定の基準値を引いた誤差を求める
減算手段と、時定数を定める係数を前記誤差に乗算して
積算用誤差を出力する乗算手段と、前記積算用誤差を積
算して積算値を出力する加算手段と、前記積算値をアナ
ログ信号に変換するＤ／Ａ変換手段と、前記アナログ信
号により前記帰還信号の大きさを制御する手段と、前記
誤差の正負を判定し第１判定信号を出力する第１正負判
定手段と、前記第１判定信号に基づいて前記係数を切り
換える手段とを設けたことを特徴とする携帯電話。 - 【請求項６】 前記積算値の正負を判定して第２判定信
号を出力する第２正負判定手段と、前記第２判定信号に
基づいて正の前記積算値のみを前記Ｄ／Ａ変換手段に入
力する手段とを設けたことを特徴とする請求項５記載の
携帯電話。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9361655A JPH11177358A (ja) | 1997-12-11 | 1997-12-11 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9361655A JPH11177358A (ja) | 1997-12-11 | 1997-12-11 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177358A true JPH11177358A (ja) | 1999-07-02 |
Family
ID=18474433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9361655A Pending JPH11177358A (ja) | 1997-12-11 | 1997-12-11 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177358A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406349B1 (ko) * | 2001-07-23 | 2003-11-19 | 삼성전기주식회사 | 인접채널 비트 제거기능을 개선한 디지탈 지상파 수신모듈 |
| WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP2009516397A (ja) * | 2005-11-15 | 2009-04-16 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| JP2009194797A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | デジタルａｇｃ回路およびそれを用いた角速度センサ |
| JP2009194798A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | デジタルａｇｃ回路およびそれを用いた角速度センサ |
| US7613441B2 (en) | 2002-10-16 | 2009-11-03 | Casio Computer Co., Ltd. | Radio wave reception device and radio wave clock |
| JP2010534031A (ja) * | 2007-07-18 | 2010-10-28 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
-
1997
- 1997-12-11 JP JP9361655A patent/JPH11177358A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406349B1 (ko) * | 2001-07-23 | 2003-11-19 | 삼성전기주식회사 | 인접채널 비트 제거기능을 개선한 디지탈 지상파 수신모듈 |
| WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
| GB2396264A (en) * | 2002-08-09 | 2004-06-16 | Sony Corp | Digital signal processing device and digital signal processing method |
| GB2396264B (en) * | 2002-08-09 | 2005-12-14 | Sony Corp | Digital signal processing device and digital signal processing method |
| US7809341B2 (en) | 2002-10-16 | 2010-10-05 | Casio Computer Co., Ltd. | Radio wave reception device, radio wave clock, and repeater |
| US7613441B2 (en) | 2002-10-16 | 2009-11-03 | Casio Computer Co., Ltd. | Radio wave reception device and radio wave clock |
| US7650128B2 (en) | 2002-10-16 | 2010-01-19 | Casio Computer Co., Ltd. | Radio wave reception device, radio wave clock, and repeater |
| US7835714B2 (en) | 2002-10-16 | 2010-11-16 | Casio Computer Co., Ltd. | Radio wave reception device, radio wave clock |
| JP2009516397A (ja) * | 2005-11-15 | 2009-04-16 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| JP4866855B2 (ja) * | 2005-11-15 | 2012-02-01 | パナソニック株式会社 | マルチパス角度変調器の利得を常時較正する方法 |
| JP2010534031A (ja) * | 2007-07-18 | 2010-10-28 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
| JP4933663B2 (ja) * | 2007-07-18 | 2012-05-16 | クゥアルコム・インコーポレイテッド | 適応性のあるダイナミック・レンジ制御 |
| KR101228991B1 (ko) | 2007-07-18 | 2013-02-01 | 퀄컴 인코포레이티드 | 적응형 동적 범위 제어 |
| JP2009194797A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | デジタルａｇｃ回路およびそれを用いた角速度センサ |
| JP2009194798A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | デジタルａｇｃ回路およびそれを用いた角速度センサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5760629A (en) | DC offset compensation device | |
| US6864817B1 (en) | Signaling dependent adaptive analog-to-digital converter (ADC) system and method of using same | |
| JP4122325B2 (ja) | 利得制御機能付きデルタシグマ変調回路 | |
| JP4016206B2 (ja) | 音声信号処理装置及び音声信号処理方法 | |
| JPH09321559A (ja) | 自動利得制御回路 | |
| CN1183727C (zh) | 将平均直流偏移预先载入信道滤波器的无线电接收机和方法 | |
| JP4163531B2 (ja) | 自動利得制御装置 | |
| US7386285B2 (en) | Automatic gain control adaptive for plural modulation schemes | |
| KR100514340B1 (ko) | 디지털 데이터 변환 장치 | |
| US6362764B1 (en) | Digital to analog conversion apparatus and method with cross-fading between new and old data | |
| JP3822163B2 (ja) | Ａｇｃシステム | |
| US8275341B2 (en) | Fixed point FIR filter with adaptive truncation and clipping and wireless mobile station using same | |
| CN1189032C (zh) | 自动增益控制器及其输出增益控制信号的方法 | |
| US20050124310A1 (en) | Receiver | |
| US7760824B2 (en) | Elimination of DC offset in analog baseband circuit with minimized transients | |
| JP3289590B2 (ja) | Ｄ級電力増幅器 | |
| US7068196B2 (en) | Digital signal processing device and digital signal processing method | |
| US11509321B2 (en) | Receiving circuit and associated signal processing method | |
| JPH07231258A (ja) | ノイズシェーピング回路 | |
| JP2725711B2 (ja) | 自動等化器 | |
| US7583943B2 (en) | Automatic gain control device | |
| JP2006524976A (ja) | チューナー用ａｇｃ回路配置 | |
| JP4588546B2 (ja) | 振幅可変装置および振幅可変方法 | |
| JPH09284073A (ja) | 自動利得制御回路 | |
| JPS6277722A (ja) | 判定帰還による符号間干渉除去の方法及び装置 |