JPH09321623A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH09321623A JPH09321623A JP13503396A JP13503396A JPH09321623A JP H09321623 A JPH09321623 A JP H09321623A JP 13503396 A JP13503396 A JP 13503396A JP 13503396 A JP13503396 A JP 13503396A JP H09321623 A JPH09321623 A JP H09321623A
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- input signal
- bits
- dac
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Abstract
(57)【要約】
【課題】ビット数が増大しても、補正データの収集に時
間がかからないＤＡＣを提供すること。 【解決手段】Ｎ−１ビットの入力信号Ｄの上位Ｍビット
をアドレスとして第１の補正データを出力する第１のＲ
ＡＭ１と、入力信号Ｄの下位Ｎ−１−Ｍビットをアドレ
スとして第２の補正データを出力する第２のＲＡＭ２
と、第１の補正データと第２の補正データに基づいて補
正信号を生成する補正信号生成器３と、補正信号と入力
信号Ｄに基づいてＮビットの補正入力信号を生成する補
正入力信号生成器４と、補正入力信号をアナログ信号に
変換するＮビットのＤＡＣ本体５とを備えている。
間がかからないＤＡＣを提供すること。 【解決手段】Ｎ−１ビットの入力信号Ｄの上位Ｍビット
をアドレスとして第１の補正データを出力する第１のＲ
ＡＭ１と、入力信号Ｄの下位Ｎ−１−Ｍビットをアドレ
スとして第２の補正データを出力する第２のＲＡＭ２
と、第１の補正データと第２の補正データに基づいて補
正信号を生成する補正信号生成器３と、補正信号と入力
信号Ｄに基づいてＮビットの補正入力信号を生成する補
正入力信号生成器４と、補正入力信号をアナログ信号に
変換するＮビットのＤＡＣ本体５とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・アナロ
グ変換器（ＤＡＣ:Digita Analog Converter）に係り、
特に荷電ビーム抽画装置の偏向器等に用いられる高ビッ
トのＤＡＣに関する。
グ変換器（ＤＡＣ:Digita Analog Converter）に係り、
特に荷電ビーム抽画装置の偏向器等に用いられる高ビッ
トのＤＡＣに関する。
【０００２】
【従来の技術】従来より、ウェハやフォトマスク等の試
料に微細パターンを形成するために、電子ビーム描画装
置が利用されている。この種の電子ビーム描画装置で
は、電子ビームを高精度に偏向するために、直線性歪み
が小さく、高ビットのＤＡＣを用いた偏向用増幅器が要
求されている。
料に微細パターンを形成するために、電子ビーム描画装
置が利用されている。この種の電子ビーム描画装置で
は、電子ビームを高精度に偏向するために、直線性歪み
が小さく、高ビットのＤＡＣを用いた偏向用増幅器が要
求されている。
【０００３】一方、ＤＡＣの低直線性歪みを確保するた
めに、描画の際にＤＡＣ本体の直線性歪みを補正する必
要ある。このため、Ｄ／Ａ変換を行なうＤＡＣ本体と、
ＤＡＣ本体の直線性歪みの補正に必要な補正データを格
納するＲＡＭとからなるＤＡＣが用いられている。
めに、描画の際にＤＡＣ本体の直線性歪みを補正する必
要ある。このため、Ｄ／Ａ変換を行なうＤＡＣ本体と、
ＤＡＣ本体の直線性歪みの補正に必要な補正データを格
納するＲＡＭとからなるＤＡＣが用いられている。
【０００４】しかし、この種のＤＡＣには以下のような
問題がある。高精度化のために高ビットのＤＡＣ本体を
用いると、補正に必要なデータ量が増大する。このた
め、補正に必要なデータを収集するために行なうＤＡＣ
本体の直線性歪みの測定に時間がかかるという問題が生
じる。
問題がある。高精度化のために高ビットのＤＡＣ本体を
用いると、補正に必要なデータ量が増大する。このた
め、補正に必要なデータを収集するために行なうＤＡＣ
本体の直線性歪みの測定に時間がかかるという問題が生
じる。
【０００５】例えば、２０ビットの場合、直線性歪みを
高精度で１点測定するには１秒かかるので、全点（２20
＝１０４８５７６）を測定すると２９１時間もかかり、
実用的ではない。
高精度で１点測定するには１秒かかるので、全点（２20
＝１０４８５７６）を測定すると２９１時間もかかり、
実用的ではない。
【０００６】
【発明が解決しようとする課題】上述の如く、高精度化
のために、２０ビット程度の高ビットのＤＡＣを用いる
と、直線性歪みの補正に必要なデータ量が多くなり、補
正データの収集のために行なうＤＡＣ本体の直線性歪み
の測定に時間がかかるという問題があった。
のために、２０ビット程度の高ビットのＤＡＣを用いる
と、直線性歪みの補正に必要なデータ量が多くなり、補
正データの収集のために行なうＤＡＣ本体の直線性歪み
の測定に時間がかかるという問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ビット数が増大して
も、補正データの収集に時間がかからないＤＡＣを提供
することにある。
ので、その目的とするところは、ビット数が増大して
も、補正データの収集に時間がかからないＤＡＣを提供
することにある。
【０００８】
［概要］上記目的を達成するために、本発明に係るＤＡ
Ｃ（請求項１）は、Ｎ−１ビットの入力信号の上位Ｍビ
ットをアドレスとして第１の補正データを出力する第１
の補正メモリと、前記入力信号の下位Ｎ−１−Ｍビット
をアドレスとして第２の補正データを出力する第２の補
正メモリと、前記第１の補正データと前記第２の補正デ
ータに基づいて補正信号を生成する補正信号生成器と、
前記補正信号と前記入力信号に基づいてＮビットの補正
入力信号を生成する補正入力信号生成器と前記補正入力
信号をアナログ信号に変換するＮビットのＤ／Ａ変換器
本体とを備えたことを特徴とする。
Ｃ（請求項１）は、Ｎ−１ビットの入力信号の上位Ｍビ
ットをアドレスとして第１の補正データを出力する第１
の補正メモリと、前記入力信号の下位Ｎ−１−Ｍビット
をアドレスとして第２の補正データを出力する第２の補
正メモリと、前記第１の補正データと前記第２の補正デ
ータに基づいて補正信号を生成する補正信号生成器と、
前記補正信号と前記入力信号に基づいてＮビットの補正
入力信号を生成する補正入力信号生成器と前記補正入力
信号をアナログ信号に変換するＮビットのＤ／Ａ変換器
本体とを備えたことを特徴とする。
【０００９】また、本発明に係る他のＤＡＣ（請求項
２）は、上記ＤＡＣ（請求項１）において、前記第１の
補正データが、前記入力信号の上位Ｍビットのみを変化
させた場合の前記Ｄ／Ａ変換器本体の実際の出力値と所
定の出力値との差に基づいて作成された２M 個のデー
タ、前記第２の補正データが、前記入力信号の下位Ｎ−
１−Ｍビットのみを変化させた場合の前記Ｄ／Ａ変換器
本体の実際の出力値と所定の出力値との差に基づいて作
成された２N-1-M 個のデータであることを特徴とする。
２）は、上記ＤＡＣ（請求項１）において、前記第１の
補正データが、前記入力信号の上位Ｍビットのみを変化
させた場合の前記Ｄ／Ａ変換器本体の実際の出力値と所
定の出力値との差に基づいて作成された２M 個のデー
タ、前記第２の補正データが、前記入力信号の下位Ｎ−
１−Ｍビットのみを変化させた場合の前記Ｄ／Ａ変換器
本体の実際の出力値と所定の出力値との差に基づいて作
成された２N-1-M 個のデータであることを特徴とする。
【００１０】また、本発明に係る他のＤＡＣ（請求項
３）は、Ｎビットの入力信号を第１のアナログ信号に変
換するＮビットの第１のＤ／Ａ変換器本体と、前記入力
信号の上位Ｍビットをアドレスとして第１の補正データ
を出力する第１の補正メモリと、前記入力信号の下位Ｎ
−Ｍビットをアドレスとして第２の補正データを出力す
る第２の補正メモリと、前記第１の補正データと前記第
２の補正データに基づいてデジタルの補正信号を生成す
る補正信号生成器と、前記デジタルの補正入力信号を第
２のアナログ信号に変換する第２のＤ／Ａ変換器本体
と、前記第１のアナログ信号と前記第２のアナログ信号
との加算信号を生成する加算信号生成器とを備えたこと
を特徴とする。
３）は、Ｎビットの入力信号を第１のアナログ信号に変
換するＮビットの第１のＤ／Ａ変換器本体と、前記入力
信号の上位Ｍビットをアドレスとして第１の補正データ
を出力する第１の補正メモリと、前記入力信号の下位Ｎ
−Ｍビットをアドレスとして第２の補正データを出力す
る第２の補正メモリと、前記第１の補正データと前記第
２の補正データに基づいてデジタルの補正信号を生成す
る補正信号生成器と、前記デジタルの補正入力信号を第
２のアナログ信号に変換する第２のＤ／Ａ変換器本体
と、前記第１のアナログ信号と前記第２のアナログ信号
との加算信号を生成する加算信号生成器とを備えたこと
を特徴とする。
【００１１】また、本発明に係る他のＤＡＣ（請求項
４）は、上記ＤＡＣ（請求項３）において、前記第１の
補正データが、前記入力信号の上位Ｍビットのみを変化
させた場合の前記第１のＤ／Ａ変換器本体の実際の出力
値と所定の出力値との差に基づいて作成された２M 個の
データ、前記第２の補正データが、前記入力信号の下位
Ｎ−−Ｍビットのみを変化させた場合の前記第１のＤ／
Ａ変換器本体の実際の出力値と所定の出力値との差に基
づいて作成された２N-M 個のデータであることを特徴と
する。
４）は、上記ＤＡＣ（請求項３）において、前記第１の
補正データが、前記入力信号の上位Ｍビットのみを変化
させた場合の前記第１のＤ／Ａ変換器本体の実際の出力
値と所定の出力値との差に基づいて作成された２M 個の
データ、前記第２の補正データが、前記入力信号の下位
Ｎ−−Ｍビットのみを変化させた場合の前記第１のＤ／
Ａ変換器本体の実際の出力値と所定の出力値との差に基
づいて作成された２N-M 個のデータであることを特徴と
する。
【００１２】また、本発明に係る他のＤＡＣ（請求項
５）は、上記ＤＡＣ（請求項１，３）において、前記第
１および第２の補正メモリがそれぞれ複数のメモリによ
り構成されていることを特徴とする。
５）は、上記ＤＡＣ（請求項１，３）において、前記第
１および第２の補正メモリがそれぞれ複数のメモリによ
り構成されていることを特徴とする。
【００１３】［作用］本発明では、補正データを、Ｎ−
１（Ｎ）ビットの入力信号の上位Ｍビットをアドレスと
して第１の補正データを出力する第１の補正メモリと、
入力信号の下位Ｎ−１−Ｍ（Ｎ−Ｍ）ビットをアドレス
として第２の補正データを出力する第２の補正メモリと
に別けて格納している。すなわち、本発明では、補正デ
ータとしては、上述したように、全ビットに関する補正
データを用いるのではなく、入力信号の上位ビットに関
する第１の補正データと、入力信号の下位ビットに関す
る第２の補正データとで構成されたものを用いている。
１（Ｎ）ビットの入力信号の上位Ｍビットをアドレスと
して第１の補正データを出力する第１の補正メモリと、
入力信号の下位Ｎ−１−Ｍ（Ｎ−Ｍ）ビットをアドレス
として第２の補正データを出力する第２の補正メモリと
に別けて格納している。すなわち、本発明では、補正デ
ータとしては、上述したように、全ビットに関する補正
データを用いるのではなく、入力信号の上位ビットに関
する第１の補正データと、入力信号の下位ビットに関す
る第２の補正データとで構成されたものを用いている。
【００１４】この結果、例えば、２０ビットの高ビット
の入力信号を上位１０ビット、下位１０ビットに別けて
補正データを収集するための測定を行なう場合であれ
ば、２10＋２10＝２０４８回の測定で済み、従来の全ビ
ットを補正する場合（２20＝１０４８５７６）に比べて
はるかに測定回数が少なくなるので、測定全体にかかる
時間を大幅に短縮できるようになる。
の入力信号を上位１０ビット、下位１０ビットに別けて
補正データを収集するための測定を行なう場合であれ
ば、２10＋２10＝２０４８回の測定で済み、従来の全ビ
ットを補正する場合（２20＝１０４８５７６）に比べて
はるかに測定回数が少なくなるので、測定全体にかかる
時間を大幅に短縮できるようになる。
【００１５】さらに、高ビットのＤＡＣ本体の場合、例
えば、２０ビットのＤＡＣ本体の場合、上位Ｍビット、
例えば、上位１０ビットは非線形の直線歪みとなるが、
下位１０ビットは線形性の直線歪みとなるので、下位１
０ビットの測定については実際には２10回よりもはるか
に少ない１０回の測定で済む。残りは補完により正確に
求められる。
えば、２０ビットのＤＡＣ本体の場合、上位Ｍビット、
例えば、上位１０ビットは非線形の直線歪みとなるが、
下位１０ビットは線形性の直線歪みとなるので、下位１
０ビットの測定については実際には２10回よりもはるか
に少ない１０回の測定で済む。残りは補完により正確に
求められる。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＤＡＣの概略構成を示すブロック図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＤＡＣの概略構成を示すブロック図である。
【００１７】図中、ＤはＮ−１ビットの入力信号を示し
ており、この入力信号Ｄの全ビットは減算器からなる補
正入力信号生成器４に入力される。また、入力信号Ｄの
Ｍ桁からＮ−１桁までの上位ビットは第１のＲＡＭ１に
入力され、入力信号ＤのＭ−１桁から１桁までの下位ビ
ットは第２のＲＡＭ２に入力される。
ており、この入力信号Ｄの全ビットは減算器からなる補
正入力信号生成器４に入力される。また、入力信号Ｄの
Ｍ桁からＮ−１桁までの上位ビットは第１のＲＡＭ１に
入力され、入力信号ＤのＭ−１桁から１桁までの下位ビ
ットは第２のＲＡＭ２に入力される。
【００１８】第１のＲＡＭ１は上位ビットをアドレスと
して上位ビットに関する補正データ（第１の補正デー
タ）を出力し、第２のＲＡＭ２は下位ビットをアドレス
として下位ビットに関する補正データ（第２の補正デー
タ）を出力する。
して上位ビットに関する補正データ（第１の補正デー
タ）を出力し、第２のＲＡＭ２は下位ビットをアドレス
として下位ビットに関する補正データ（第２の補正デー
タ）を出力する。
【００１９】ここで、入力信号Ｄが高ビットの場合、例
えば、２０ビットの場合、従来は低直線性歪みを確保す
るために、２20ビットの記憶容量のＲＡＭが必要となる
が、本実施形態では、例えば、第１のＲＡＭ１は１０ビ
ットのＲＡＭ、第２のＲＡＭ２は１０ビットのＲＡＭで
済む。
えば、２０ビットの場合、従来は低直線性歪みを確保す
るために、２20ビットの記憶容量のＲＡＭが必要となる
が、本実施形態では、例えば、第１のＲＡＭ１は１０ビ
ットのＲＡＭ、第２のＲＡＭ２は１０ビットのＲＡＭで
済む。
【００２０】したがって、従来は、補正に必要なデータ
を収集するために行なうＤＡＣ本体の直線性歪みの測定
の回数は２20回となるが、本実施形態によれば、例え
ば、２10回で済む。したがって、１回の測定に１秒かか
るとすると、測定全体にかかる時間は、２１９時間から
３４分に短縮できる。さらに、第１のＲＡＭ１を８ビッ
トのＲＡＭ、第２のＲＡＭ２を１２ビットのＲＡＭにし
た場合には、５分弱にまで短縮できる。経験上、ＤＡＣ
の非線形の直線歪みを補正するには、上位８ビットを行
なえば実用上問題ない。
を収集するために行なうＤＡＣ本体の直線性歪みの測定
の回数は２20回となるが、本実施形態によれば、例え
ば、２10回で済む。したがって、１回の測定に１秒かか
るとすると、測定全体にかかる時間は、２１９時間から
３４分に短縮できる。さらに、第１のＲＡＭ１を８ビッ
トのＲＡＭ、第２のＲＡＭ２を１２ビットのＲＡＭにし
た場合には、５分弱にまで短縮できる。経験上、ＤＡＣ
の非線形の直線歪みを補正するには、上位８ビットを行
なえば実用上問題ない。
【００２１】第１のＲＡＭ１の出力Ｅ１（第１の補正デ
ータ）および第２のＲＡＭ２の出力Ｅ２（第２の補正デ
ータ）は加算器からなる補正信号生成器３に入力され、
この補正信号生成器３の出力（Ｅ１＋Ｅ２）である補正
信号は補正入力信号生成器４に入力される。
ータ）および第２のＲＡＭ２の出力Ｅ２（第２の補正デ
ータ）は加算器からなる補正信号生成器３に入力され、
この補正信号生成器３の出力（Ｅ１＋Ｅ２）である補正
信号は補正入力信号生成器４に入力される。
【００２２】補正入力信号生成器４は、入力信号Ｄと出
力Ｅ１，Ｅ２との差（Ｄ−Ｅ１−Ｅ２）からＮビットの
補正入力信号を生成し、この生成された補正入力信号は
ＮビットのＤＡＣ本体５に入力される。
力Ｅ１，Ｅ２との差（Ｄ−Ｅ１−Ｅ２）からＮビットの
補正入力信号を生成し、この生成された補正入力信号は
ＮビットのＤＡＣ本体５に入力される。
【００２３】この結果、ＤＡＣ本体５は、直線歪みが補
正され、入力信号Ｄに比例したレベルのアナログ信号
（電圧）を出力する。例えば、入力信号Ｄが１００００
０００００００００００１００（以下、Ｄ１と略記）
で、ＤＡＣ本体５に入力信号Ｄ１を入力した場合のＤＡ
Ｃ本体５の出力レベルが理想値よりも高ければ、入力信
号Ｄ１よりも小さいビットのデジタル信号、例えば、１
００００００００００００００００１０が補正入力信号
としてＤＡＣ本体５に入力され、入力信号Ｄ１の場合よ
りも小さい出力レベルが得られることにより、直線歪み
が補正される。
正され、入力信号Ｄに比例したレベルのアナログ信号
（電圧）を出力する。例えば、入力信号Ｄが１００００
０００００００００００１００（以下、Ｄ１と略記）
で、ＤＡＣ本体５に入力信号Ｄ１を入力した場合のＤＡ
Ｃ本体５の出力レベルが理想値よりも高ければ、入力信
号Ｄ１よりも小さいビットのデジタル信号、例えば、１
００００００００００００００００１０が補正入力信号
としてＤＡＣ本体５に入力され、入力信号Ｄ１の場合よ
りも小さい出力レベルが得られることにより、直線歪み
が補正される。
【００２４】なお、入力信号Ｄのビット数よりもＤＡＣ
本体５のビット数のほうが大きいのは、Ｎ−１ビットの
入力信号ＤにＮ−１ビットの補正入力信号を追加した結
果、桁の繰り上りが生じる可能性があるからである。
本体５のビット数のほうが大きいのは、Ｎ−１ビットの
入力信号ＤにＮ−１ビットの補正入力信号を追加した結
果、桁の繰り上りが生じる可能性があるからである。
【００２５】このように本実施形態では、入力信号Ｄに
対するＤＡＣ本体５の出力が所定レベルになるように、
入力信号Ｄを補正入力信号により補正する。このとき、
補正データとしては、上述したように、全ビットに関す
る補正データを用いるのではなく、入力信号Ｄの上位ビ
ットに関する第１の補正データと、入力信号Ｄの下位ビ
ットに関する第２の補正データとで構成されたものを用
いているので、測定全体にかかる時間を大幅に短縮でき
るようになる。
対するＤＡＣ本体５の出力が所定レベルになるように、
入力信号Ｄを補正入力信号により補正する。このとき、
補正データとしては、上述したように、全ビットに関す
る補正データを用いるのではなく、入力信号Ｄの上位ビ
ットに関する第１の補正データと、入力信号Ｄの下位ビ
ットに関する第２の補正データとで構成されたものを用
いているので、測定全体にかかる時間を大幅に短縮でき
るようになる。
【００２６】次に第１のＲＡＭ１の直線歪みの補正デー
タの書き込みについて説明する。まず、第１のＲＡＭ１
および第２のＲＡＭ２の内容をゼロにし、補正信号生成
器３から補正入力信号生成器４への出力を常にゼロにす
る。すなわち、補正入力信号生成器４には入力信号Ｄし
か入力されないようにする。
タの書き込みについて説明する。まず、第１のＲＡＭ１
および第２のＲＡＭ２の内容をゼロにし、補正信号生成
器３から補正入力信号生成器４への出力を常にゼロにす
る。すなわち、補正入力信号生成器４には入力信号Ｄし
か入力されないようにする。
【００２７】次にＮビットの入力信号Ｄ´をＤＡＣ本体
５に入力して、ＤＡＣ本体５の実際の出力を測定する。
具体的には、入力信号Ｄ´のＮ−Ｍ桁から１桁までの下
位ビットを全て０にした状態で、Ｎ−Ｍ＋１桁からＮ桁
までの上位ビットを順次変化させて、２M 回の測定を行
なう。この測定の結果は例えば以下のようになる。 入力信号Ｄ´ ０ c1*1 c1*2 … c1*p1 ＤＡＣ出力Ｖ1(i) Ｖ1(0) Ｖ1(1) Ｖ1(2) …Ｖ1 (p1) ここで、ｃ１は２M 、ｐ１は２N-M である。
５に入力して、ＤＡＣ本体５の実際の出力を測定する。
具体的には、入力信号Ｄ´のＮ−Ｍ桁から１桁までの下
位ビットを全て０にした状態で、Ｎ−Ｍ＋１桁からＮ桁
までの上位ビットを順次変化させて、２M 回の測定を行
なう。この測定の結果は例えば以下のようになる。 入力信号Ｄ´ ０ c1*1 c1*2 … c1*p1 ＤＡＣ出力Ｖ1(i) Ｖ1(0) Ｖ1(1) Ｖ1(2) …Ｖ1 (p1) ここで、ｃ１は２M 、ｐ１は２N-M である。
【００２８】次に各入力信号Ｄ´におけるＤＡＣ本体５
の実際の出力Ｖ１（ｉ）と各入力信号Ｄ´におけるＤＡ
Ｃ本体５の理想の出力ｙ（ｙ＝ａｘ、ａは定数、ｘは入
力信号Ｄ´を１０進法に変換した値）との差Ｅ１（ｉ）
を計算する。この計算の結果は例えば以下のようにな
る。 入力信号Ｄ´ ０ c1*1 c1*2 … c1*p1 差Ｅ１（ｉ） Ｅ1(0) Ｅ1(1) Ｅ1(2) …Ｅ1 (p1) これら差Ｅ１（ｉ）から補正に必要な補正データを作成
し、入力信号Ｄに対応したアドレスで第１のＲＡＭ１に
書き込む。補正データの作成方法は例えば従来の全ビッ
ト数を測定する場合のそれと同じで良い。
の実際の出力Ｖ１（ｉ）と各入力信号Ｄ´におけるＤＡ
Ｃ本体５の理想の出力ｙ（ｙ＝ａｘ、ａは定数、ｘは入
力信号Ｄ´を１０進法に変換した値）との差Ｅ１（ｉ）
を計算する。この計算の結果は例えば以下のようにな
る。 入力信号Ｄ´ ０ c1*1 c1*2 … c1*p1 差Ｅ１（ｉ） Ｅ1(0) Ｅ1(1) Ｅ1(2) …Ｅ1 (p1) これら差Ｅ１（ｉ）から補正に必要な補正データを作成
し、入力信号Ｄに対応したアドレスで第１のＲＡＭ１に
書き込む。補正データの作成方法は例えば従来の全ビッ
ト数を測定する場合のそれと同じで良い。
【００２９】次に第２のＲＡＭ２の直線歪みの補正デー
タの書き込みについて説明する。まず、第１のＲＡＭ１
および第２のＲＡＭ２の内容をゼロにし、補正信号生成
器３から補正入力信号生成器４への出力を常にゼロにす
る。すなわち、補正入力信号生成器４には入力信号Ｄし
か入力されないようにする。
タの書き込みについて説明する。まず、第１のＲＡＭ１
および第２のＲＡＭ２の内容をゼロにし、補正信号生成
器３から補正入力信号生成器４への出力を常にゼロにす
る。すなわち、補正入力信号生成器４には入力信号Ｄし
か入力されないようにする。
【００３０】次にＮビットの入力信号Ｄ´をＤＡＣ本体
５に入力して、ＤＡＣ本体５の出力を測定する。具体的
には、入力信号Ｄ´のＮ−Ｍ＋１桁からＮ桁までの上位
ビットを全て０にした状態で、Ｎ−Ｍ桁から１桁までの
下位ビットを順次変化させ、２N-1-M 回の測定を行な
う。この測定の結果は例えば以下のようになる。 入力信号Ｄ´ ０ 1 2 … p2 ＤＡＣ出力Ｖ1(i) Ｖ2(0) Ｖ2(1) Ｖ2(2) …Ｖ2(p2) ここで、ｐ２は２M である。
５に入力して、ＤＡＣ本体５の出力を測定する。具体的
には、入力信号Ｄ´のＮ−Ｍ＋１桁からＮ桁までの上位
ビットを全て０にした状態で、Ｎ−Ｍ桁から１桁までの
下位ビットを順次変化させ、２N-1-M 回の測定を行な
う。この測定の結果は例えば以下のようになる。 入力信号Ｄ´ ０ 1 2 … p2 ＤＡＣ出力Ｖ1(i) Ｖ2(0) Ｖ2(1) Ｖ2(2) …Ｖ2(p2) ここで、ｐ２は２M である。
【００３１】次に各入力信号Ｄ´におけるＤＡＣ本体５
の実際の出力Ｖ２（ｉ）と各入力信号Ｄ´におけるＤＡ
Ｃ本体５の理想の出力ｙ（ｙ＝ａｘ、ａは定数、ｘは入
力信号Ｄ´を１０進法に変換した値）との差Ｅ２（ｉ）
を計算する。この計算の結果は例えば以下のようにな
る。 入力信号Ｄ´ ０ 1 2 … p2 差Ｅ１（ｉ） Ｅ2(0) Ｅ2(1) Ｅ2(2) …Ｅ2 (p2) これら差Ｅ２（ｉ）から補正に必要な補正データを作成
し、入力信号Ｄに対応したアドレスで第２のＲＡＭ２に
書き込む。
の実際の出力Ｖ２（ｉ）と各入力信号Ｄ´におけるＤＡ
Ｃ本体５の理想の出力ｙ（ｙ＝ａｘ、ａは定数、ｘは入
力信号Ｄ´を１０進法に変換した値）との差Ｅ２（ｉ）
を計算する。この計算の結果は例えば以下のようにな
る。 入力信号Ｄ´ ０ 1 2 … p2 差Ｅ１（ｉ） Ｅ2(0) Ｅ2(1) Ｅ2(2) …Ｅ2 (p2) これら差Ｅ２（ｉ）から補正に必要な補正データを作成
し、入力信号Ｄに対応したアドレスで第２のＲＡＭ２に
書き込む。
【００３２】下位ビットに関する直線歪みは一般には線
形となるので、全ての下位ビットに関して測定を行なう
必要はない。例えば、下位ビットが１０ビットであれ
ば、（１０００００００００）の場合のＤＡＣ本体の実
際の出力と、（０１００００００００）の場合のＤＡＣ
本体の実際の出力とを加えれば、（１１０００００００
０）の場合のＤＡＣ本体の実際の出力が得られるので、
（１１００００００００）の場合のＤＡＣ本体の実際の
出力を測定する必要ない。
形となるので、全ての下位ビットに関して測定を行なう
必要はない。例えば、下位ビットが１０ビットであれ
ば、（１０００００００００）の場合のＤＡＣ本体の実
際の出力と、（０１００００００００）の場合のＤＡＣ
本体の実際の出力とを加えれば、（１１０００００００
０）の場合のＤＡＣ本体の実際の出力が得られるので、
（１１００００００００）の場合のＤＡＣ本体の実際の
出力を測定する必要ない。
【００３３】したがって、下位ビットが１０ビットの場
合であれば、１０個の異なる入力信号に関するＤＡＣ本
体の出力を測定するだけで済む。通常は１つの桁だけに
１が立った１０個の入力信号に対する出力をすることに
なる。
合であれば、１０個の異なる入力信号に関するＤＡＣ本
体の出力を測定するだけで済む。通常は１つの桁だけに
１が立った１０個の入力信号に対する出力をすることに
なる。
【００３４】このように下位ビットを直線歪みが線形と
なるように選ぶことにより、大幅に測定時間を短縮でき
るようになる。上記差Ｅ１（ｉ），Ｅ２（ｉ）は、例え
ば、ＰＲＯＭに記憶され、ＤＡＣの使用時にＰＲＯＭか
ら差Ｅ１（ｉ），Ｅ２（ｉ）を読出してＲＡＭ１，２に
書き込む。上記ＰＲＯＭは、例えば、ＤＡＣが電子ビー
ム描画装置の偏向用増幅器に用いるものであれば、装置
本体に組み込まれることになる。 （第２の実施形態）図２、本発明の第２の実施形態に係
るＤＡＣの概略構成を示すブロック図である。
なるように選ぶことにより、大幅に測定時間を短縮でき
るようになる。上記差Ｅ１（ｉ），Ｅ２（ｉ）は、例え
ば、ＰＲＯＭに記憶され、ＤＡＣの使用時にＰＲＯＭか
ら差Ｅ１（ｉ），Ｅ２（ｉ）を読出してＲＡＭ１，２に
書き込む。上記ＰＲＯＭは、例えば、ＤＡＣが電子ビー
ム描画装置の偏向用増幅器に用いるものであれば、装置
本体に組み込まれることになる。 （第２の実施形態）図２、本発明の第２の実施形態に係
るＤＡＣの概略構成を示すブロック図である。
【００３５】本実施形態が第１の実施形態と異なる点
は、補正データを格納するＲＡＭを２個から４個に増や
したことにある。図中、ＤはＮ−１ビットの入力信号を
示しており、この入力信号Ｄは補正入力信号生成器４に
入力される。また、入力信号ＤのＮ−１桁からＭ１桁ま
でのビットは第１のＲＡＭ１１に入力され、入力信号Ｄ
のＭ１−１桁からＭ２桁までのビットは第２のＲＡＭ１
２に入力され、入力信号ＤのＭ２−１桁からＭ３桁まで
のビットは第３のＲＡＭ１２に入力され、入力信号Ｄの
Ｍ３−１桁から１桁までのビットは第３のＲＡＭ１４に
入力される。
は、補正データを格納するＲＡＭを２個から４個に増や
したことにある。図中、ＤはＮ−１ビットの入力信号を
示しており、この入力信号Ｄは補正入力信号生成器４に
入力される。また、入力信号ＤのＮ−１桁からＭ１桁ま
でのビットは第１のＲＡＭ１１に入力され、入力信号Ｄ
のＭ１−１桁からＭ２桁までのビットは第２のＲＡＭ１
２に入力され、入力信号ＤのＭ２−１桁からＭ３桁まで
のビットは第３のＲＡＭ１２に入力され、入力信号Ｄの
Ｍ３−１桁から１桁までのビットは第３のＲＡＭ１４に
入力される。
【００３６】この場合、入力信号Ｄの上位ビットは、例
えば、第１、第２のＲＡＭ１１，１２に分割して格納さ
れ、入力信号Ｄの下位ビットは、例えば、第３、第４の
ＲＡＭ１３，１４に分割して格納される。
えば、第１、第２のＲＡＭ１１，１２に分割して格納さ
れ、入力信号Ｄの下位ビットは、例えば、第３、第４の
ＲＡＭ１３，１４に分割して格納される。
【００３７】第１のＲＡＭ１１の出力Ｅ１１および第２
のＲＡＭ１２の出力Ｅ１２は、加算器からなる第１の補
正信号生成器１５に入力され、この補正信号生成器１５
の出力（Ｅ１１＋Ｅ１２）は、加算器からなる第３の補
正信号生成器１７に入力される。
のＲＡＭ１２の出力Ｅ１２は、加算器からなる第１の補
正信号生成器１５に入力され、この補正信号生成器１５
の出力（Ｅ１１＋Ｅ１２）は、加算器からなる第３の補
正信号生成器１７に入力される。
【００３８】一方、第３のＲＡＭ１３の出力Ｅ１３およ
び第３のＲＡＭ１３の出力Ｅ１３は、加算器からなる第
２の補正信号生成器１６に入力され、この補正信号生成
器１６の出力（Ｅ１３＋Ｅ１４）は、第３の補正信号生
成器１７に入力される。
び第３のＲＡＭ１３の出力Ｅ１３は、加算器からなる第
２の補正信号生成器１６に入力され、この補正信号生成
器１６の出力（Ｅ１３＋Ｅ１４）は、第３の補正信号生
成器１７に入力される。
【００３９】この第３の補正信号生成器１７の出力（Ｅ
１１＋Ｅ１２＋Ｅ１３＋Ｅ１４）は、減算器からなる補
正入力信号生成器４に入力される。補正入力信号生成器
４は、入力信号Ｄと出力Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１
４との差（Ｄ−Ｅ１１−Ｅ１２−Ｅ１３−Ｅ１４）から
補正入力信号を生成し、この生成された補正入力信号は
ＮビットのＤＡＣ本体５に入力される。
１１＋Ｅ１２＋Ｅ１３＋Ｅ１４）は、減算器からなる補
正入力信号生成器４に入力される。補正入力信号生成器
４は、入力信号Ｄと出力Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１
４との差（Ｄ−Ｅ１１−Ｅ１２−Ｅ１３−Ｅ１４）から
補正入力信号を生成し、この生成された補正入力信号は
ＮビットのＤＡＣ本体５に入力される。
【００４０】この結果、ＤＡＣ本体５は、直線歪みが補
正され、入力信号Ｄに比例したレベルのアナログ信号
（電圧）を出力する。本実施形態でも第１の実施形態と
同様の効果が得られる。ただし、本実施形態によれば、
補正データを４つに分割して各データをそれぞれ別のＲ
ＡＭに格納するようにしているので、上記効果はさらに
顕著なものとなる。
正され、入力信号Ｄに比例したレベルのアナログ信号
（電圧）を出力する。本実施形態でも第１の実施形態と
同様の効果が得られる。ただし、本実施形態によれば、
補正データを４つに分割して各データをそれぞれ別のＲ
ＡＭに格納するようにしているので、上記効果はさらに
顕著なものとなる。
【００４１】なお、本実施形態では、データの加算を複
数の補正信号生成器で並列的に行なっているが、下位ビ
ットのデータの加算に関しては１個の補正信号生成器
（補正入力信号生成器４を含めて）で時分割で行なうこ
ともできる。 （第３の実施形態）図３、本発明の第３の実施形態に係
るＤＡＣの概略構成を示すブロック図である。
数の補正信号生成器で並列的に行なっているが、下位ビ
ットのデータの加算に関しては１個の補正信号生成器
（補正入力信号生成器４を含めて）で時分割で行なうこ
ともできる。 （第３の実施形態）図３、本発明の第３の実施形態に係
るＤＡＣの概略構成を示すブロック図である。
【００４２】第１、第２の実施形態では、入力信号に対
応したＤＡＣ本体の出力が所定レベルになるように、上
記入力信号に補正入力信号を加えたデータをＤＡＣ本体
に入力した。本実施形態では、ＤＡＣ本体の出力が所定
レベルになるように、該ＤＡＣ本体の出力に別のＤＡＣ
本体の出力を加える。
応したＤＡＣ本体の出力が所定レベルになるように、上
記入力信号に補正入力信号を加えたデータをＤＡＣ本体
に入力した。本実施形態では、ＤＡＣ本体の出力が所定
レベルになるように、該ＤＡＣ本体の出力に別のＤＡＣ
本体の出力を加える。
【００４３】図中、ＤはＮビットの入力信号を示してお
り、この入力信号Ｄの全ビットは第１のＤＡＣ本体５1
に入力される。一方、入力信号ＤのＭ桁からＮ桁までの
上位ビットは第１のＲＡＭ１に入力され、入力信号Ｄの
Ｍ−１桁から１桁までの下位ビットは第２のＲＡＭ２に
入力される。第１のＲＡＭ１、第２のＲＡＭ２にはそれ
ぞれ上位ビットに関する補正データ、下位ビットに関す
る補正データが格納されている。
り、この入力信号Ｄの全ビットは第１のＤＡＣ本体５1
に入力される。一方、入力信号ＤのＭ桁からＮ桁までの
上位ビットは第１のＲＡＭ１に入力され、入力信号Ｄの
Ｍ−１桁から１桁までの下位ビットは第２のＲＡＭ２に
入力される。第１のＲＡＭ１、第２のＲＡＭ２にはそれ
ぞれ上位ビットに関する補正データ、下位ビットに関す
る補正データが格納されている。
【００４４】第１のＲＡＭ１の出力Ｅ１および第２のＲ
ＡＭ２の出力Ｅ２は、加算器からなる補正信号生成器３
に入力される。この補正信号生成器３の出力（Ｅ１＋Ｅ
２）は、第２のＤＡＣ本体５2 に入力される。この第２
のＤＡＣ本体５2 は、第１、第２の実施形態の補正入力
信号生成器４に相当する。
ＡＭ２の出力Ｅ２は、加算器からなる補正信号生成器３
に入力される。この補正信号生成器３の出力（Ｅ１＋Ｅ
２）は、第２のＤＡＣ本体５2 に入力される。この第２
のＤＡＣ本体５2 は、第１、第２の実施形態の補正入力
信号生成器４に相当する。
【００４５】第１のＤＡＣ本体５1 の出力Ｖ１は抵抗Ｒ
１を介して差動増幅器２１の−端子二入力され、第２の
ＤＡＣ本体５2 の出力Ｖ２は抵抗Ｒ２を介して差動増幅
器２１の−端子に入力される。差動増幅器２１の＋端子
は接地されている。
１を介して差動増幅器２１の−端子二入力され、第２の
ＤＡＣ本体５2 の出力Ｖ２は抵抗Ｒ２を介して差動増幅
器２１の−端子に入力される。差動増幅器２１の＋端子
は接地されている。
【００４６】この結果、第１のＤＡＣ本体５1 の出力Ｖ
１と第２のＤＡＣ本体５2 の出力Ｖ２とは差動増幅器２
１によりアナログ加算され、差動増幅器２１は入力信号
Ｄに比例したレベルのアナログ信号（出力電圧Ｖout ＝
−Ｒｆ（Ｖ１／Ｒ１＋Ｖ２＋Ｒ２）を出力する。なお、
上式中、Ｒｆは帰還抵抗を示している。
１と第２のＤＡＣ本体５2 の出力Ｖ２とは差動増幅器２
１によりアナログ加算され、差動増幅器２１は入力信号
Ｄに比例したレベルのアナログ信号（出力電圧Ｖout ＝
−Ｒｆ（Ｖ１／Ｒ１＋Ｖ２＋Ｒ２）を出力する。なお、
上式中、Ｒｆは帰還抵抗を示している。
【００４７】なお、本実施形態では、第１のＤＡＣ本体
５1 の出力を補正するので、第１のＤＡＣ本体５1 およ
び入力信号Ｄのビット数は同じになる。また、抵抗Ｒ
１，Ｒ２を調整することにより、第２のＤＡＣ本体５2
として、第１のＤＡＣ本体５1よりもビット数の少ない
ＤＡＣ本体を使用できる。具体的には、第２のＤＡＣ本
体５2 のビット数は、第１のＤＡＣ本体５1 のビット数
のＲ１／Ｒ倍で済む。
５1 の出力を補正するので、第１のＤＡＣ本体５1 およ
び入力信号Ｄのビット数は同じになる。また、抵抗Ｒ
１，Ｒ２を調整することにより、第２のＤＡＣ本体５2
として、第１のＤＡＣ本体５1よりもビット数の少ない
ＤＡＣ本体を使用できる。具体的には、第２のＤＡＣ本
体５2 のビット数は、第１のＤＡＣ本体５1 のビット数
のＲ１／Ｒ倍で済む。
【００４８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、電子ビ
ーム描画装置の偏向用増幅器に用いられるＤＡＣを想定
して説明したが他の機器に用いれるＤＡＣにも適用でき
る。特にビット数が高く、非線形の直線歪みの補正が必
要となるＤＡＣに有効である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施できる。
れるものではない。例えば、上記実施形態では、電子ビ
ーム描画装置の偏向用増幅器に用いられるＤＡＣを想定
して説明したが他の機器に用いれるＤＡＣにも適用でき
る。特にビット数が高く、非線形の直線歪みの補正が必
要となるＤＡＣに有効である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施できる。
【００４９】
【発明の効果】以上詳述したように本発明によれば、補
正データとして、入力信号の上位ビットに関する第１の
補正データと、入力信号Ｄの下位ビットに関する第２の
補正データとで構成されたものを用いているので、入力
信号のビット数が増大しても、少ない測定回数で必要な
補正データを収集でき、補正データの収集に時間はかか
らなくなる。
正データとして、入力信号の上位ビットに関する第１の
補正データと、入力信号Ｄの下位ビットに関する第２の
補正データとで構成されたものを用いているので、入力
信号のビット数が増大しても、少ない測定回数で必要な
補正データを収集でき、補正データの収集に時間はかか
らなくなる。
【図１】本発明の第１の実施形態に係るＤＡＣの概略構
成を示すブロック図
成を示すブロック図
【図２】本発明の第２の実施形態に係るＤＡＣの概略構
成を示すブロック図
成を示すブロック図
【図３】本発明の第３の実施形態に係るＤＡＣの概略構
成を示すブロック図
成を示すブロック図
１…ＲＡＭ（第１の補正メモリ） ２…ＲＡＭ（第２の補正メモリ） ３…補正信号生成器 ４…補正入力信号生成器 ５…ＤＡＣ本体 ５1 …ＤＡＣ本体（第１のＤ／Ａ変換器本体） ５2 …ＤＡＣ本体（第２のＤ／Ａ変換器本体） １１…ＲＡＭ（第１の補正メモリ） １２…ＲＡＭ（第１の補正メモリ） １３…ＲＡＭ（第２の補正メモリ） １４…ＲＡＭ（第２の補正メモリ） １５，１６，１７…第１の補正信号生成器 ２１…差動増幅器（加算信号生成器）
Claims (5)
- 【請求項１】Ｎ−１ビットの入力信号の上位Ｍビットを
アドレスとして第１の補正データを出力する第１の補正
メモリと、 前記入力信号の下位Ｎ−１−Ｍビットをアドレスとして
第２の補正データを出力する第２の補正メモリと、 前記第１の補正データと前記第２の補正データに基づい
て補正信号を生成する補正信号生成器と、 前記補正信号と前記入力信号に基づいてＮビットの補正
入力信号を生成する補正入力信号生成器と前記補正入力
信号をアナログ信号に変換するＮビットのＤ／Ａ変換器
本体とを具備してなることを特徴とするＤ／Ａ変換器。 - 【請求項２】前記第１の補正データは、前記入力信号の
上位Ｍビットのみを変化させた場合の前記Ｄ／Ａ変換器
本体の実際の出力値と所定の出力値との差に基づいて作
成された２M 個のデータ、前記第２の補正データは、前
記入力信号の下位Ｎ−１−Ｍビットのみを変化させた場
合の前記Ｄ／Ａ変換器本体の実際の出力値と所定の出力
値との差に基づいて作成された２N-1-M 個のデータであ
ることを特徴とする請求項１に記載のＤ／Ａ変換器。 - 【請求項３】Ｎビットの入力信号を第１のアナログ信号
に変換するＮビットの第１のＤ／Ａ変換器本体と、 前記入力信号の上位Ｍビットをアドレスとして第１の補
正データを出力する第１の補正メモリと、 前記入力信号の下位Ｎ−Ｍビットをアドレスとして第２
の補正データを出力する第２の補正メモリと、 前記第１の補正データと前記第２の補正データに基づい
てデジタルの補正信号を生成する補正信号生成器と、 前記デジタルの補正入力信号を第２のアナログ信号に変
換する第２のＤ／Ａ変換器本体と、 前記第１のアナログ信号と前記第２のアナログ信号との
加算信号を生成する加算信号生成器とを具備してなるこ
とを特徴とするＤ／Ａ変換器。 - 【請求項４】前記第１の補正データは、前記入力信号の
上位Ｍビットのみを変化させた場合の前記第１のＤ／Ａ
変換器本体の実際の出力値と所定の出力値との差に基づ
いて作成された２M 個のデータ、前記第２の補正データ
は、前記入力信号の下位Ｎ−−Ｍビットのみを変化させ
た場合の前記第１のＤ／Ａ変換器本体の実際の出力値と
所定の出力値との差に基づいて作成された２N-M 個のデ
ータであることを特徴とする請求項４に記載のＤ／Ａ変
換器。 - 【請求項５】前記第１および第２の補正メモリはそれぞ
れ複数のメモリにより構成されていることを特徴とする
請求項１または請求項３に記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13503396A JPH09321623A (ja) | 1996-05-29 | 1996-05-29 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13503396A JPH09321623A (ja) | 1996-05-29 | 1996-05-29 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321623A true JPH09321623A (ja) | 1997-12-12 |
Family
ID=15142380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13503396A Pending JPH09321623A (ja) | 1996-05-29 | 1996-05-29 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274488A (ja) * | 2006-03-31 | 2007-10-18 | Advantest Corp | Ｄ／ａ変換装置、ｄ／ａ変換方法、荷電粒子ビーム露光装置及び荷電粒子ビーム露光方法 |
| JP2017060041A (ja) * | 2015-09-17 | 2017-03-23 | 日本電波工業株式会社 | 信号変換装置及び発振装置 |
-
1996
- 1996-05-29 JP JP13503396A patent/JPH09321623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274488A (ja) * | 2006-03-31 | 2007-10-18 | Advantest Corp | Ｄ／ａ変換装置、ｄ／ａ変換方法、荷電粒子ビーム露光装置及び荷電粒子ビーム露光方法 |
| JP2017060041A (ja) * | 2015-09-17 | 2017-03-23 | 日本電波工業株式会社 | 信号変換装置及び発振装置 |
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