JPH09322096A - フォーマット変換回路並びに該フォーマット変換回路を備えたテレビジョン受像機 - Google Patents

フォーマット変換回路並びに該フォーマット変換回路を備えたテレビジョン受像機

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JPH09322096A
JPH09322096A JP8132016A JP13201696A JPH09322096A JP H09322096 A JPH09322096 A JP H09322096A JP 8132016 A JP8132016 A JP 8132016A JP 13201696 A JP13201696 A JP 13201696A JP H09322096 A JPH09322096 A JP H09322096A
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Abstract

(57)【要約】 【課題】 マルチフォーマット画像信号の素材の特徴を
損なわずにテレビジョン受像機（ＴＶ）での表示に適し
た信号に変換するフォーマット変換回路を得る、さらに
マルチフォーマット画像による放送を行う次世代のテレ
ビ放送やそれに類するパッケージメディア等の画像信号
を受信して表示するＴＶにおいて、安価で製造の容易な
ＴＶを得る。 【解決手段】 ビデオコーダ５より出力されたマルチフ
ォーマット情報を一旦フレームメモリ６に書き込み、次
にこれを同期信号生成回路１１の同期信号に基づき読み
出してフレームレートを変更する。さらに、変換フィル
タ８に入力し、水平フィルタバンク８０３および垂直フ
ィルタバンク８０５を用いてモニタ１０の表示方式に合
致する画像サイズに変換する。これらの動作は、ビデオ
ストリームより取り出されたフォーマット情報を用いて
制御する。また、変換フィルタ８の出力はＤ／Ａコンバ
ータ９に出力してアナログ信号に変換し表示する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の画像フォ
ーマットで放送を行う次世代のデジタルテレビ放送信号
やそれに類するパッケージメディア等の画像信号を受信
して表示するテレビジョン受像機、ならびに該受像機に
用いられるフォーマット変換回路の構成方法に関する。
【０００２】
【従来の技術】従来のテレビ放送方式としては、ＮＴＳ
Ｃ方式やＰＡＬ、ＳＥＣＡＭ方式があり、地上波、ケー
ブル、衛星等を使用した放送が現在まで行われている。
これらの放送はいずれも放送信号の規格、すなわちフォ
ーマットが単一であり、例えば日本や米国で採用されて
いるＮＴＳＣ方式は走査線数５２５本、フレームレート
２９．９７Ｈｚの飛び越し走査と規定されている。その
ため受像機の製造は比較的容易であり、従って装置を安
価に製造することができた。
【０００３】一方、近年では画像圧縮技術の進歩に伴い
これらの技術をテレビ放送に適用しようとする動きがあ
り、国際標準規格であるＭＰＥＧ（Moving Picture Exp
ertGroup）２方式の使用が計画されている。このＭＰＥ
Ｇ２方式は自由度の高い圧縮方式であるため、様々なフ
ォーマットの画像信号を取り扱うことができる。たとえ
ば米国で予定されているＭＰＥＧ２方式を使用したＡＴ
Ｖ放送では、走査線数７５０本または１１２５本、フレ
ームレート２３．９８または２４、２９．９７、３０、
５９．９４、６０Ｈｚ、走査方式は飛び越しまたは順次
の各方式を組み合わせた多数の画像フォーマットが採用
される見込みである。これは、放送素材をそれに最も適
した画像フォーマットで送出できるという意味をもって
おり、例えば映画素材は走査線数１１２５本、フレーム
レート２４Ｈｚの順次走査、アニメーションやコンピュ
ータグラフィックス等では走査線数７５０本、フレーム
レート６０Ｈｚの順次走査、カメラ撮影素材は走査線数
１１２５本、フレームレート３０Ｈｚの飛び越し走査方
式で送出するということなどが想定される。
【０００４】
【発明が解決しようとする課題】上記のように従来のテ
レビジョン受像機では、放送信号の規格すなわちフォー
マットが単一であるので、マルチフォーマット画像によ
る放送やそれに類するパッケージメディア等の画像信号
を受信して表示する機能は備えていない。また受像機
が、それぞれの画像フォーマットに合致したサイズやフ
レームレート等で表示を行うオートスキャンモニタを備
えた場合であっても、一般にこの様なモニタは高価で、
また画面サイズの大きなものは製造しにくいと言う欠点
があり、テレビジョン受像機として使用するのは困難で
ある。さらに、低フレームレートの画像信号はそのまま
表示するとフリッカが発生しやすいと言う問題があり、
明るい場所で使用されることの多いテレビジョン受像機
では表示に適さないと言う問題があった。
【０００５】この発明は上述のような問題を解決するた
めになされたもので、第１の目的は、マルチフォーマッ
ト画像信号の素材の特徴を損なわずにテレビジョン受像
機での表示に適した信号に変換するフォーマット変換回
路を得ることにある。
【０００６】また、第２の目的は、マルチフォーマット
画像による放送を行う次世代のテレビ放送やそれに類す
るパッケージメディア等の画像信号を受信して表示する
テレビジョン受像機において、安価で製造の容易なテレ
ビジョン受像機を得ることにある。
【０００７】また、第３の目的は、テレビジョン受像機
中で使用するメモリの量を削減し、安価な受像機の提供
を支持することにある。
【０００８】
【課題を解決するための手段】この発明に係るフォーマ
ット変換回路においては、マルチフォーマット画像信号
のフレームレートを変更するメモリを設けるとともに、
画像サイズを変換する変換フィルタを設けたものであ
る。
【０００９】また、ブロック形式に配列されたマルチフ
ォーマット画像信号を記憶するメモリを設けるととも
に、このマルチフォーマット画像信号のラスタ配列への
並び替えおよびフレームレートの制御を行うフレームレ
ート制御回路と、画像サイズを変換する変換フィルタを
設けたものである。
【００１０】さらに、同一のメモリに対してフレームの
繰り返しおよびフィールドへの分離からなるフレームレ
ート制御を行うとともに、画像信号のブロック配列から
ラスタ配列への並び替えを行うフレームレート制御回路
を設けたものである。
【００１１】また、メモリおよびフレームレート制御回
路を用いてフレームレートを調節し、次に変換フィルタ
により画像サイズを変換するように構成したものであ
る。
【００１２】さらに、直前のフレームを繰り返し提示す
るようにフレームレート制御回路を構成したものであ
る。
【００１３】また、当該フレームをフィールドに分離し
て提示するようにフレームレート制御回路を構成したも
のである。
【００１４】さらに、直前のフレームの繰り返しと当該
フレームのフィールドへの分離とを組み合わせて提示す
るようにフレームレート制御回路を構成したものであ
る。
【００１５】また、上記したフォーマット変換回路を備
えるようにテレビジョン受信機を構成したものである。
【００１６】
【発明の実施の形態】この発明の実施の形態であるテレ
ビジョン受像機においては、マルチフォーマット画像信
号が一旦メモリに蓄えられ、フレームレート制御回路お
よび変換フィルタがそのマルチフォーマット画像信号を
単一フォーマットの画像信号に変換するように働く。
【００１７】さらに、画像信号のブロック配列からラス
タ配列への並び替えをフレームレートの制御と同時に行
うため、必要なメモリ量を削減するように働く。
【００１８】また、異なるフレームレート制御と、画像
信号のブロック配列からラスタ配列への並び替えを同一
のメモリで行うので、必要なメモリ量を削減するように
働く。
【００１９】さらに、画像信号のフォーマットを変換す
る際、この発明の方法によれば入力画像信号の画質を損
なうことなく、また使用するメモリ量も少なくなるよう
に働く。
【００２０】また、フレームレートの調節として直前の
フレームを繰り返し提示することで、入力画像信号の画
質を損なうことなくテレビジョン受像機での表示に適し
た信号に変換するように働く。
【００２１】また、フレームレートの調節として当該フ
レームをフィールドに分離して提示することで、入力画
像信号の画質を損なうことなくテレビジョン受像機での
表示に適した信号に変換するように働く。
【００２２】また、直前のフレームの繰り返しと当該フ
レームのフィールドへの分離とを組み合わせて提示する
ことで、入力画像信号の画質を損なうことなくテレビジ
ョン受像機での表示に適した信号に変換するように働
く。
【００２３】また、上記したフォーマット変換回路を備
え、マルチフォーマット画像信号を単一フォーマットの
画像信号に変換し表示するように働く。
【００２４】以下、この発明をその実施の形態を示す図
面に基づいて具体的に説明する。 実施の形態１．図１はこの発明の実施の形態１であるテ
レビジョン受像機のブロック図である。図において、１
はアンテナ等で捕捉したテレビジョン信号が入力される
入力端子、２は入力端子１の信号から視聴者の所望する
チャンネル信号を同調して取り出すチューナ、３はチュ
ーナ２の出力信号を復調するデモジュレータで、ＭＰＥ
Ｇ２のシステムレベルの多重化ビットストリームが取り
出される。４はこの多重化ビットストリームから多重さ
れているビデオストリームやオーディオストリーム、付
加情報のストリーム等を分離するデマルチプレクサで、
ここではビデオストリームを分離してビデオデコーダ５
に出力する。５はこの画像ビットストリームから原画像
信号を復元するビデオデコーダ、６はビデオデコーダ５
の出力であるマルチフォーマット画像信号の１フレーム
分の信号を記憶可能な容量を持つフレームメモリ、７は
ビデオデコーダ５および後述する同期信号生成回路１１
から同期情報を受け取りフレームメモリ６の書き込みと
読み出しを制御するフレームレート制御回路、８はフレ
ームメモリ６から読み出された画像信号の画像サイズを
変換する変換フィルタで、上記フレームメモリ６とフレ
ームレート制御回路７、変換フィルタ８でフォーマット
変換回路を構成する。９は変換フィルタ８の出力をアナ
ログ信号に変換するＤ／Ａコンバータ、１０はＤ／Ａコ
ンバータ９の出力が表示されるモニタ、１１はビデオデ
コーダ５から出力画像信号のフォーマットに関する情報
を受け取りモニタ表示用の同期信号を新たに生成してモ
ニタ１１およびフレームレート制御回路７に供給する同
期信号生成回路である。
【００２５】また、図２は図１における変換フィルタ８
の構成を示すブロック図であり、図において、８０１は
フレームメモリ６から読み出された画像信号が入力され
る入力端子、８０２は入力端子８０１と後述する垂直フ
ィルタバンク８０５の出力を切り替えるスイッチ、８０
３は水平画素数を変換する水平フィルタバンク、８０４
は入力端子８０１と水平フィルタバンク８０３の出力を
切り替えるスイッチ、８０５は垂直ライン数を変換する
垂直フィルタバンク、８０６は垂直フィルタバンクが使
用するラインメモリ、８０７は水平フィルタバンク８０
３と垂直フィルタバンク８０５の出力を切り替えるスイ
ッチ、８０８は入力端子８０１とスイッチ８０７の出力
を切り替えるスイッチ、８０９はビデオデコーダ５のフ
ォーマット情報が入力される入力端子、８１０は入力端
子８０９のフォーマット情報を受け取り各スイッチに選
択信号を供給する選択信号生成回路、８１１は変換フィ
ルタ８の出力端子である。
【００２６】まず受信したマルチフォーマット画像信号
が水平１２８０画素、垂直７２０ラインでフレームレー
ト３０Ｈｚの順次走査フォーマットの場合に、フレーム
レート３０Ｈｚの飛び越し走査方式で水平１９２０画
素、垂直１０８０ラインのモニタ１０に表示する動作を
説明する。
【００２７】ビデオデコーダ５の復元画像信号はビデオ
ストリーム内の所定の位置に記述されたＰＴＳ（プレゼ
ンテーションタイムスタンプ）に基づき出力され、フレ
ームメモリ６に書き込まれる（図３（ａ））。また、同
時にこの原画像の画像サイズやフレームレートなどのフ
ォーマット情報もビデオストリーム内の所定の位置から
取り出され、フレームレート制御回路７、変換フィルタ
８に伝達される。フレームメモリ６に書き込まれた画像
信号は同期信号生成回路１１の同期信号に基づき６０Ｈ
ｚ／フレームのレートでフレームメモリ６から読み出さ
れ（図３（ｂ））、変換フィルタ８に出力される。変換
フィルタ８では、端子８０９に入力されたフォーマット
情報が選択信号生成回路８１０に入力され、各スイッチ
の選択信号を生成する。ここでは、スイッチ８０２、ス
イッチ８０４、スイッチ８０７に対しては端子ｂを選択
する信号が、スイッチ８０８に対しては端子ｄを選択す
る信号が出力される。スイッチ８０４に入力された画像
信号は垂直フィルタバンク８０５に入力され、１フレー
ムのライン数である７２０本がインターレース構造とな
るように奇数フィールド５４０本、偶数フィールド５４
０本にそれぞれ交互に変換される。次にその出力はスイ
ッチ８０２に入力され、水平フィルタバンク８０３によ
って水平画素数が１９２０画素に変換される。この画素
およびライン数の変換は補間フィルタを組み合わせた標
本化周波数変換フィルタで容易に実現される。さらに水
平フィルタバンク８０３の出力はスイッチ８０７、スイ
ッチ８０８を経由して出力端子８１１に導かれ、変換フ
ィルタ８の出力（図３（ｃ））としてＤ／Ａコンバータ
９に出力されてアナログ信号に変換される。このアナロ
グ画像信号はモニタ１０の表示方式に合致するように変
換されているので、偏向回路等を調節することなく表示
可能である。なお、フレームメモリ６からの読み出し動
作は書き込み動作の１回に対して２回繰り返して行われ
るようになっている。
【００２８】次に受信したマルチフォーマット画像信号
が水平１９２０画素、垂直１０８０ラインでフレームレ
ート３０Ｈｚの飛び越し走査フォーマットの場合に、フ
レームレート６０Ｈｚの順次走査方式で水平１２８０画
素、垂直７２０ラインのモニタ１０に表示する動作を説
明する。
【００２９】受信信号はフレームメモリ６に書き込まれ
（図４（ａ））、同期信号生成回路１１の同期信号に基
づき６０Ｈｚ／フィールドのレートでフレームメモリ６
から読み出され（図４（ｂ））変換フィルタ８に出力さ
れる。変換フィルタ８では、端子８０９に入力されたフ
ォーマット情報が選択信号生成回路８１０に入力され、
各スイッチの選択信号を生成する。ここでは、スイッチ
８０２、スイッチ８０４、スイッチ８０７に対しては端
子ａを選択する信号が、スイッチ８０８に対しては端子
ｄを選択する信号が出力される。スイッチ８０２に入力
された画像信号は水平フィルタバンク８０３によって水
平画素数が１２８０画素に変換される。次にその出力は
垂直フィルタバンク８０５に入力され、１フィールドの
ライン数である５４０本が奇数フィールド、偶数フィー
ルドそれぞれ順次走査の７２０本に変換される。そして
垂直フィルタバンク８０５の出力は出力端子８１１に導
かれ、変換フィルタ８の出力（図４（ｃ））としてＤ／
Ａコンバータ９に出力され、アナログ信号に変換され表
示される。
【００３０】実施の形態２．次に受信したマルチフォー
マット画像信号が水平１９２０画素、垂直１０８０ライ
ンでフレームレート３０Ｈｚの順次走査フォーマットの
場合に、フレームレート３０Ｈｚの飛び越し走査方式で
水平１９２０画素、垂直１０８０ラインのモニタ１０に
表示する動作を説明する。
【００３１】受信信号はフレームメモリ６に書き込まれ
（図５（ａ））、同期信号生成回路１１の同期信号に基
づき６０Ｈｚ／フィールドのレートでフレームメモリ６
から奇数フィールドと偶数フィールドに分けて読み出さ
れ（図５（ｂ））変換フィルタ８に出力される。変換フ
ィルタ８では、端子８０９に入力されたフォーマット情
報が選択信号生成回路８１０に入力され、スイッチ８０
８に対しては端子ｃを選択する信号が出力される。よっ
てスイッチ８０２に入力された画像信号はいずれのフィ
ルタをも通過することなくスイッチ８０８に導かれ、そ
のまま変換フィルタ８の出力（図５（ｃ））としてＤ／
Ａコンバータ９に出力されてアナログ信号に変換され表
示される。このように構成することに加え、フレームメ
モリ６を水平１９２０画素、垂直１０８０ラインの容量
とすることにより、実施の形態１と合わせ、同一のメモ
リにおいてフレームの繰り返しとフィールドへの分離を
行わせることができるようになっている。
【００３２】実施の形態３．図６はこの発明の実施の形
態３であるテレビジョン受像機のブロック図である。図
において、５０１はデマルチプレクサ４のビデオストリ
ーム出力を受信するデコーダバッファ、５０２はデコー
ダバッファ５０１の出力から可変長符号化された部分を
抜き出し復号する可変長符号復号回路である。また、５
０３は可変長符号復号回路５０２の出力からＤＣＴ係数
の近似値を再現する逆量子化回路、５０４はこの再現さ
れたＤＣＴ係数から元の画像に対応した信号を得る逆Ｄ
ＣＴ回路である。さらに５０５は後述するフレームメモ
リ５０６に構成された参照画像を用いて動き補償を行い
元の画像信号を再生する動き補償回路、５０６は動き補
償回路５０５で用いる参照画像を記憶しておくフレーム
メモリである。次に、１２は動き補償回路５０５により
再生された画像信号配列をＤＣＴ用のブロック順から表
示用の走査順に並び替える逆走査変換回路で、フレーム
メモリ６、フレームレート制御回路７、変換フィルタ８
とでフォーマットコンバータを構成するようになってい
る。
【００３３】この図６の実施の形態によれば、動き補償
を行い再生された画像信号はＤＣＴ用のブロック順でビ
デオデコーダ５から出力され、逆走査変換回路１２によ
り、表示用の走査順で読み出すのに適した配置でフレー
ムメモリ６に書き込まれる。このフレームメモリ６の画
像信号は、上記した実施の形態１または２と同様に入力
フォーマットおよび表示モニタの組合せに応じてフレー
ムレート制御回路７によって読み出され、変換フィルタ
８で画像サイズが変換される。このように構成すること
により、逆走査変換用の特別なメモリを用意することな
く、また偏向回路等を調節することなく最適な画像を表
示可能である。また、同一のメモリにおいてフレームの
繰り返しとフィールドへの分離を行わせることができ
る。
【００３４】実施の形態４．次に受信したマルチフォー
マット画像信号が水平１９２０画素、垂直１０８０ライ
ンでフレームレート３０Ｈｚの順次走査フォーマットの
場合に、フレームレート６０Ｈｚの順次走査方式で水平
１２８０画素、垂直７２０ラインのモニタ１０に表示す
る動作を説明する。
【００３５】フレームメモリ６に書き込まれた画像信号
（図７（ａ））は同期信号生成回路１１の同期信号に基
づき６０Ｈｚ／フレームのレートでフレームメモリ６か
ら読み出され（図７（ｂ））変換フィルタ８に出力され
る。変換フィルタ８では、端子８０９に入力されたフォ
ーマット情報が選択信号生成回路８１０に入力され、各
スイッチの選択信号を生成する。ここでは、スイッチ８
０２、スイッチ８０４、スイッチ８０７に対しては端子
ｂを選択する信号が、スイッチ８０８に対しては端子ｄ
を選択する信号が出力される。スイッチ８０２に入力さ
れた画像信号は水平フィルタバンク８０３によって水平
画素数が１２８０画素に変換される。次にその出力は垂
直フィルタバンク８０５に入力され、１フレームのライ
ン数である１０８０本が７２０本に変換される。そして
垂直フィルタバンク８０５の出力は出力端子８１１に導
かれ、変換フィルタ８の出力（図７（ｃ））としてＤ／
Ａコンバータ９に出力され、アナログ信号に変換され表
示される。なお、上記処理の際データ語長を２倍にする
とメモリ１０の読み出しスピードが低減でき、水平フィ
ルタバンク８０３の構成を２重にすることにより処理ス
ピードが低減できる。また、フレームメモリ６からの読
み出し動作は書き込み動作の１回に対して２回繰り返し
て行われるようになっている。
【００３６】実施の形態５．次に受信したマルチフォー
マット画像信号が水平１２８０画素、垂直７２０ライン
でフレームレート３０Ｈｚの順次走査フォーマットの場
合に、フレームレート６０Ｈｚの順次走査方式で水平１
２８０画素、垂直７２０ラインのモニタ１０に表示する
動作を説明する。
【００３７】フレームメモリ６に書き込まれた画像信号
（図８（ａ））は同期信号生成回路１１の同期信号に基
づき６０Ｈｚ／フレームのレートでフレームメモリ６か
ら読み出され（図８（ｂ））変換フィルタ８に出力され
る。変換フィルタ８では、端子８０９に入力されたフォ
ーマット情報が選択信号生成回路８１０に入力され、ス
イッチ８０８の選択信号を生成する。そして、ここでは
端子ｃを選択する信号が出力される。スイッチ８０２に
入力された画像信号はいずれのフィルタをも通過するこ
となくスイッチ８０８に導かれ、そのまま変換フィルタ
８の出力（図８（ｃ））としてＤ／Ａコンバータ９に出
力されてアナログ信号に変換される。フレームメモリ６
からの読み出し動作は書き込み動作１回に対して２回繰
り返して行われ、すなわち入力信号の１フレームがモニ
タ１０の出力では２フレーム連続となって視聴者に提示
される。
【００３８】実施の形態６．次に受信したマルチフォー
マット画像信号が水平１９２０画素、垂直１０８０ライ
ンでフレームレート２４Ｈｚの順次走査フォーマットの
場合に、フレームレート３０Ｈｚの飛び越し走査方式で
水平１９２０画素、垂直１０８０ラインのモニタ１０に
表示する動作を説明する。
【００３９】フレームメモリ６に書き込まれた画像信号
（図９（ａ））はフレームメモリ６に書き込まれ、同期
信号生成回路１１の同期信号に基づき６０Ｈｚ／フィー
ルドのレートでフレームメモリ６から奇数フィールドと
偶数フィールドに分けて読み出され（図９（ｂ））変換
フィルタ８に出力される。変換フィルタ８では、端子８
０９に入力されたフォーマット情報が選択信号生成回路
８１０に入力され、スイッチ８０８に対しては端子ｃを
選択する信号が出力される。よってスイッチ８０２に入
力された画像信号はいずれのフィルタをも通過すること
なくスイッチ８０８に導かれ、そのまま変換フィルタ８
の出力（図９（ｃ））としてＤ／Ａコンバータ９に出力
されてアナログ信号に変換され表示される。なお、フレ
ームメモリ６からの読み出し動作は書き込み動作の１回
に対して２回または３回ずつ繰り返して行われるように
なっており、書き込み動作や読み出し動作の追い越しは
発生せず、調和のとれた動作が行われる。なお、メモリ
１０からの読み出しが３回の場合は最初に読み出したフ
ィールドを再び読み出すようになっており、さらにフィ
ールドの連続性を確保するためにフィールドの読み出し
順は固定しないようになっている。
【００４０】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
【００４１】マルチフォーマット画像信号のフレームレ
ートを変更するメモリと画像サイズを変換する変換フィ
ルタを設けることにより、マルチフォーマット画像信号
の素材の特徴を損なわずにテレビジョン受像機での表示
に適した信号に容易に変換することができる。
【００４２】また、ブロック形式に配列されたマルチフ
ォーマット画像信号のフレームレートを変更するメモリ
と画像サイズを変換する変換フィルタを設けることによ
り、メモリの量を削減するとともにマルチフォーマット
画像信号の素材の特徴を損なわずにテレビジョン受像機
での表示に適した信号に変換することができる。
【００４３】さらに、ブロック形式に配列されたマルチ
フォーマット画像信号を記憶するメモリとフレームレー
トの制御を行うメモリを同一に構成することにより、テ
レビジョン受像機中で使用するメモリの量を効果的に削
減し、安価な受像機の提供を支持することができる。
【００４４】また、フレームレートを調節してから画像
サイズを変換するように構成したので、マルチフォーマ
ット画像信号の素材の特徴を損なわずにテレビジョン受
像機での表示に適した信号を容易に得ることができる。
【００４５】さらに、直前のフレームを繰り返し提示す
るようにフレームレート制御回路を構成したので、マル
チフォーマット画像信号の素材の特徴を損なわずにテレ
ビジョン受像機に適した表示を容易に行うことができ
る。
【００４６】また、当該フレームをフィールドに分離し
て提示するようにフレームレート制御回路を構成したの
で、マルチフォーマット画像信号の素材の特徴を損なわ
ずにテレビジョン受像機に適した表示を容易に行うこと
ができる。
【００４７】さらに、直前のフレームの繰り返しと当該
フレームのフィールドへの分離とを組み合わせて提示す
るように構成したので、マルチフォーマット画像信号の
素材の特徴を損なわずにテレビジョン受像機に適した表
示を容易に行うことができる。
【００４８】また、上記したフォーマット変換回路を備
えマルチフォーマット画像信号を単一フォーマットの画
像信号に変換し表示するようにように構成したので、マ
ルチフォーマット画像信号の素材の特徴を損なわずにテ
レビジョン受像機での表示に適した信号に変換すること
ができ、このためマルチフォーマット画像信号を適切に
表示する安価で製造の容易なテレビジョン受像機を得る
ことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるテレビジョン
受像機のブロック図である。
【図２】 図１における変換フィルタの構成を示すブロ
ック図である。
【図３】 この発明の実施の形態１であるテレビジョン
受像機の動作を説明する図である。
【図４】 この発明の実施の形態１であるテレビジョン
受像機の動作を説明する図である。
【図５】 この発明の実施の形態２であるテレビジョン
受像機の動作を説明する図である。
【図６】 この発明の実施の形態３であるテレビジョン
受像機のブロック図である。
【図７】 この発明の実施の形態４であるテレビジョン
受像機の動作を説明する図である。
【図８】 この発明の実施の形態５であるテレビジョン
受像機の動作を説明する図である。
【図９】 この発明の実施の形態６であるテレビジョン
受像機の動作を説明する図である。
【符号の説明】
５ ビデオデコーダ、６ フレームメモリ、７ フレー
ムレート制御回路、８変換フィルタ、１０ モニタ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の画像サイズとフレームレートを持
    つ順次または飛び越し走査構造のマルチフォーマット画
    像信号を記憶可能なメモリと、このメモリを用いて該マ
    ルチフォーマット画像信号のフレームレートを制御する
    フレームレート制御回路と、上記マルチフォーマット画
    像信号の画像サイズを変換する変換フィルタとを備えた
    ことを特徴とするフォーマット変換回路。
  2. 【請求項２】 ブロック形式に配列されたマルチフォー
    マット画像信号を入力としこれを記憶可能なメモリと、
    上記マルチフォーマット画像信号をラスタ配列に並び替
    えるとともにフレームレートの制御を行うフレームレー
    ト制御回路と、上記画像信号の画像サイズを変換する変
    換フィルタとを備えたことを特徴とするフォーマット変
    換回路。
  3. 【請求項３】 フレームの繰り返しおよびフィールドへ
    の分離からなるフレームレート制御と、ブロック配列か
    らラスタ配列への画像信号の並び替えを同一のメモリに
    て行うフレームレート制御回路を備えたことを特徴とす
    る請求項２記載のフォーマット変換回路。
  4. 【請求項４】 メモリおよびフレームレート制御回路を
    用いてフレームレートを調節した後、変換フィルタによ
    り画像サイズを変換するように構成したことを特徴とす
    る請求項１〜請求項３のいずれかに記載のフォーマット
    変換回路。
  5. 【請求項５】 フレームレートの調節として直前のフレ
    ームを繰り返し提示するように構成したことを特徴とす
    る請求項４に記載のフォーマット変換回路。
  6. 【請求項６】 フレームレートの調節として当該フレー
    ムをフィールドに分離して提示するように構成したこと
    を特徴とする請求項４記載のフォーマット変換回路。
  7. 【請求項７】 フレームレートの調節として直前のフレ
    ームの繰り返しと当該フレームのフィールドへの分離と
    を組み合わせて提示するように構成したことを特徴とす
    る請求項４記載のフォーマット変換回路。
  8. 【請求項８】 請求項１〜請求項７のいずれかに記載の
    フォーマット変換回路を備えたことを特徴とするテレビ
    ジョン受像機。
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