JPH09325364A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH09325364A JPH09325364A JP14384196A JP14384196A JPH09325364A JP H09325364 A JPH09325364 A JP H09325364A JP 14384196 A JP14384196 A JP 14384196A JP 14384196 A JP14384196 A JP 14384196A JP H09325364 A JPH09325364 A JP H09325364A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- auxiliary capacitance
- gate insulating
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 補助容量形成部でのドレイン電極１８とソー
ス配線１６とのリーク不良を防止し、良品率の向上を図
る。 【解決手段】 ドレイン電極１８とＣｓ配線１５の間の
ゲート絶縁膜を薄くすることにより、補助容量部の面積
を縮小しソース配線と補助容量部の隙間を広くする。
ス配線１６とのリーク不良を防止し、良品率の向上を図
る。 【解決手段】 ドレイン電極１８とＣｓ配線１５の間の
ゲート絶縁膜を薄くすることにより、補助容量部の面積
を縮小しソース配線と補助容量部の隙間を広くする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に用いられるアクティブマトリクス基板に関する。
に用いられるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】図５は、従来のアクティブマトリクス基
板の一部分を示す等価回路図で、ガラスのような透明絶
縁基板３１上に、アルミ・タンタルなどで走査配線とし
てゲート配線３４、補助容量形成のためのＣｓ配線３
５、アルミ・タンタル・ＩＴＯなどで信号配線としてソ
ース配線３６がそれぞれ交差するように形成されてい
る。そして、透過型の場合ＩＴＯ等の透明導電膜で、反
射型の場合アルミなどで絵素電極３２が形成されマトリ
クス状に配列されており、これら各絵素電極３２の近傍
にそれぞれゲート配線３４、ソース配線３６および絵素
電極３２に接続されたスイッチング素子として薄膜トラ
ンジスタ３３が配置されている。
板の一部分を示す等価回路図で、ガラスのような透明絶
縁基板３１上に、アルミ・タンタルなどで走査配線とし
てゲート配線３４、補助容量形成のためのＣｓ配線３
５、アルミ・タンタル・ＩＴＯなどで信号配線としてソ
ース配線３６がそれぞれ交差するように形成されてい
る。そして、透過型の場合ＩＴＯ等の透明導電膜で、反
射型の場合アルミなどで絵素電極３２が形成されマトリ
クス状に配列されており、これら各絵素電極３２の近傍
にそれぞれゲート配線３４、ソース配線３６および絵素
電極３２に接続されたスイッチング素子として薄膜トラ
ンジスタ３３が配置されている。
【０００３】図６に１絵素部分の平面図を、図６のＡ−
Ａ’間断面図を図７に示す。絵素電極３２は層間絶縁膜
３７を挟んで形成され、その薄膜トランジスタ３３のド
レイン電極３８はコンタクトホール３９を介して絵素電
極３２に接続されている。なお、絵素電極３２は、図６
では省略している。また、ドレイン電極３８とＣｓ配線
３５がゲート絶縁膜４０を挟むことにより補助容量部を
形成している。
Ａ’間断面図を図７に示す。絵素電極３２は層間絶縁膜
３７を挟んで形成され、その薄膜トランジスタ３３のド
レイン電極３８はコンタクトホール３９を介して絵素電
極３２に接続されている。なお、絵素電極３２は、図６
では省略している。また、ドレイン電極３８とＣｓ配線
３５がゲート絶縁膜４０を挟むことにより補助容量部を
形成している。
【０００４】薄膜トランジスタ３３は、例えば図８のよ
うに構成されている。まず、ゲート電極４２を形成後、
ゲート絶縁膜４０、シリコン半導体層４３、チャネル保
護層であるエッチングストッパ４４を順次連続形成す
る。次にｎ＋シリコン膜４５と第二のｎ＋シリコン層４
６とを分離形成し、第一のｎ＋シリコン層４５とドレイ
ン電極３８を、第二のｎ＋シリコン層４６にソース電極
４７を電気的に接続するものである。なお、層間絶縁膜
３７、絵素電極３２は図示していない。
うに構成されている。まず、ゲート電極４２を形成後、
ゲート絶縁膜４０、シリコン半導体層４３、チャネル保
護層であるエッチングストッパ４４を順次連続形成す
る。次にｎ＋シリコン膜４５と第二のｎ＋シリコン層４
６とを分離形成し、第一のｎ＋シリコン層４５とドレイ
ン電極３８を、第二のｎ＋シリコン層４６にソース電極
４７を電気的に接続するものである。なお、層間絶縁膜
３７、絵素電極３２は図示していない。
【０００５】このように層間絶縁膜３７を介して、配線
と画素電極３２を別の層に形成する構造では高開口率化
が可能である。また絵素電極３２はソース配線３６上の
層間絶縁膜３７の上層にあるためにソース−絵素間リー
クを低減することが可能である。
と画素電極３２を別の層に形成する構造では高開口率化
が可能である。また絵素電極３２はソース配線３６上の
層間絶縁膜３７の上層にあるためにソース−絵素間リー
クを低減することが可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、補助容
量を得るために形成された補助容量部でのドレイン電極
３８とソース配線３６とが近接しているために、粉塵な
どによって異常にパターニングされた膜残りなどにより
ドレイン電極３８とソース配線３６がリークし、その結
果良品率の向上の障害となっていた。また、補助容量を
大きく形成するためにドレイン電極３８とソース配線３
６の隙間を狭くした場合、エッチング不良を誘発する原
因になっていた。この傾向は開口率を高くするために、
Ｃｓ配線３５を細くすることにより顕著になる。
量を得るために形成された補助容量部でのドレイン電極
３８とソース配線３６とが近接しているために、粉塵な
どによって異常にパターニングされた膜残りなどにより
ドレイン電極３８とソース配線３６がリークし、その結
果良品率の向上の障害となっていた。また、補助容量を
大きく形成するためにドレイン電極３８とソース配線３
６の隙間を狭くした場合、エッチング不良を誘発する原
因になっていた。この傾向は開口率を高くするために、
Ｃｓ配線３５を細くすることにより顕著になる。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のアクティブマトリクス基板では、走査配
線と信号配線の交差部近傍に薄膜トランジスタが設けら
れ、画素電極と走査電極および信号配線が絶縁膜を介し
て重なるように形成され、補助容量が画素電極と同電位
の電極と、補助容量用配線およびその間の絶縁膜で形成
され、薄膜トランジスタを構成する絶縁膜の膜厚より、
補助容量を形成する絶縁膜の膜厚の方を薄くしたことを
特徴とする。
めに、本発明のアクティブマトリクス基板では、走査配
線と信号配線の交差部近傍に薄膜トランジスタが設けら
れ、画素電極と走査電極および信号配線が絶縁膜を介し
て重なるように形成され、補助容量が画素電極と同電位
の電極と、補助容量用配線およびその間の絶縁膜で形成
され、薄膜トランジスタを構成する絶縁膜の膜厚より、
補助容量を形成する絶縁膜の膜厚の方を薄くしたことを
特徴とする。
【０００８】これによって、従来の技術で述べた補助容
量部とソース配線とが近接しているために起こるドレイ
ン電極とソース配線間のリークが低減される。また、薄
膜トランジスタの静電気破壊を抑制できる。その結果、
良品率の向上が図れる。
量部とソース配線とが近接しているために起こるドレイ
ン電極とソース配線間のリークが低減される。また、薄
膜トランジスタの静電気破壊を抑制できる。その結果、
良品率の向上が図れる。
【０００９】また、上記薄膜トランジスタを構成する絶
縁膜および補助容量を形成する絶縁膜が、ゲート絶縁膜
であることが好ましい。
縁膜および補助容量を形成する絶縁膜が、ゲート絶縁膜
であることが好ましい。
【００１０】この構成により、層間絶縁膜を厚く形成す
ることができ配線と画素電極の間の寄生容量を低減でき
る。
ることができ配線と画素電極の間の寄生容量を低減でき
る。
【００１１】また、上記ゲート絶縁膜が多層で構成さ
れ、補助容量を形成する部分のほうが薄膜トランジスタ
部より層が少なくてもよい。
れ、補助容量を形成する部分のほうが薄膜トランジスタ
部より層が少なくてもよい。
【００１２】この構成により、製造が容易になる。
【００１３】
（実施形態１）本発明の実施形態１について、図１乃至
図３を用いて説明する。図１は、本発明のアクティブマ
トリクス基板の１絵素部分の平面図で、図２は、図１の
Ａ−Ａ’間断面図である。本発明のアクティブマトリク
ス基板は、ガラス等の透明絶縁基板１１上に、走査配線
としてゲート配線１４、補助容量形成のためのＣｓ配線
１５、信号配線としてソース配線１６がそれぞれ交差す
るように形成されている。その交差部近傍にスイッチン
グ素子としてＴＦＴ（薄膜トランジスタ）１３が設けら
れている。そして、絵素電極１２が層間絶縁膜１７を介
して配線やスイッチング素子と別に形成されている。な
お、図面を分り易くするために、図１では絵素電極１２
を省略している。絵素電極１２とドレイン電極１８は、
層間絶縁膜１７に設けたコンタクトホール１９により接
続されている。
図３を用いて説明する。図１は、本発明のアクティブマ
トリクス基板の１絵素部分の平面図で、図２は、図１の
Ａ−Ａ’間断面図である。本発明のアクティブマトリク
ス基板は、ガラス等の透明絶縁基板１１上に、走査配線
としてゲート配線１４、補助容量形成のためのＣｓ配線
１５、信号配線としてソース配線１６がそれぞれ交差す
るように形成されている。その交差部近傍にスイッチン
グ素子としてＴＦＴ（薄膜トランジスタ）１３が設けら
れている。そして、絵素電極１２が層間絶縁膜１７を介
して配線やスイッチング素子と別に形成されている。な
お、図面を分り易くするために、図１では絵素電極１２
を省略している。絵素電極１２とドレイン電極１８は、
層間絶縁膜１７に設けたコンタクトホール１９により接
続されている。
【００１４】また、ドレイン電極１８とＣｓ配線１５が
ゲート絶縁膜２０を挟むことにより補助容量部を形成し
ている。ここで従来と違うのは補助容量形成部分のゲー
ト絶縁膜２０が薄く形成され２０ａとされていることで
ある。この構造により、ドレイン電極１８とソース配線
１６との隙間を大きく形成することができリーク不良を
大幅に減少することができる。これは、次の式からも説
明できる。
ゲート絶縁膜２０を挟むことにより補助容量部を形成し
ている。ここで従来と違うのは補助容量形成部分のゲー
ト絶縁膜２０が薄く形成され２０ａとされていることで
ある。この構造により、ドレイン電極１８とソース配線
１６との隙間を大きく形成することができリーク不良を
大幅に減少することができる。これは、次の式からも説
明できる。
【００１５】Ｃｓ＝εＳ／ｄ （ここで、ε：ゲート絶縁膜の誘電率、Ｓ：Ｃｓ配線と
ドレイン電極が重なっている面積、ｄ：ゲート絶縁膜の
膜厚） この式より、ゲート絶縁膜の膜厚を薄くすると面積Ｓを
小さくすることができることが分る。つまり、ドレイン
電極１８とソース配線１６との隙間を大きくすることが
できる。
ドレイン電極が重なっている面積、ｄ：ゲート絶縁膜の
膜厚） この式より、ゲート絶縁膜の膜厚を薄くすると面積Ｓを
小さくすることができることが分る。つまり、ドレイン
電極１８とソース配線１６との隙間を大きくすることが
できる。
【００１６】ここで、ゲート絶縁膜２０を全面において
薄くしてしまうと、例えば、ゲート配線１４とソース配
線１６の交差部などでリークが起り易く好ましくない。
また、ＴＦＴ部分のゲート絶縁膜２０を薄くすると静電
気破壊を起し易い。そのため、補助容量形成部分以外の
配線が交差する部分、及び、ＴＦＴ部はエッチングなど
で薄くしない方が望ましい。
薄くしてしまうと、例えば、ゲート配線１４とソース配
線１６の交差部などでリークが起り易く好ましくない。
また、ＴＦＴ部分のゲート絶縁膜２０を薄くすると静電
気破壊を起し易い。そのため、補助容量形成部分以外の
配線が交差する部分、及び、ＴＦＴ部はエッチングなど
で薄くしない方が望ましい。
【００１７】このように層間絶縁膜１７を介して、配線
と絵素電極１２を別の層に形成する構造では高開口率化
が可能である。また絵素電極１２はソース配線１６上の
層間絶縁膜１７の上層にあるためにソースと絵素間のリ
ークが減少することが可能である。
と絵素電極１２を別の層に形成する構造では高開口率化
が可能である。また絵素電極１２はソース配線１６上の
層間絶縁膜１７の上層にあるためにソースと絵素間のリ
ークが減少することが可能である。
【００１８】また、補助容量を層間絶縁膜１７を用いず
ゲート絶縁膜２０ａで形成することにより、層間絶縁膜
１７を厚く形成することができ、絵素電極１２と配線間
の寄生容量を抑制できる。
ゲート絶縁膜２０ａで形成することにより、層間絶縁膜
１７を厚く形成することができ、絵素電極１２と配線間
の寄生容量を抑制できる。
【００１９】本発明の製造方法の一例を図３（ａ）〜
（ｆ）に示す。まず、ゲート配線１４並びにゲート電
極、Ｃｓ配線１５としてタンタルを約３００ｎｍ同じ工
程で形成し（ａ）、ゲート絶縁膜２０として窒化シリコ
ンを約３００ｎｍ、図示しないシリコン半導体層を約３
０ｎｍ、図示しないエッチングストッパ層を約３００ｎ
ｍ連続成膜する（ｂ）。そして、エッチングストッパ層
をパターニングし、ｎ＋層を約５０ｎｍ成膜後エッチン
グしＴＦＴの半導体部を形成する（図示せず）。
（ｆ）に示す。まず、ゲート配線１４並びにゲート電
極、Ｃｓ配線１５としてタンタルを約３００ｎｍ同じ工
程で形成し（ａ）、ゲート絶縁膜２０として窒化シリコ
ンを約３００ｎｍ、図示しないシリコン半導体層を約３
０ｎｍ、図示しないエッチングストッパ層を約３００ｎ
ｍ連続成膜する（ｂ）。そして、エッチングストッパ層
をパターニングし、ｎ＋層を約５０ｎｍ成膜後エッチン
グしＴＦＴの半導体部を形成する（図示せず）。
【００２０】そして、補助容量形成部分のゲート絶縁膜
２０をエッチングにより約２００ｎｍの膜厚にする
（ｃ）。これにより、Ｃｓを形成した後の工程で形成す
るドレイン電極１８を小さく形成できる。その後、ソー
ス配線１６並びにソース電極、ドレイン電極１８として
ＩＴＯを１５０ｎｍの膜厚で形成する（ｄ）。このと
き、ソース配線などは、低抵抗化のためにアルミ・タン
タルなどで２層で形成しても良い。
２０をエッチングにより約２００ｎｍの膜厚にする
（ｃ）。これにより、Ｃｓを形成した後の工程で形成す
るドレイン電極１８を小さく形成できる。その後、ソー
ス配線１６並びにソース電極、ドレイン電極１８として
ＩＴＯを１５０ｎｍの膜厚で形成する（ｄ）。このと
き、ソース配線などは、低抵抗化のためにアルミ・タン
タルなどで２層で形成しても良い。
【００２１】その後、従来技術と同様、層間絶縁膜１７
としてアクリル樹脂等を２μｍ形成し（ｅ）、絵素電極
１２としてＩＴＯを１５０ｎｍ形成する（ｆ）。その
後、必要に応じて配向膜などを形成し、本発明のアクテ
ィブマトリクス基板が完成する。そして、対向基板と貼
り合わせた後、液晶を封入して液晶表示装置が完成す
る。
としてアクリル樹脂等を２μｍ形成し（ｅ）、絵素電極
１２としてＩＴＯを１５０ｎｍ形成する（ｆ）。その
後、必要に応じて配向膜などを形成し、本発明のアクテ
ィブマトリクス基板が完成する。そして、対向基板と貼
り合わせた後、液晶を封入して液晶表示装置が完成す
る。
【００２２】以上、詳細に説明したように本発明の実施
形態１においては、補助容量形成部分のゲート絶縁膜を
薄くしているので、 補助容量形成部分（ドレイン電極１８）とソース配線
１６との隙間を大きくすることができ、ゴミやパターニ
ング不良によるリークを防止できる。 Ｃｓ配線１５とドレイン電極１８の重なり長さ（ソー
ス配線方向）とした場合、Ｃｓ配線１５を細く形成する
ことが可能になり開口率の向上が図れる。 配線との交差部分での配線同士のリークが防止でき
る。 等の効果を有する。
形態１においては、補助容量形成部分のゲート絶縁膜を
薄くしているので、 補助容量形成部分（ドレイン電極１８）とソース配線
１６との隙間を大きくすることができ、ゴミやパターニ
ング不良によるリークを防止できる。 Ｃｓ配線１５とドレイン電極１８の重なり長さ（ソー
ス配線方向）とした場合、Ｃｓ配線１５を細く形成する
ことが可能になり開口率の向上が図れる。 配線との交差部分での配線同士のリークが防止でき
る。 等の効果を有する。
【００２３】（実施形態２）以下、本発明の実施形態２
を図１、図４を用いて説明する。なお、平面図は実施形
態１と同じ為、図１を流用して説明する。図４は本発明
の実施形態２の断面図で、断面は図１のＡ−Ａ’部と同
じ箇所である。また、実施形態１と同じ部分には同じ番
号を付し説明を省略する。本実施形態では、ゲート絶縁
膜が上層のゲート絶縁膜２８、下層のゲート絶縁膜２９
の二層構造になっている場合を示す。ここでは、補助容
量形成部分ではゲート絶縁膜がどちらか一方のみの単層
になっている。
を図１、図４を用いて説明する。なお、平面図は実施形
態１と同じ為、図１を流用して説明する。図４は本発明
の実施形態２の断面図で、断面は図１のＡ−Ａ’部と同
じ箇所である。また、実施形態１と同じ部分には同じ番
号を付し説明を省略する。本実施形態では、ゲート絶縁
膜が上層のゲート絶縁膜２８、下層のゲート絶縁膜２９
の二層構造になっている場合を示す。ここでは、補助容
量形成部分ではゲート絶縁膜がどちらか一方のみの単層
になっている。
【００２４】例えば、下層ゲート絶縁膜２９として酸化
タンタル２００ｎｍ、上層ゲート絶縁膜２８として窒化
シリコンを１００ｎｍを連続成膜した後、フォトレジス
ト法と沸酸のウエットエッチング法によって選択エッチ
ングすることにより、補助容量形成部のみ窒化シリコン
２８を除去することができるので単層とすることができ
る。このとき、酸化タンタルを陽極酸化法で形成すれば
ピンホールのない膜が得られるので好ましい。
タンタル２００ｎｍ、上層ゲート絶縁膜２８として窒化
シリコンを１００ｎｍを連続成膜した後、フォトレジス
ト法と沸酸のウエットエッチング法によって選択エッチ
ングすることにより、補助容量形成部のみ窒化シリコン
２８を除去することができるので単層とすることができ
る。このとき、酸化タンタルを陽極酸化法で形成すれば
ピンホールのない膜が得られるので好ましい。
【００２５】なお、ここではゲート絶縁膜の層数を２層
の内の１層を取除く場合のみを示したがこの限りでな
く、ゲート絶縁膜を３層以上で形成し、その内の１層や
２層を除去するようにしても良いのは明らかである。
の内の１層を取除く場合のみを示したがこの限りでな
く、ゲート絶縁膜を３層以上で形成し、その内の１層や
２層を除去するようにしても良いのは明らかである。
【００２６】なお、ここでは補助容量を補助容量配線１
５とドレイン電極１８とを重ね合せることにより形成す
るＣｓ ｏｎ Ｃｏｍ方式についてのみ説明したが、補
助容量を隣のゲート配線とドレインで極との間で形成す
るＣｓ ｏｎ Ｇａｔｅにも適用できることは明らかで
ある。
５とドレイン電極１８とを重ね合せることにより形成す
るＣｓ ｏｎ Ｃｏｍ方式についてのみ説明したが、補
助容量を隣のゲート配線とドレインで極との間で形成す
るＣｓ ｏｎ Ｇａｔｅにも適用できることは明らかで
ある。
【００２７】
【発明の効果】以上、詳細に説明したように本発明によ
れば、走査配線と信号配線の交差部近傍に薄膜トランジ
スタが設けられ、画素電極と走査電極および信号配線が
絶縁膜を介して重なるように形成され、補助容量が画素
電極と同電位の電極と、補助容量用配線およびその間の
絶縁膜で形成され、薄膜トランジスタを構成する絶縁膜
の膜厚より、補助容量を形成する絶縁膜の膜厚の方が薄
い。この構造により、リーク不良が低減される、また、
薄膜トランジスタの静電破壊を抑制できるため、良品率
の向上が期待できる。この結果製造コストを大きく下げ
ることができる。
れば、走査配線と信号配線の交差部近傍に薄膜トランジ
スタが設けられ、画素電極と走査電極および信号配線が
絶縁膜を介して重なるように形成され、補助容量が画素
電極と同電位の電極と、補助容量用配線およびその間の
絶縁膜で形成され、薄膜トランジスタを構成する絶縁膜
の膜厚より、補助容量を形成する絶縁膜の膜厚の方が薄
い。この構造により、リーク不良が低減される、また、
薄膜トランジスタの静電破壊を抑制できるため、良品率
の向上が期待できる。この結果製造コストを大きく下げ
ることができる。
【００２８】また、上記補助容量を形成する絶縁膜が、
ゲート絶縁膜であることにより、層間絶縁膜を厚く形成
することができ配線と画素電極の間の寄生容量を低減で
きる。
ゲート絶縁膜であることにより、層間絶縁膜を厚く形成
することができ配線と画素電極の間の寄生容量を低減で
きる。
【００２９】また、上記ゲート絶縁膜が多層で構成さ
れ、補助容量を形成する部分の層数が薄膜トランジスタ
部より層数が少ないことにより、選択エッチングが容易
にでき製造が簡単にできる。
れ、補助容量を形成する部分の層数が薄膜トランジスタ
部より層数が少ないことにより、選択エッチングが容易
にでき製造が簡単にできる。
【図１】本発明のアクティブマトリクス基板の１絵素部
の平面図である。
の平面図である。
【図２】図１のＡ−Ａ’間断面図である。
【図３】本発明の実施形態１のアクティブマトリクス基
板の１絵素部の製造方法の一例を示す図である。
板の１絵素部の製造方法の一例を示す図である。
【図４】本発明の実施形態２のアクティブマトリクス基
板の１絵素部の断面図である。
板の１絵素部の断面図である。
【図５】従来のアクティブマトリクス基板の部分等価回
路図である。
路図である。
【図６】従来のアクティブマトリクス基板の１絵素部の
平面図である。
平面図である。
【図７】図６のＡ−Ａ’間断面図である。
【図８】図６のＢ−Ｂ’間断面図である。
１１ ：透明絶縁基板 １２ ：絵素電極 １３ ：薄膜トランジスタ １４ ：ゲート配線 １５ ：Ｃｓ配線 １６ ：ソース配線 １７ ：層間絶縁膜 １８ ：ドレイン電極 １９ ：コンタクトホール ２０ ：ゲート絶縁膜 ２０ａ：補助容量部ゲート絶縁膜 ２８ ：上層ゲート絶縁膜 ２９ ：下層ゲート絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１９Ａ
Claims (3)
- 【請求項１】 走査配線と信号配線の交差部近傍に薄膜
トランジスタが設けられ、画素電極と走査電極および信
号配線が絶縁膜を介して重なるように形成され、補助容
量が画素電極と同電位の電極と、補助容量用配線および
その間の絶縁膜で形成されたアクィブマトリクス基板に
おいて、 薄膜トランジスタを構成する絶縁膜の膜厚より、補助容
量を形成する絶縁膜の膜厚の方が薄いことを特徴とする
アクティブマトリクス基板。 - 【請求項２】 上記補助容量を形成する絶縁膜が、ゲー
ト絶縁膜であることを特徴とする請求項１に記載のアク
ティブマトリクス基板。 - 【請求項３】 上記ゲート絶縁膜が多層で構成され、補
助容量を形成する部分の層数が薄膜トランジスタ部の層
数より少ないことを特徴とする請求項２に記載のアクテ
ィブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14384196A JPH09325364A (ja) | 1996-06-06 | 1996-06-06 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14384196A JPH09325364A (ja) | 1996-06-06 | 1996-06-06 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325364A true JPH09325364A (ja) | 1997-12-16 |
Family
ID=15348201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14384196A Pending JPH09325364A (ja) | 1996-06-06 | 1996-06-06 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| JP2014149410A (ja) * | 2013-02-01 | 2014-08-21 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板およびその製造方法 |
| CN104020620A (zh) * | 2014-05-16 | 2014-09-03 | 友达光电股份有限公司 | 显示面板及其数组基板 |
| US9129864B2 (en) | 2013-02-20 | 2015-09-08 | Japan Display Inc. | Semiconductor device |
-
1996
- 1996-06-06 JP JP14384196A patent/JPH09325364A/ja active Pending
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| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
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