JPH08184853A - アクティブマトリクス基板の製造方法およびアクティブマトリクス基板 - Google Patents
アクティブマトリクス基板の製造方法およびアクティブマトリクス基板Info
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- JPH08184853A JPH08184853A JP32620594A JP32620594A JPH08184853A JP H08184853 A JPH08184853 A JP H08184853A JP 32620594 A JP32620594 A JP 32620594A JP 32620594 A JP32620594 A JP 32620594A JP H08184853 A JPH08184853 A JP H08184853A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス基板の製造工程を簡略
化する。 【構成】 絶縁性の基板上にゲート配線２２、ゲート電
極２６、ゲート絶縁膜３１、エッチングストッパ層、半
導体層およびコンタクト層が形成される。この基板上
に、絵素電極材料膜、第２導電体膜、第２絶縁体膜がこ
の順で連続して成膜される。第２絶縁体膜と第２導電体
膜とは、同時にパターニングされ、第２導電体膜からソ
ース配線２３、ソース電極２７、およびドレイン電極２
８が、第２絶縁体膜から保護膜３９が形成される。次い
で、絵素電極材料膜がパターニングされ、ゲート配線２
２とソース配線２３とで囲まれた複数の領域に、それぞ
れ絵素電極２４が形成される。
化する。 【構成】 絶縁性の基板上にゲート配線２２、ゲート電
極２６、ゲート絶縁膜３１、エッチングストッパ層、半
導体層およびコンタクト層が形成される。この基板上
に、絵素電極材料膜、第２導電体膜、第２絶縁体膜がこ
の順で連続して成膜される。第２絶縁体膜と第２導電体
膜とは、同時にパターニングされ、第２導電体膜からソ
ース配線２３、ソース電極２７、およびドレイン電極２
８が、第２絶縁体膜から保護膜３９が形成される。次い
で、絵素電極材料膜がパターニングされ、ゲート配線２
２とソース配線２３とで囲まれた複数の領域に、それぞ
れ絵素電極２４が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
駆動方式の液晶表示装置などに好適に実施されるアクテ
ィブマトリクス基板の製造方法と、そのアクティブマト
リクス基板とに関する。
駆動方式の液晶表示装置などに好適に実施されるアクテ
ィブマトリクス基板の製造方法と、そのアクティブマト
リクス基板とに関する。
【０００２】
【従来の技術】任意の文字・図形を表示することができ
るマトリクス形表示を行う液晶表示装置、エレクトロル
ミネッセンス（以下、「ＥＬ」と称する）表示装置、プ
ラズマ表示装置などにおいては、マトリクス状に配列さ
れた複数の絵素の状態を、表示面から出射される光の有
無に対応した、たとえば白色／黒色表示のどちらかにそ
れぞれ切換えることによって、表示面上に画像パターン
を形成する。前記表示装置は、絵素の表示媒体である液
晶層、ＥＬ発光層、プラズマ発光体層などが、複数の絵
素電極および当該絵素電極に対向する対向電極がそれぞ
れ形成された一対の基板部材間に挟持された構成を有す
る。各絵素は、前記電極に印加する電圧の大きさなどを
変化させて、電極間に挟持されている表示媒体の状態、
たとえば液晶であれば液晶分子の配列状態を変化させ、
表示媒体の光学的性質、たとえば液晶であれば旋光性の
有無を変化させることによって、表示面上の白色／黒色
表示を切換えている。
るマトリクス形表示を行う液晶表示装置、エレクトロル
ミネッセンス（以下、「ＥＬ」と称する）表示装置、プ
ラズマ表示装置などにおいては、マトリクス状に配列さ
れた複数の絵素の状態を、表示面から出射される光の有
無に対応した、たとえば白色／黒色表示のどちらかにそ
れぞれ切換えることによって、表示面上に画像パターン
を形成する。前記表示装置は、絵素の表示媒体である液
晶層、ＥＬ発光層、プラズマ発光体層などが、複数の絵
素電極および当該絵素電極に対向する対向電極がそれぞ
れ形成された一対の基板部材間に挟持された構成を有す
る。各絵素は、前記電極に印加する電圧の大きさなどを
変化させて、電極間に挟持されている表示媒体の状態、
たとえば液晶であれば液晶分子の配列状態を変化させ、
表示媒体の光学的性質、たとえば液晶であれば旋光性の
有無を変化させることによって、表示面上の白色／黒色
表示を切換えている。
【０００３】前記表示装置の駆動方式として、アクティ
ブマトリクス駆動方式が挙げられる。本駆動方式では、
前記絵素電極を各絵素毎に独立した電極で構成し、この
各絵素電極に、スイッチング素子をそれぞれ設ける。ス
イッチング素子は、絵素電極と各絵素電極に与えられる
信号を伝送する配線との間に接続され、絵素毎に個別的
に信号を供給／遮断する。アクティブマトリクス駆動方
式を用いた表示装置は、当該駆動方式とは異なる表示装
置と比較して、コントラストの高い表示を行うことがで
きる。スイッチング素子には、たとえば薄膜トランジス
タ（Thin FilmTransistor；以下、「ＴＦＴ」と称す
る）、ＭＯＳ（Metal OxideSemiconductor）トランジス
タなどの三端子素子や、ＭＩＭ（Metal−Insulator−Me
tal）素子、バリスタ、ダイオードなどの二端子素子が
用いられる。
ブマトリクス駆動方式が挙げられる。本駆動方式では、
前記絵素電極を各絵素毎に独立した電極で構成し、この
各絵素電極に、スイッチング素子をそれぞれ設ける。ス
イッチング素子は、絵素電極と各絵素電極に与えられる
信号を伝送する配線との間に接続され、絵素毎に個別的
に信号を供給／遮断する。アクティブマトリクス駆動方
式を用いた表示装置は、当該駆動方式とは異なる表示装
置と比較して、コントラストの高い表示を行うことがで
きる。スイッチング素子には、たとえば薄膜トランジス
タ（Thin FilmTransistor；以下、「ＴＦＴ」と称す
る）、ＭＯＳ（Metal OxideSemiconductor）トランジス
タなどの三端子素子や、ＭＩＭ（Metal−Insulator−Me
tal）素子、バリスタ、ダイオードなどの二端子素子が
用いられる。
【０００４】図１０は、スイッチング素子に逆スタガー
型ＴＦＴを用いたアクティブマトリクス駆動方式の液晶
表示装置の一方基板部材の一絵素領域の部分平面図であ
る。図１１（１）は、図１０の一方基板部材のＡ−Ａ断
面図であり、図１１（２）はＢ−Ｂ断面図である。
型ＴＦＴを用いたアクティブマトリクス駆動方式の液晶
表示装置の一方基板部材の一絵素領域の部分平面図であ
る。図１１（１）は、図１０の一方基板部材のＡ−Ａ断
面図であり、図１１（２）はＢ−Ｂ断面図である。
【０００５】基板１の一方表面には、互いに平行に間隔
をあけて配置される複数のゲート配線２と、ゲート配線
２と直交し、互いに間隔をあけて配置される複数のソー
ス配線３とが形成される。ゲート配線２は、ゲート絶縁
膜１１で覆われて絶縁されている。両配線２，３で囲ま
れた矩形状の絵素領域には、絵素電極４がそれぞれ形成
される。ソース配線３と絵素電極４との接続箇所にはＴ
ＦＴ５が形成される。
をあけて配置される複数のゲート配線２と、ゲート配線
２と直交し、互いに間隔をあけて配置される複数のソー
ス配線３とが形成される。ゲート配線２は、ゲート絶縁
膜１１で覆われて絶縁されている。両配線２，３で囲ま
れた矩形状の絵素領域には、絵素電極４がそれぞれ形成
される。ソース配線３と絵素電極４との接続箇所にはＴ
ＦＴ５が形成される。
【０００６】ＴＦＴ５は、ゲート配線２に接続されたゲ
ート電極６と、ソース配線３に接続されたソース電極７
と、絵素電極４に接続されたドレイン電極８とを含む。
ソース配線３やＴＦＴ５の表面は、保護膜１９によって
覆われて絶縁されている。
ート電極６と、ソース配線３に接続されたソース電極７
と、絵素電極４に接続されたドレイン電極８とを含む。
ソース配線３やＴＦＴ５の表面は、保護膜１９によって
覆われて絶縁されている。
【０００７】図１２〜図２０は、図１０の基板部材の製
造工程を段階的に説明するための平面図および断面図で
ある。製造工程を、以下に説明する。
造工程を段階的に説明するための平面図および断面図で
ある。製造工程を、以下に説明する。
【０００８】図１２は、コンタクト層１４ａ，１４ｂが
形成された段階の基板部材の部分平面図である。図１３
は、図１２のＡ−Ａ断面図である。
形成された段階の基板部材の部分平面図である。図１３
は、図１２のＡ−Ａ断面図である。
【０００９】先ず、基板１上に、第１導電体膜を成膜
し、それをパターニングして、ゲート配線２およびゲー
ト電極６を形成する。次いで、ゲート配線２およびゲー
ト電極６が形成された基板１の全表面に、窒化ケイ素な
どから成るゲート絶縁体膜１１、シリコンなどから成る
第１半導体膜、窒化ケイ素などから成る第１絶縁体膜を
連続して積層する。続いて、最上層に成膜されている第
１絶縁体膜をエッチングなどでパターニングして、ゲー
ト電極６上にエッチングストッパ層１２を形成する。続
いて、この基板１の全表面に不純物濃度の高い第２半導
体膜を成膜する。前記第１および第２半導体膜をソース
電極およびドレイン電極が形成される領域にまたがるよ
うに、同時にパターニングして、第１半導体膜から成る
半導体層１３を形成し、ソース電極およびドレイン電極
が形成される領域に第２半導体膜から成るコンタクト層
１４ａ，１４ｂをそれぞれ形成する。次いで、基板１の
端部などに形成され、基板１上の配線２，３と外部回路
とを接続するための図示しない端子部分のゲート絶縁膜
１１を穴状に除去するなどして加工し、コンタクトホー
ルを形成する。
し、それをパターニングして、ゲート配線２およびゲー
ト電極６を形成する。次いで、ゲート配線２およびゲー
ト電極６が形成された基板１の全表面に、窒化ケイ素な
どから成るゲート絶縁体膜１１、シリコンなどから成る
第１半導体膜、窒化ケイ素などから成る第１絶縁体膜を
連続して積層する。続いて、最上層に成膜されている第
１絶縁体膜をエッチングなどでパターニングして、ゲー
ト電極６上にエッチングストッパ層１２を形成する。続
いて、この基板１の全表面に不純物濃度の高い第２半導
体膜を成膜する。前記第１および第２半導体膜をソース
電極およびドレイン電極が形成される領域にまたがるよ
うに、同時にパターニングして、第１半導体膜から成る
半導体層１３を形成し、ソース電極およびドレイン電極
が形成される領域に第２半導体膜から成るコンタクト層
１４ａ，１４ｂをそれぞれ形成する。次いで、基板１の
端部などに形成され、基板１上の配線２，３と外部回路
とを接続するための図示しない端子部分のゲート絶縁膜
１１を穴状に除去するなどして加工し、コンタクトホー
ルを形成する。
【００１０】続いて、前述した各層１１〜１３，１４
ａ，１４ｂなどが形成された基板１上に図１４に示す絵
素電極材料膜１５、および図１５に示す第２導電体膜１
６を連続して成膜し積層する。続いて、絵素電極材料膜
１５をエッチングバリア層として、その上に積層されて
いる第２導電体膜１６だけをエッチング法でパターニン
グし、ゲート配線２と直交するようにソース配線３を形
成し、コンタクト層１４ａ上にソース配線３と接続して
ソース電極７を形成し、コンタクト層１４ｂ上に後で形
成される絵素電極４と接続するようにドレイン電極８を
形成する。これによってＴＦＴ５を形成する。この状態
を図１６および図１７に示す。
ａ，１４ｂなどが形成された基板１上に図１４に示す絵
素電極材料膜１５、および図１５に示す第２導電体膜１
６を連続して成膜し積層する。続いて、絵素電極材料膜
１５をエッチングバリア層として、その上に積層されて
いる第２導電体膜１６だけをエッチング法でパターニン
グし、ゲート配線２と直交するようにソース配線３を形
成し、コンタクト層１４ａ上にソース配線３と接続して
ソース電極７を形成し、コンタクト層１４ｂ上に後で形
成される絵素電極４と接続するようにドレイン電極８を
形成する。これによってＴＦＴ５を形成する。この状態
を図１６および図１７に示す。
【００１１】続いて、絵素電極材料膜１５をウエットエ
ッチング法でパターニングし、絵素電極４を形成する。
この状態を図１８および図１９に示す。さらに、第２絶
縁体膜１７を絵素電極４が形成された基板１上全面に成
膜する。この状態を図２０に示す。続いて、第２絶縁体
膜１７をエッチングして絵素電極４上に絵素窓開き部１
８を、また前記端子部分にコンタクトホールを形成し
て、保護膜１９を形成する。最後に、保護膜１９が形成
された一方表面全体に図示しない配向膜を形成して配向
処理を施す。以上の工程によって、図１０および図１１
の一方基板部材が形成される。
ッチング法でパターニングし、絵素電極４を形成する。
この状態を図１８および図１９に示す。さらに、第２絶
縁体膜１７を絵素電極４が形成された基板１上全面に成
膜する。この状態を図２０に示す。続いて、第２絶縁体
膜１７をエッチングして絵素電極４上に絵素窓開き部１
８を、また前記端子部分にコンタクトホールを形成し
て、保護膜１９を形成する。最後に、保護膜１９が形成
された一方表面全体に図示しない配向膜を形成して配向
処理を施す。以上の工程によって、図１０および図１１
の一方基板部材が形成される。
【００１２】また、カラーフィルタなどを有する他方基
板部材を構成する基板の一方表面上に、絵素電極４と同
様の方法で対向電極を形成する。次いで、前記一方表面
全面に配向膜を形成し、配向処理を施し、他方基板部材
を形成する。前記一方基板部材と他方基板部材とを、絵
素電極４と対向電極とを対向させ、間隙を開けて貼合わ
せ、この間隙に液晶を封入して、液晶表示装置が形成さ
れる。
板部材を構成する基板の一方表面上に、絵素電極４と同
様の方法で対向電極を形成する。次いで、前記一方表面
全面に配向膜を形成し、配向処理を施し、他方基板部材
を形成する。前記一方基板部材と他方基板部材とを、絵
素電極４と対向電極とを対向させ、間隙を開けて貼合わ
せ、この間隙に液晶を封入して、液晶表示装置が形成さ
れる。
【００１３】
【発明が解決しようとする課題】以上のように、ＴＦＴ
などスイッチング素子を含む一方基板部材は、膜の成膜
およびその膜のパターニングを数多く繰返して製造され
るので、製造工程が複雑になる。これによって、一方基
板部材の製造に必要な時間が長くなるという問題が生じ
る。また、成膜工程やパターニング工程を数多く行うの
で、個々の工程毎の不良発生件数などが累積され、最終
製品の歩留りが低下するという問題がある。
などスイッチング素子を含む一方基板部材は、膜の成膜
およびその膜のパターニングを数多く繰返して製造され
るので、製造工程が複雑になる。これによって、一方基
板部材の製造に必要な時間が長くなるという問題が生じ
る。また、成膜工程やパターニング工程を数多く行うの
で、個々の工程毎の不良発生件数などが累積され、最終
製品の歩留りが低下するという問題がある。
【００１４】本発明の目的は、スイッチング素子の機能
や設計を変更することなく、製造工程を簡略化すること
ができるアクティブマトリクス基板の製造方法と、その
アクティブマトリクス基板とを提供することである。
や設計を変更することなく、製造工程を簡略化すること
ができるアクティブマトリクス基板の製造方法と、その
アクティブマトリクス基板とを提供することである。
【００１５】
【課題を解決するための手段】本発明は、絶縁性基板上
に、互いに平行に間隔を開けて配設される複数のゲート
配線と、ゲート配線と直交して間隔を開けて配設される
複数のソース配線と、ゲート配線とソース配線とが交差
することによって形成される矩形の絵素領域にそれぞれ
配置される絵素電極と、絵素領域にそれぞれ配置され、
ゲート配線と接続されるゲート電極、ソース配線と接続
されるソース電極、および絵素電極と接続されるドレイ
ン電極を有するスイッチング素子と、ゲート配線、ソー
ス配線、絵素電極およびスイッチング素子が形成された
絶縁性基板上に設けられる保護膜とを備えるアクティブ
マトリクス基板の製造方法において、前記絶縁性基板上
に第１導電体膜を成膜し、当該第１導電体膜をパターン
形成してゲート配線およびゲート電極を作成し、少なく
とも前記ゲート配線とゲート電極とを覆ってゲート絶縁
膜を作成し、前記ゲート絶縁膜が形成された絶縁性基板
上に第１半導体膜および第１絶縁体膜をこの順番に連続
して成膜し、前記第１絶縁体膜をゲート電極上にパター
ン形成してエッチングストッパ層を形成し、前記エッチ
ングストッパ層が形成された第１半導体膜上に第２半導
体膜を成膜し、第１半導体膜をソース電極およびドレイ
ン電極が形成される領域にまたがるようにパターン形成
して半導体層を作成し、第２半導体膜をソース電極およ
びドレイン電極が形成される領域にそれぞれパターン形
成してコンタクト層を作成し、前記ゲート配線、ゲート
電極、ゲート絶縁膜、エッチングストッパ層、半導体層
およびコンタクト層が形成された絶縁性基板上に、絵素
電極材料膜、第２導電体膜および第２絶縁体膜をこの順
番に連続して成膜し、第２導電体膜および第２絶縁体膜
を同時にパターン形成して第２導電体膜から成るソース
電極、ソース配線およびドレイン電極と第２絶縁体膜か
ら成る保護膜とを作成し、絵素電極材料膜を前記複数の
絵素領域にそれぞれパターン形成して複数の絵素電極を
作成することを特徴とするアクティブマトリクス基板の
製造方法である。また本発明は、絶縁性基板上に、互い
に平行に間隔を開けて配設される複数のゲート配線と、
ゲート配線と直交して間隔を開けて配設される複数のソ
ース配線と、ゲート配線とソース配線とが交差すること
によって形成される矩形の絵素領域にそれぞれ配置され
る絵素電極と、絵素領域にそれぞれ配置され、ゲート配
線と接続されるゲート電極、ソース配線と接続されるソ
ース電極、および絵素電極と接続されるドレイン電極と
を有するスイッチング素子と、ゲート配線、ソース配
線、絵素電極およびスイッチング素子が形成された絶縁
性基板上に設けられる保護膜とを備えるアクティブマト
リクス基板において、前記保護膜は、ソース電極、ドレ
イン電極およびソース配線上に設けられることを特徴と
するアクティブマトリクス基板である。
に、互いに平行に間隔を開けて配設される複数のゲート
配線と、ゲート配線と直交して間隔を開けて配設される
複数のソース配線と、ゲート配線とソース配線とが交差
することによって形成される矩形の絵素領域にそれぞれ
配置される絵素電極と、絵素領域にそれぞれ配置され、
ゲート配線と接続されるゲート電極、ソース配線と接続
されるソース電極、および絵素電極と接続されるドレイ
ン電極を有するスイッチング素子と、ゲート配線、ソー
ス配線、絵素電極およびスイッチング素子が形成された
絶縁性基板上に設けられる保護膜とを備えるアクティブ
マトリクス基板の製造方法において、前記絶縁性基板上
に第１導電体膜を成膜し、当該第１導電体膜をパターン
形成してゲート配線およびゲート電極を作成し、少なく
とも前記ゲート配線とゲート電極とを覆ってゲート絶縁
膜を作成し、前記ゲート絶縁膜が形成された絶縁性基板
上に第１半導体膜および第１絶縁体膜をこの順番に連続
して成膜し、前記第１絶縁体膜をゲート電極上にパター
ン形成してエッチングストッパ層を形成し、前記エッチ
ングストッパ層が形成された第１半導体膜上に第２半導
体膜を成膜し、第１半導体膜をソース電極およびドレイ
ン電極が形成される領域にまたがるようにパターン形成
して半導体層を作成し、第２半導体膜をソース電極およ
びドレイン電極が形成される領域にそれぞれパターン形
成してコンタクト層を作成し、前記ゲート配線、ゲート
電極、ゲート絶縁膜、エッチングストッパ層、半導体層
およびコンタクト層が形成された絶縁性基板上に、絵素
電極材料膜、第２導電体膜および第２絶縁体膜をこの順
番に連続して成膜し、第２導電体膜および第２絶縁体膜
を同時にパターン形成して第２導電体膜から成るソース
電極、ソース配線およびドレイン電極と第２絶縁体膜か
ら成る保護膜とを作成し、絵素電極材料膜を前記複数の
絵素領域にそれぞれパターン形成して複数の絵素電極を
作成することを特徴とするアクティブマトリクス基板の
製造方法である。また本発明は、絶縁性基板上に、互い
に平行に間隔を開けて配設される複数のゲート配線と、
ゲート配線と直交して間隔を開けて配設される複数のソ
ース配線と、ゲート配線とソース配線とが交差すること
によって形成される矩形の絵素領域にそれぞれ配置され
る絵素電極と、絵素領域にそれぞれ配置され、ゲート配
線と接続されるゲート電極、ソース配線と接続されるソ
ース電極、および絵素電極と接続されるドレイン電極と
を有するスイッチング素子と、ゲート配線、ソース配
線、絵素電極およびスイッチング素子が形成された絶縁
性基板上に設けられる保護膜とを備えるアクティブマト
リクス基板において、前記保護膜は、ソース電極、ドレ
イン電極およびソース配線上に設けられることを特徴と
するアクティブマトリクス基板である。
【００１６】
【作用】本発明に従えば、絶縁性基板上に形成された第
１導電体膜をパターン形成して、互いに平行に間隔をあ
けて配置される複数のゲート配線と、ゲート配線に接続
されたゲート電極とが設けられる。次いで、少なくとも
前記ゲート配線とゲート電極とがゲート絶縁膜で覆われ
る。次いで、ゲート絶縁膜上に第１半導体膜と第１絶縁
体膜とをこの順に成膜し、第１絶縁体膜をパターン形成
してエッチングストッパ層を形成する。第１半導体膜と
エッチングストッパ層上に第２半導体膜を成膜し、第１
および第２半導体膜をパターン形成して、半導体層とコ
ンタクト層とを形成する。
１導電体膜をパターン形成して、互いに平行に間隔をあ
けて配置される複数のゲート配線と、ゲート配線に接続
されたゲート電極とが設けられる。次いで、少なくとも
前記ゲート配線とゲート電極とがゲート絶縁膜で覆われ
る。次いで、ゲート絶縁膜上に第１半導体膜と第１絶縁
体膜とをこの順に成膜し、第１絶縁体膜をパターン形成
してエッチングストッパ層を形成する。第１半導体膜と
エッチングストッパ層上に第２半導体膜を成膜し、第１
および第２半導体膜をパターン形成して、半導体層とコ
ンタクト層とを形成する。
【００１７】続いて、絵素電極材料膜、第２導電体膜お
よび第２絶縁体膜をこの順に成膜し、第２導電体膜と第
２絶縁体膜とを同時にパターン形成して、第２導電体膜
からゲート配線に直交し互いに間隔をあけて設けられる
ソース配線、ソース配線に接続されるソース電極、およ
び絵素電極と接続されるドレイン電極を形成し、第２絶
縁体膜からソース配線、ソース電極およびドレイン電極
上に形成される保護膜を形成する。
よび第２絶縁体膜をこの順に成膜し、第２導電体膜と第
２絶縁体膜とを同時にパターン形成して、第２導電体膜
からゲート配線に直交し互いに間隔をあけて設けられる
ソース配線、ソース配線に接続されるソース電極、およ
び絵素電極と接続されるドレイン電極を形成し、第２絶
縁体膜からソース配線、ソース電極およびドレイン電極
上に形成される保護膜を形成する。
【００１８】また本発明に従えば、アクティブマトリク
ス基板は絶縁性基板上に前記ゲート配線、ソース配線、
絵素電極、およびスイッチング素子を有し、前記ソース
電極、ドレイン電極、およびソース配線上に保護膜が形
成されている。
ス基板は絶縁性基板上に前記ゲート配線、ソース配線、
絵素電極、およびスイッチング素子を有し、前記ソース
電極、ドレイン電極、およびソース配線上に保護膜が形
成されている。
【００１９】このように、最上方に位置するソース配
線、ソース電極、およびドレイン電極とは、同時に形成
された保護膜によってその表面が電気的に絶縁されてい
る。このように、従来技術では一層毎に個別にパターン
形成していた第２導電体膜、第２絶縁体膜を、本発明で
は一括してパターン形成している。したがって、保護膜
をパターン形成するためのフォトリソグラフィ工程、エ
ッチング工程などのパターン形成工程を省略することが
できる。
線、ソース電極、およびドレイン電極とは、同時に形成
された保護膜によってその表面が電気的に絶縁されてい
る。このように、従来技術では一層毎に個別にパターン
形成していた第２導電体膜、第２絶縁体膜を、本発明で
は一括してパターン形成している。したがって、保護膜
をパターン形成するためのフォトリソグラフィ工程、エ
ッチング工程などのパターン形成工程を省略することが
できる。
【００２０】
【実施例】図１は、アクティブマトリクス駆動方式の液
晶表示装置に用いられる、本発明の一実施例である一方
基板部材の部分平面図である。図２（１），（２）は、
それぞれ図１の一方基板部材のＡ−Ａ断面図およびＢ−
Ｂ断面図である。
晶表示装置に用いられる、本発明の一実施例である一方
基板部材の部分平面図である。図２（１），（２）は、
それぞれ図１の一方基板部材のＡ−Ａ断面図およびＢ−
Ｂ断面図である。
【００２１】絶縁体である基板２１上には、複数本のゲ
ート配線２２が互いに平行に間隔をあけて配置される。
また、複数本のソース配線２３がゲート配線２２と直交
し、かつ互いに間隔をあけて配置される。ゲート配線２
２とソース配線２３とで囲まれた複数の矩形の絵素領域
には、ＩＴＯ（錫−インジウム酸化物）などで実現さ
れ、透光性を有する絵素電極２４がそれぞれ配置され
る。
ート配線２２が互いに平行に間隔をあけて配置される。
また、複数本のソース配線２３がゲート配線２２と直交
し、かつ互いに間隔をあけて配置される。ゲート配線２
２とソース配線２３とで囲まれた複数の矩形の絵素領域
には、ＩＴＯ（錫−インジウム酸化物）などで実現さ
れ、透光性を有する絵素電極２４がそれぞれ配置され
る。
【００２２】配線２２，２３と絵素電極２４とは、スイ
ッチング素子であるＴＦＴ２５を介して接続されてい
る。ＴＦＴ２５は、ゲート配線２２と接続されているゲ
ート電極２６と、ソース配線２３と接続されているソー
ス電極２７と、絵素電極２４と接続されているドレイン
電極２８とを含む。ソース配線２３とＴＦＴ２５とは、
ＴＦＴ２５、ソース配線２３と同形の絶縁体である保護
膜３９に覆われ、電気的に絶縁されている。
ッチング素子であるＴＦＴ２５を介して接続されてい
る。ＴＦＴ２５は、ゲート配線２２と接続されているゲ
ート電極２６と、ソース配線２３と接続されているソー
ス電極２７と、絵素電極２４と接続されているドレイン
電極２８とを含む。ソース配線２３とＴＦＴ２５とは、
ＴＦＴ２５、ソース配線２３と同形の絶縁体である保護
膜３９に覆われ、電気的に絶縁されている。
【００２３】図３〜図９は、図１の一方基板部材の製造
工程を段階的に説明するための平面図および断面図であ
る。製造工程を、以下に説明する。
工程を段階的に説明するための平面図および断面図であ
る。製造工程を、以下に説明する。
【００２４】図３は、コンタクト層３４ａ，３４ｂが形
成された段階の一方基板部材の部分平面図である。図４
は図３のＡ−Ａ断面図である。基板２１の一方表面に、
スパッタリング法でアルミニウム、モリブデン、タンタ
ルなどで実現される第１導電体膜を積層させる。基板２
１は、絶縁性基板であり、ガラスなどで実現される。ま
た、基板２１の一方表面に、予めたとえばＴａ2Ｏ5など
の絶縁体膜をベースコート膜として形成した上に、第１
導電体膜を成膜してもよい。次いで、前記第１導電体膜
をパターニングしてゲート配線２２およびゲート電極２
６を形成する。
成された段階の一方基板部材の部分平面図である。図４
は図３のＡ−Ａ断面図である。基板２１の一方表面に、
スパッタリング法でアルミニウム、モリブデン、タンタ
ルなどで実現される第１導電体膜を積層させる。基板２
１は、絶縁性基板であり、ガラスなどで実現される。ま
た、基板２１の一方表面に、予めたとえばＴａ2Ｏ5など
の絶縁体膜をベースコート膜として形成した上に、第１
導電体膜を成膜してもよい。次いで、前記第１導電体膜
をパターニングしてゲート配線２２およびゲート電極２
６を形成する。
【００２５】パターニングは、一般にフォトレジストを
用いたエッチング工程で行われることが多い。フォトレ
ジストを用いたエッチング工程では、先ず、表面に加工
したい膜材が積層されている基板を高速回転させ、その
表面に液状のフォトレジストを滴下して、膜材の上にフ
ォトレジストの薄膜を形成する。この薄膜に、配線パタ
ーンなどを形成したマスクを重ねて露光し、フォトレジ
ストの感光性に応じて感光しない部分または感光した部
分のどちらかを除去する。すなわち、膜材の残したい部
分をフォトレジストで覆う。次いで、この膜材のフォト
レジストで覆われていない部分をエッチングして除去す
る。最後に、フォトレジストを除去してエッチング工程
を終了する。
用いたエッチング工程で行われることが多い。フォトレ
ジストを用いたエッチング工程では、先ず、表面に加工
したい膜材が積層されている基板を高速回転させ、その
表面に液状のフォトレジストを滴下して、膜材の上にフ
ォトレジストの薄膜を形成する。この薄膜に、配線パタ
ーンなどを形成したマスクを重ねて露光し、フォトレジ
ストの感光性に応じて感光しない部分または感光した部
分のどちらかを除去する。すなわち、膜材の残したい部
分をフォトレジストで覆う。次いで、この膜材のフォト
レジストで覆われていない部分をエッチングして除去す
る。最後に、フォトレジストを除去してエッチング工程
を終了する。
【００２６】次に、基板２１のゲート電極２６などが形
成された該一方表面全面に、ゲート絶縁膜３１をプラズ
マＣＶＤ（Chemical Vapor Deposition）法などを用い
て成膜し、積層する。ゲート絶縁膜３１は、たとえば膜
厚３０００Åの窒化ケイ素膜で実現される。また、ゲー
ト絶縁膜３１の他の例としては、ゲート配線２２の表面
に陽極酸化法を用いて、絶縁体である金属酸化物を形成
して実現してもよい。
成された該一方表面全面に、ゲート絶縁膜３１をプラズ
マＣＶＤ（Chemical Vapor Deposition）法などを用い
て成膜し、積層する。ゲート絶縁膜３１は、たとえば膜
厚３０００Åの窒化ケイ素膜で実現される。また、ゲー
ト絶縁膜３１の他の例としては、ゲート配線２２の表面
に陽極酸化法を用いて、絶縁体である金属酸化物を形成
して実現してもよい。
【００２７】続いて、前記ゲート絶縁膜３１上に、第１
半導体膜および第１絶縁体膜をプラズマＣＶＤ法などで
連続して成膜し、積層する。第１半導体膜は、たとえば
膜厚３００Åの真性半導体アモルファスシリコン膜で実
現される。第１絶縁体膜は、たとえば膜厚２０００Åの
窒化ケイ素膜で実現される。この第１絶縁体膜がパター
ニングされ、ゲート電極２６上にエッチングストッパ層
３２が形成される。
半導体膜および第１絶縁体膜をプラズマＣＶＤ法などで
連続して成膜し、積層する。第１半導体膜は、たとえば
膜厚３００Åの真性半導体アモルファスシリコン膜で実
現される。第１絶縁体膜は、たとえば膜厚２０００Åの
窒化ケイ素膜で実現される。この第１絶縁体膜がパター
ニングされ、ゲート電極２６上にエッチングストッパ層
３２が形成される。
【００２８】続いて、この基板の前記一方表面上全体
に、第２半導体膜をプラズマＣＶＤ法などで成膜し、積
層する。この第２半導体膜は、たとえば膜厚５００Åの
リンを添加したｎ＋型アモルファスシリコン膜または微
結晶シリコン膜のような、不純物濃度の高い半導体膜で
実現される。次いで、前記第１および第２半導体膜を同
時にパターニングし、第１半導体膜から半導体層３３
を、第２半導体膜からコンタクト層３４ａ，３４ｂをそ
れぞれ形成する。半導体層３３は、ソース電極およびド
レイン電極が形成される領域にまたがるように形成され
る。また半導体層３３は、ゲート絶縁膜３１を介してゲ
ート電極２６上に形成され、ＴＦＴ２５のチャネルを成
す。コンタクト層３４ａ，３４ｂは、ソース電極および
ドレイン電極が形成される領域にそれぞれ分離して形成
される。
に、第２半導体膜をプラズマＣＶＤ法などで成膜し、積
層する。この第２半導体膜は、たとえば膜厚５００Åの
リンを添加したｎ＋型アモルファスシリコン膜または微
結晶シリコン膜のような、不純物濃度の高い半導体膜で
実現される。次いで、前記第１および第２半導体膜を同
時にパターニングし、第１半導体膜から半導体層３３
を、第２半導体膜からコンタクト層３４ａ，３４ｂをそ
れぞれ形成する。半導体層３３は、ソース電極およびド
レイン電極が形成される領域にまたがるように形成され
る。また半導体層３３は、ゲート絶縁膜３１を介してゲ
ート電極２６上に形成され、ＴＦＴ２５のチャネルを成
す。コンタクト層３４ａ，３４ｂは、ソース電極および
ドレイン電極が形成される領域にそれぞれ分離して形成
される。
【００２９】コンタクト層３４ａ，３４ｂに、不純物濃
度の高いｎ＋型アモルファスシリコン膜または微結晶シ
リコン膜を用いたことで、ソース電極またはドレイン電
極と半導体層３３との間の良好なオーミックコンタクト
を形成することができる。また、コンタクト層３４ａ，
３４ｂとの間には、前述したエッチングストッパ層３２
が露出している。エッチングストッパ層３２をパターニ
ングする条件は、前記２層の半導体膜をパターニングす
る条件、たとえばドライエッチングのエッチングガスの
種類が異なるので、前記２層の半導体膜のエッチング工
程中に、エッチングされない。したがって、エッチング
ストッパ層３２よりも下方の膜、たとえば半導体膜３３
の中央部分はエッチングされない。したがって、コンタ
クト層３４ａ，３４ｂを分離して形成するのと同時に、
ソース電極およびドレイン電極が形成される領域にまた
がるように、一体化して形成されている半導体層３３を
形成することができる。
度の高いｎ＋型アモルファスシリコン膜または微結晶シ
リコン膜を用いたことで、ソース電極またはドレイン電
極と半導体層３３との間の良好なオーミックコンタクト
を形成することができる。また、コンタクト層３４ａ，
３４ｂとの間には、前述したエッチングストッパ層３２
が露出している。エッチングストッパ層３２をパターニ
ングする条件は、前記２層の半導体膜をパターニングす
る条件、たとえばドライエッチングのエッチングガスの
種類が異なるので、前記２層の半導体膜のエッチング工
程中に、エッチングされない。したがって、エッチング
ストッパ層３２よりも下方の膜、たとえば半導体膜３３
の中央部分はエッチングされない。したがって、コンタ
クト層３４ａ，３４ｂを分離して形成するのと同時に、
ソース電極およびドレイン電極が形成される領域にまた
がるように、一体化して形成されている半導体層３３を
形成することができる。
【００３０】次に、この基板の前記一方表面上全面に、
図５に示す絵素電極材料膜３５、図６に示す第２導電体
膜３６、図７に示す第２絶縁体膜３７をスパッタリング
法などを用いて続けて成膜し、積層する。絵素電極材料
膜３５は、たとえばＩＴＯ膜のような透光性を有する導
電体膜で実現される。第２導電体膜３６は、たとえばＴ
ａＮ膜とＴａ膜とをこの順に成膜した、２層構造を有す
導電体膜で実現される。第２絶縁体膜３７は、たとえば
Ｔａ2Ｏ5膜で実現される。
図５に示す絵素電極材料膜３５、図６に示す第２導電体
膜３６、図７に示す第２絶縁体膜３７をスパッタリング
法などを用いて続けて成膜し、積層する。絵素電極材料
膜３５は、たとえばＩＴＯ膜のような透光性を有する導
電体膜で実現される。第２導電体膜３６は、たとえばＴ
ａＮ膜とＴａ膜とをこの順に成膜した、２層構造を有す
導電体膜で実現される。第２絶縁体膜３７は、たとえば
Ｔａ2Ｏ5膜で実現される。
【００３１】第２絶縁体膜３７と第２導電体膜３６を形
成する材料は、連続してエッチングを行うことができる
材料、たとえばＴａ、ＴａＮ，およびＴａ2Ｏ5であるよ
うに、エッチングガスの種類が等しく、同一条件でエッ
チングできるような材料を選ぶことが好ましい。また、
前記各膜３５〜３７は、同一の成膜装置を用いて連続し
て成膜してもよく、または別々の成膜装置を用いて一層
ずつ成膜してもよい。
成する材料は、連続してエッチングを行うことができる
材料、たとえばＴａ、ＴａＮ，およびＴａ2Ｏ5であるよ
うに、エッチングガスの種類が等しく、同一条件でエッ
チングできるような材料を選ぶことが好ましい。また、
前記各膜３５〜３７は、同一の成膜装置を用いて連続し
て成膜してもよく、または別々の成膜装置を用いて一層
ずつ成膜してもよい。
【００３２】図８は、ソース配線２３、ソース電極２
７、ドレイン電極２８および保護膜３９が形成された段
階の基板部材の部分平面図である。図９（１），（２）
は、それぞれ図８のＡ−Ａ断面図およびＢ−Ｂ断面図で
ある。次に、前記第２絶縁体膜３７上にフォトレジスト
を用いて、ソース配線２３、ソース電極２７、およびド
レイン電極２８を形成するためのレジストパターンを形
成する。この基板を、たとえばドライエッチング法を用
いてパターニングする。このとき、たとえばエッチング
ガスとして、ＴａＮ膜およびＴａ膜が積層された２層構
造の導電体膜とＴａ2Ｏ5膜とをどちらもエッチングする
ことができ、ＩＴＯをエッチングすることがないガス、
たとえばＣＦ4とＯ2との混合ガスを選ぶ。これによっ
て、絵素電極材料膜３５をバリア層として、Ｔａ2Ｏ5で
形成された第２絶縁体膜３７と、ＴａＮ膜およびＴａ膜
を積層して形成された２層構造の第２導電体膜３６とを
同時に、かつ同形にエッチングすることができる。これ
によって、基板２１上に第２導電体膜３６から成るソー
ス配線２３、ソース電極２７およびドレイン電極２８を
形成することができる。また、各電極２７，２８および
ソース配線２３の上方には、第２絶縁体膜３７から成る
保護膜３９を同時に形成することができる。
７、ドレイン電極２８および保護膜３９が形成された段
階の基板部材の部分平面図である。図９（１），（２）
は、それぞれ図８のＡ−Ａ断面図およびＢ−Ｂ断面図で
ある。次に、前記第２絶縁体膜３７上にフォトレジスト
を用いて、ソース配線２３、ソース電極２７、およびド
レイン電極２８を形成するためのレジストパターンを形
成する。この基板を、たとえばドライエッチング法を用
いてパターニングする。このとき、たとえばエッチング
ガスとして、ＴａＮ膜およびＴａ膜が積層された２層構
造の導電体膜とＴａ2Ｏ5膜とをどちらもエッチングする
ことができ、ＩＴＯをエッチングすることがないガス、
たとえばＣＦ4とＯ2との混合ガスを選ぶ。これによっ
て、絵素電極材料膜３５をバリア層として、Ｔａ2Ｏ5で
形成された第２絶縁体膜３７と、ＴａＮ膜およびＴａ膜
を積層して形成された２層構造の第２導電体膜３６とを
同時に、かつ同形にエッチングすることができる。これ
によって、基板２１上に第２導電体膜３６から成るソー
ス配線２３、ソース電極２７およびドレイン電極２８を
形成することができる。また、各電極２７，２８および
ソース配線２３の上方には、第２絶縁体膜３７から成る
保護膜３９を同時に形成することができる。
【００３３】次いで、前記絵素電極膜３５をパターニン
グして、絵素電極２４を形成する。最後に、この基板の
一方表面に、各電極や配線を覆うように、図示しない配
向膜を形成して配向処理を施す。以上の工程を経て、図
１の一方基板部材が形成される。
グして、絵素電極２４を形成する。最後に、この基板の
一方表面に、各電極や配線を覆うように、図示しない配
向膜を形成して配向処理を施す。以上の工程を経て、図
１の一方基板部材が形成される。
【００３４】また、カラーフィルタを有する他方基板部
材を構成する基板の一方表面に、絵素電極２４と同様の
方法で対向電極を形成する。次いでこの基板の一方表面
に、電極などを覆うように配向膜を形成し、配向処理を
施す。これによって他方基板部材が形成される。
材を構成する基板の一方表面に、絵素電極２４と同様の
方法で対向電極を形成する。次いでこの基板の一方表面
に、電極などを覆うように配向膜を形成し、配向処理を
施す。これによって他方基板部材が形成される。
【００３５】この一方基板部材と他方基板部材を、前記
一方表面を対向させ、間隙を開けて貼合わせ、前記間隙
に液晶を封入して液晶表示装置を形成する。
一方表面を対向させ、間隙を開けて貼合わせ、前記間隙
に液晶を封入して液晶表示装置を形成する。
【００３６】本実施例では、第２導電体膜３６にＴａＮ
膜およびＴａ膜で構成される２層構造の導電体膜を用
い、第２絶縁体膜３７にＴａ2Ｏ5膜を用い、エッチング
ガスにＣＦ4とＯ2との混合ガスを選んでエッチングを行
ったけれども、第２導電体膜３６と第２絶縁体膜３７と
が連続してエッチングができる材料で形成されていれ
ば、同様の結果が得られる。たとえば、第２絶縁体膜３
７の材料に、ゲート絶縁膜３１やエッチングストッパ層
３２に用いた窒化ケイ素を用いてもよい。
膜およびＴａ膜で構成される２層構造の導電体膜を用
い、第２絶縁体膜３７にＴａ2Ｏ5膜を用い、エッチング
ガスにＣＦ4とＯ2との混合ガスを選んでエッチングを行
ったけれども、第２導電体膜３６と第２絶縁体膜３７と
が連続してエッチングができる材料で形成されていれ
ば、同様の結果が得られる。たとえば、第２絶縁体膜３
７の材料に、ゲート絶縁膜３１やエッチングストッパ層
３２に用いた窒化ケイ素を用いてもよい。
【００３７】第２導電体膜３６および第２絶縁体膜３７
の材料の組合せは、エッチング条件が同一であるものの
組合せが望ましいけれども、異なっていてもよい。この
場合は、第２導電体膜３６を第２導電体膜３６に合った
条件でエッチングした後に、エッチング条件を変えて第
２絶縁体膜３７をエッチングすればよい。たとえば、第
２導電体膜３６にＴａＮ膜およびＴａ膜が積層された２
層構造の導電体膜を選び、第２絶縁体膜３７にＳｉＯ2
膜を選ぶとするとき、先ず、ＳｉＯ2膜をＮＦ3系のガス
を用いてドライエッチングを行った後に、同一のエッチ
ング装置、または別のエッチング装置でＣＦ4とＯ2との
混合ガスを用いて前記２層構造の導電体膜をドライエッ
チングする方法が考えられる。さらにまた、エッチング
方法は、ドライエッチングであってもよく、その他の方
法であってもよい。
の材料の組合せは、エッチング条件が同一であるものの
組合せが望ましいけれども、異なっていてもよい。この
場合は、第２導電体膜３６を第２導電体膜３６に合った
条件でエッチングした後に、エッチング条件を変えて第
２絶縁体膜３７をエッチングすればよい。たとえば、第
２導電体膜３６にＴａＮ膜およびＴａ膜が積層された２
層構造の導電体膜を選び、第２絶縁体膜３７にＳｉＯ2
膜を選ぶとするとき、先ず、ＳｉＯ2膜をＮＦ3系のガス
を用いてドライエッチングを行った後に、同一のエッチ
ング装置、または別のエッチング装置でＣＦ4とＯ2との
混合ガスを用いて前記２層構造の導電体膜をドライエッ
チングする方法が考えられる。さらにまた、エッチング
方法は、ドライエッチングであってもよく、その他の方
法であってもよい。
【００３８】以上のように、第２導電体膜３６と第２絶
縁体膜３７とを一括してパターニングすることによっ
て、第２導電体膜３６と第２絶縁体膜３７とを個別にパ
ターニングする従来技術と比較して、パターニング工程
の回数を減少させることができる。したがって、製造時
間が短縮されるとともに、各工程で生じる製造不良が減
少して最終製品の歩留りが向上し、製造コストを削減す
ることが可能となる。
縁体膜３７とを一括してパターニングすることによっ
て、第２導電体膜３６と第２絶縁体膜３７とを個別にパ
ターニングする従来技術と比較して、パターニング工程
の回数を減少させることができる。したがって、製造時
間が短縮されるとともに、各工程で生じる製造不良が減
少して最終製品の歩留りが向上し、製造コストを削減す
ることが可能となる。
【００３９】
【発明の効果】以上のように本発明によれば、アクティ
ブマトリクス基板の製造方法において、最上部の保護膜
を、その直下に位置する配線および電極と同時に加工す
るので、従来の製造工程と比較して保護膜を加工するた
めの工程を省略することができる。これによって、製造
工程を簡略化することができる。したがって、製造時間
を短縮することができる。また、製造工程の工程数を減
少させることができるので、各工程毎に累積される製造
不良率を減少させ、最終製品の歩留りを向上させること
ができる。また、製造設備にかかるコストを削減するこ
とができる。
ブマトリクス基板の製造方法において、最上部の保護膜
を、その直下に位置する配線および電極と同時に加工す
るので、従来の製造工程と比較して保護膜を加工するた
めの工程を省略することができる。これによって、製造
工程を簡略化することができる。したがって、製造時間
を短縮することができる。また、製造工程の工程数を減
少させることができるので、各工程毎に累積される製造
不良率を減少させ、最終製品の歩留りを向上させること
ができる。また、製造設備にかかるコストを削減するこ
とができる。
【図１】本発明の一実施例であるアクティブマトリクス
基板を用いた液晶表示装置の一方基板の部分平面図であ
る。
基板を用いた液晶表示装置の一方基板の部分平面図であ
る。
【図２】図１のＡ−Ａ断面図およびＢ−Ｂ断面図であ
る。
る。
【図３】図１の一方基板部材の製造工程において、コン
タクト層３４ａ，３４ｂが形成された基板２１の部分平
面図である。
タクト層３４ａ，３４ｂが形成された基板２１の部分平
面図である。
【図４】図３の一方基板部材のＡ−Ａ断面図である。
【図５】図１の一方基板部材の製造工程において、絵素
電極材料膜３５が成膜された基板２１の断面図である。
電極材料膜３５が成膜された基板２１の断面図である。
【図６】図１の一方基板部材の製造工程において、第２
導電体膜３６が形成された基板２１の断面図である。
導電体膜３６が形成された基板２１の断面図である。
【図７】図１の一方基板部材の製造工程において、第２
絶縁体膜３７が成膜された基板２１の断面図である。
絶縁体膜３７が成膜された基板２１の断面図である。
【図８】図１の一方基板部材の製造工程において、第２
絶縁体膜３７と第２導電体膜３６がパターン形成された
基板２１の部分平面図である。
絶縁体膜３７と第２導電体膜３６がパターン形成された
基板２１の部分平面図である。
【図９】図８の基板２１のＡ−Ａ断面図およびＢ−Ｂ断
面図である。
面図である。
【図１０】従来技術の液晶表示装置の一方基板部材の部
分平面図である。
分平面図である。
【図１１】図１０の一方基板部材のＡ−Ａ断面図および
Ｂ−Ｂ断面図である。
Ｂ−Ｂ断面図である。
【図１２】図１０の一方基板部材の製造工程において、
コンタクト層１４ａ，１４ｂがパターン形成された基板
１の部分平面図である。
コンタクト層１４ａ，１４ｂがパターン形成された基板
１の部分平面図である。
【図１３】図１２の基板１のＡ−Ａ断面図である。
【図１４】図１０の一方基板部材の製造工程において、
絵素電極材料膜１５が形成された基板１の断面図であ
る。
絵素電極材料膜１５が形成された基板１の断面図であ
る。
【図１５】図１０の一方基板部材の製造工程において第
２導電体膜１６が形成された基板１の断面図である。
２導電体膜１６が形成された基板１の断面図である。
【図１６】図１０の一方基板部材の製造工程において第
２導電体膜１６がパターン形成された基板１の部分平面
図である。
２導電体膜１６がパターン形成された基板１の部分平面
図である。
【図１７】図１６のＡ−Ａ断面図およびＢ−Ｂ断面図で
ある。
ある。
【図１８】図１０の一方基板部材の製造工程において絵
素電極材料膜１５がパターン形成された基板１の部分平
面図である。
素電極材料膜１５がパターン形成された基板１の部分平
面図である。
【図１９】図１８の基板１のＡ−Ａ断面図およびＢ−Ｂ
断面図である。
断面図である。
【図２０】図１０の一方基板部材の製造工程において第
２絶縁体膜１７が成膜された基板１の断面図である。
２絶縁体膜１７が成膜された基板１の断面図である。
２１ 基板 ２２ ゲート配線 ２３ ソース配線 ２４ 絵素電極 ２５ ＴＦＴ ２６ ゲート電極 ２７ ソース電極 ２８ ドレイン電極 ３１ ゲート絶縁膜 ３２ エッチングストッパ層 ３３ 半導体層 ３４ａ，３４ｂ コンタクト層 ３５ 絵素電極材料膜 ３６ 第２導電体膜 ３７ 第２絶縁体膜 ３９ 保護膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶谷 優 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 絶縁性基板上に、互いに平行に間隔を開
けて配設される複数のゲート配線と、 ゲート配線と直交して間隔を開けて配設される複数のソ
ース配線と、 ゲート配線とソース配線とが交差することによって形成
される矩形の絵素領域にそれぞれ配置される絵素電極
と、 絵素領域にそれぞれ配置され、ゲート配線と接続される
ゲート電極、ソース配線と接続されるソース電極、およ
び絵素電極と接続されるドレイン電極を有するスイッチ
ング素子と、 ゲート配線、ソース配線、絵素電極およびスイッチング
素子が形成された絶縁性基板上に設けられる保護膜とを
備えるアクティブマトリクス基板の製造方法において、 前記絶縁性基板上に第１導電体膜を成膜し、当該第１導
電体膜をパターン形成してゲート配線およびゲート電極
を作成し、 少なくとも前記ゲート配線とゲート電極とを覆ってゲー
ト絶縁膜を作成し、 前記ゲート絶縁膜が形成された絶縁性基板上に第１半導
体膜および第１絶縁体膜をこの順番に連続して成膜し、
前記第１絶縁体膜をゲート電極上にパターン形成してエ
ッチングストッパ層を形成し、 前記エッチングストッパ層が形成された第１半導体膜上
に第２半導体膜を成膜し、第１半導体膜をソース電極お
よびドレイン電極が形成される領域にまたがるようにパ
ターン形成して半導体層を作成し、第２半導体膜をソー
ス電極およびドレイン電極が形成される領域にそれぞれ
パターン形成してコンタクト層を作成し、 前記ゲート配線、ゲート電極、ゲート絶縁膜、エッチン
グストッパ層、半導体層およびコンタクト層が形成され
た絶縁性基板上に、絵素電極材料膜、第２導電体膜およ
び第２絶縁体膜をこの順番に連続して成膜し、第２導電
体膜および第２絶縁体膜を同時にパターン形成して第２
導電体膜から成るソース電極、ソース配線およびドレイ
ン電極と第２絶縁体膜から成る保護膜とを作成し、絵素
電極材料膜を前記複数の絵素領域にそれぞれパターン形
成して複数の絵素電極を作成することを特徴とするアク
ティブマトリクス基板の製造方法。 - 【請求項２】 絶縁性基板上に、互いに平行に間隔を開
けて配設される複数のゲート配線と、 ゲート配線と直交して間隔を開けて配設される複数のソ
ース配線と、 ゲート配線とソース配線とが交差することによって形成
される矩形の絵素領域にそれぞれ配置される絵素電極
と、 絵素領域にそれぞれ配置され、ゲート配線と接続される
ゲート電極、ソース配線と接続されるソース電極、およ
び絵素電極と接続されるドレイン電極とを有するスイッ
チング素子と、 ゲート配線、ソース配線、絵素電極およびスイッチング
素子が形成された絶縁性基板上に設けられる保護膜とを
備えるアクティブマトリクス基板において、 前記保護膜は、ソース電極、ドレイン電極およびソース
配線上に設けられることを特徴とするアクティブマトリ
クス基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32620594A JPH08184853A (ja) | 1994-12-27 | 1994-12-27 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板 |
| US08/576,036 US5821133A (en) | 1994-12-27 | 1995-12-21 | Method of manufacturing active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32620594A JPH08184853A (ja) | 1994-12-27 | 1994-12-27 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08184853A true JPH08184853A (ja) | 1996-07-16 |
Family
ID=18185182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32620594A Pending JPH08184853A (ja) | 1994-12-27 | 1994-12-27 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821133A (ja) |
| JP (1) | JPH08184853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001109019A (ja) * | 1999-05-13 | 2001-04-20 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタアレイ基板及びその製造方法 |
| JP2009008895A (ja) * | 2007-06-28 | 2009-01-15 | Idemitsu Kosan Co Ltd | 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2732781B1 (fr) * | 1995-04-07 | 1997-06-20 | Thomson Lcd | Procede de fabrication de matrice active tft pour ecran de systeme de projection |
| US5937272A (en) * | 1997-06-06 | 1999-08-10 | Eastman Kodak Company | Patterned organic layers in a full-color organic electroluminescent display array on a thin film transistor array substrate |
| US6218219B1 (en) * | 1997-09-29 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| KR100303446B1 (ko) * | 1998-10-29 | 2002-10-04 | 삼성전자 주식회사 | 액정표시장치용박막트랜지스터기판의제조방법 |
| KR100290015B1 (ko) * | 1999-05-13 | 2001-05-15 | 구본준, 론 위라하디락사 | 박막트랜지스터형 광 감지센서와 그 제조방법 |
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| JP4844767B2 (ja) * | 2008-10-03 | 2011-12-28 | ソニー株式会社 | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
| JP2012204548A (ja) * | 2011-03-24 | 2012-10-22 | Sony Corp | 表示装置およびその製造方法 |
| CN102955312B (zh) * | 2012-11-14 | 2015-05-20 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
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| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| US5231039A (en) * | 1988-02-25 | 1993-07-27 | Sharp Kabushiki Kaisha | Method of fabricating a liquid crystal display device |
| JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
| US5102361A (en) * | 1989-01-23 | 1992-04-07 | Sharp Kabushiki Kaisha | Method for the manufacture of active matrix display apparatuses |
| JP2856376B2 (ja) * | 1992-09-11 | 1999-02-10 | シャープ株式会社 | アクティブマトリクス基板 |
-
1994
- 1994-12-27 JP JP32620594A patent/JPH08184853A/ja active Pending
-
1995
- 1995-12-21 US US08/576,036 patent/US5821133A/en not_active Expired - Lifetime
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| JP2009008895A (ja) * | 2007-06-28 | 2009-01-15 | Idemitsu Kosan Co Ltd | 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| US5821133A (en) | 1998-10-13 |
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