JPH09326788A - オーディオクロック位相同期システム - Google Patents
オーディオクロック位相同期システムInfo
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- JPH09326788A JPH09326788A JP8144521A JP14452196A JPH09326788A JP H09326788 A JPH09326788 A JP H09326788A JP 8144521 A JP8144521 A JP 8144521A JP 14452196 A JP14452196 A JP 14452196A JP H09326788 A JPH09326788 A JP H09326788A
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- clock
- audio clock
- audio
- phase synchronization
- mhz
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- Synchronisation In Digital Transmission Systems (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ジッタを最小限に抑制してオーディオクロッ
クを同期化し得るオーディオクロック位相同期システム
を提供すること。 【解決手段】 このオーディオクロック位相同期システ
ムでは、従来システムと比べ、局側から伝送される符号
上に挿入されたＰＣＲに基づいてＰＣＲに対して位相同
期化された２７ＭＨｚクロックＳ−ＣＬＫを再生するた
めの２７ＭＨｚクロック再生回路１を含む構成を共通す
るが、ここでは２７ＭＨｚクロックＳ−ＣＬＫに基づい
てこれに対してオーディオクロックＡ−ＣＬＫを位相同
期化するためのオーディオクロック位相同期化回路３に
代え、直接的にＰＣＲに基づいてＰＣＲに対して位相同
期化されたオーディオクロックＡ−ＣＬＫを再生するオ
ーディオクロック再生回路２が備えられ、再生されたオ
ーディオクロックに含まれるジッタを符号ストリーム転
送中にＰＣＲに乗った最低限のジッタに抑える。
クを同期化し得るオーディオクロック位相同期システム
を提供すること。 【解決手段】 このオーディオクロック位相同期システ
ムでは、従来システムと比べ、局側から伝送される符号
上に挿入されたＰＣＲに基づいてＰＣＲに対して位相同
期化された２７ＭＨｚクロックＳ−ＣＬＫを再生するた
めの２７ＭＨｚクロック再生回路１を含む構成を共通す
るが、ここでは２７ＭＨｚクロックＳ−ＣＬＫに基づい
てこれに対してオーディオクロックＡ−ＣＬＫを位相同
期化するためのオーディオクロック位相同期化回路３に
代え、直接的にＰＣＲに基づいてＰＣＲに対して位相同
期化されたオーディオクロックＡ−ＣＬＫを再生するオ
ーディオクロック再生回路２が備えられ、再生されたオ
ーディオクロックに含まれるジッタを符号ストリーム転
送中にＰＣＲに乗った最低限のジッタに抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、主としてデジタル
画像，オーディオ圧縮等を使用した端末において基準ク
ロック値として用いられるプログラムクロック基準（Ｐ
ｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ／以
下、ＰＣＲとする）とオーディオクロックとを同期させ
るオーディオクロック位相同期システムに関する。
画像，オーディオ圧縮等を使用した端末において基準ク
ロック値として用いられるプログラムクロック基準（Ｐ
ｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ／以
下、ＰＣＲとする）とオーディオクロックとを同期させ
るオーディオクロック位相同期システムに関する。
【０００２】
【従来の技術】一般に、デジタルビデオ圧縮，オーディ
オ圧縮等を使用した例えば復号化システムのような端末
機においては、互いに位相同期されたシステムクロッ
ク，ビデオクロック，オーディオクロックの３つのクロ
ックが必要となる。又、端末側のシステムクロックは局
側のシステムクロックと同期している必要がある。
オ圧縮等を使用した例えば復号化システムのような端末
機においては、互いに位相同期されたシステムクロッ
ク，ビデオクロック，オーディオクロックの３つのクロ
ックが必要となる。又、端末側のシステムクロックは局
側のシステムクロックと同期している必要がある。
【０００３】そこで、デジタル動画，オーディオ圧縮の
国際標準規格であるＭＰＥＧでは、端末側及び局側のク
ロックを同期化をするための情報としてＰＣＲを定義し
ている。このＰＣＲは局側が送る符号ストリーム中に定
期的に挿入される２７ＭＨｚクロックをカウントした４
２ビットカウント値である。
国際標準規格であるＭＰＥＧでは、端末側及び局側のク
ロックを同期化をするための情報としてＰＣＲを定義し
ている。このＰＣＲは局側が送る符号ストリーム中に定
期的に挿入される２７ＭＨｚクロックをカウントした４
２ビットカウント値である。
【０００４】ＭＰＥＧで定義される端末では、通常シス
テムクロック及びビデオクロックには２７ＭＨｚが使用
される。端末側では送られてきたＰＣＲに基づいて局側
のシステムクロックと同期した２７ＭＨｚクロックを再
生する。
テムクロック及びビデオクロックには２７ＭＨｚが使用
される。端末側では送られてきたＰＣＲに基づいて局側
のシステムクロックと同期した２７ＭＨｚクロックを再
生する。
【０００５】従来のＰＣＲを用いたクロック位相同期シ
ステムとしては、例えば図２に示されるような構成のも
のが挙げられる。
ステムとしては、例えば図２に示されるような構成のも
のが挙げられる。
【０００６】このクロック位相同期システムは、ＰＣＲ
に基づいて２７ＭＨｚクロックＳ−ＣＬＫを発振出力す
るクロック再生回路１及びその２７ＭＨｚクロックＳ−
ＣＬＫに基づいてＰＣＲに対してオーディオクロックＡ
−ＣＬＫを同期化させるオーディオクロック同期化回路
３から構成されている。
に基づいて２７ＭＨｚクロックＳ−ＣＬＫを発振出力す
るクロック再生回路１及びその２７ＭＨｚクロックＳ−
ＣＬＫに基づいてＰＣＲに対してオーディオクロックＡ
−ＣＬＫを同期化させるオーディオクロック同期化回路
３から構成されている。
【０００７】このうち、２７ＭＨｚクロック再生回路１
は、２７ＭＨｚ電圧制御水晶発振器（以下、２７ＭＨｚ
ＶＣＸＯとする）１ａ，ＳＴＣ（Ｓｙｓｔｅｍｅ Ｔｉ
ｍｅＣｏｕｎｔｅｒ）１ｂ，ＳＴＣラッチレジスタ１
ｃ，ＰＣＲラッチレジスタ１ｄ，差分器＋ＬＰＦ１ｅ，
及びＤ／Ａ変換器１ｆから成っている。又、オーディオ
クロック同期化回路３は、２７ＭＨｚ分周器３ａ，位相
比較器３ｂ，増幅器３ｃ，オーディオクロックＶＣＸＯ
３ｄ，及びオーディオクロック分周器３ｅから成ってい
る。
は、２７ＭＨｚ電圧制御水晶発振器（以下、２７ＭＨｚ
ＶＣＸＯとする）１ａ，ＳＴＣ（Ｓｙｓｔｅｍｅ Ｔｉ
ｍｅＣｏｕｎｔｅｒ）１ｂ，ＳＴＣラッチレジスタ１
ｃ，ＰＣＲラッチレジスタ１ｄ，差分器＋ＬＰＦ１ｅ，
及びＤ／Ａ変換器１ｆから成っている。又、オーディオ
クロック同期化回路３は、２７ＭＨｚ分周器３ａ，位相
比較器３ｂ，増幅器３ｃ，オーディオクロックＶＣＸＯ
３ｄ，及びオーディオクロック分周器３ｅから成ってい
る。
【０００８】このクロック位相同期システムでは、最初
に２７ＭＨｚクロック再生回路１において、符号ストリ
ーム上から切り出されたＰＣＲをＰＣＲラッチレジスタ
１ｄに書き込んで保持し、それと同時に２７ＭＨｚＶＣ
ＸＯ１ａから発振出力される２７ＭＨｚクロックＳ−Ｃ
ＬＫをカウントしているＳＴＣ１ｂのカウンタ値をＳＴ
Ｃラッチレジスタ１ｃに書き込んで保持する。
に２７ＭＨｚクロック再生回路１において、符号ストリ
ーム上から切り出されたＰＣＲをＰＣＲラッチレジスタ
１ｄに書き込んで保持し、それと同時に２７ＭＨｚＶＣ
ＸＯ１ａから発振出力される２７ＭＨｚクロックＳ−Ｃ
ＬＫをカウントしているＳＴＣ１ｂのカウンタ値をＳＴ
Ｃラッチレジスタ１ｃに書き込んで保持する。
【０００９】次に、差分器＋ＬＰＦ１ｅではＳＴＣラッ
チレジスタ１ｃ及びＰＣＲラッチレジスタ１ｄからの出
力の差分を計算した後、ＬＰＦ（低帯域濾波）の処理を
経て２７ＭＨｚＶＣＸＯ１ａに対する制御電圧のデジタ
ル値を示すデジタル信号を出力する。Ｄ／Ａ変換器１ｆ
ではデジタル信号のデジタル値をアナログ値に変換し、
２７ＭＨｚＶＣＸＯ１ａの周波数を制御するための周波
数制御信号を出力する。これにより、２７ＭＨｚクロッ
クＳ−ＣＬＫを局側のシステムクロック（ＰＣＲ）に同
期化している。
チレジスタ１ｃ及びＰＣＲラッチレジスタ１ｄからの出
力の差分を計算した後、ＬＰＦ（低帯域濾波）の処理を
経て２７ＭＨｚＶＣＸＯ１ａに対する制御電圧のデジタ
ル値を示すデジタル信号を出力する。Ｄ／Ａ変換器１ｆ
ではデジタル信号のデジタル値をアナログ値に変換し、
２７ＭＨｚＶＣＸＯ１ａの周波数を制御するための周波
数制御信号を出力する。これにより、２７ＭＨｚクロッ
クＳ−ＣＬＫを局側のシステムクロック（ＰＣＲ）に同
期化している。
【００１０】一方、オーディオクロック同期化回路３で
は、同期化された２７ＭＨｚクロックＳ−ＣＬＫを２７
ＭＨｚ分周器３ａで分周したものと、電源に接続された
増幅器３ｃからの電圧制御された増幅電圧を受けるオー
ディオクロックＶＣＸＯ３ｄから発振出力される同じ周
波数のオーディオクロックＡ−ＣＬＫをオーディオクロ
ック分周器３ｃで分周したものとを位相比較器３ｂにお
いて位相比較し、その位相差分によりオーディオクロッ
クＶＣＸＯ３ｄに対する制御電圧を発生している。これ
により、２７ＭＨｚクロックＳ−ＣＬＫ，即ち、局側の
システムクロック（ＰＣＲ）に同期化されたオーディオ
クロックＡ−ＣＬＫを発生している。
は、同期化された２７ＭＨｚクロックＳ−ＣＬＫを２７
ＭＨｚ分周器３ａで分周したものと、電源に接続された
増幅器３ｃからの電圧制御された増幅電圧を受けるオー
ディオクロックＶＣＸＯ３ｄから発振出力される同じ周
波数のオーディオクロックＡ−ＣＬＫをオーディオクロ
ック分周器３ｃで分周したものとを位相比較器３ｂにお
いて位相比較し、その位相差分によりオーディオクロッ
クＶＣＸＯ３ｄに対する制御電圧を発生している。これ
により、２７ＭＨｚクロックＳ−ＣＬＫ，即ち、局側の
システムクロック（ＰＣＲ）に同期化されたオーディオ
クロックＡ−ＣＬＫを発生している。
【００１１】因みに、こうしたオーディオクロック位相
同期に関連する他の技術としては、特開平４−１３２０
４５号公報に開示されたＣＤ−ＲＯＭホストインターフ
ェイス装置等が挙げられる。
同期に関連する他の技術としては、特開平４−１３２０
４５号公報に開示されたＣＤ−ＲＯＭホストインターフ
ェイス装置等が挙げられる。
【００１２】
【発明が解決しようとする課題】上述したオーディオク
ロック位相同期システムの場合、２７ＭＨｚクロック再
生回路においてＰＣＲに基づいて発生した２７ＭＨｚク
ロックが再生クロックである上、この再生された２７Ｍ
Ｈｚクロックにおけるジッタに対し、更にオーディオク
ロック同期化回路においてオーディオクロックと同期化
する際に生じるジッタが加わるため、最後に同期化する
オーディオクロックのジッタが大きくなってしまうとい
う問題がある。
ロック位相同期システムの場合、２７ＭＨｚクロック再
生回路においてＰＣＲに基づいて発生した２７ＭＨｚク
ロックが再生クロックである上、この再生された２７Ｍ
Ｈｚクロックにおけるジッタに対し、更にオーディオク
ロック同期化回路においてオーディオクロックと同期化
する際に生じるジッタが加わるため、最後に同期化する
オーディオクロックのジッタが大きくなってしまうとい
う問題がある。
【００１３】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、ジッタを最小限に
抑制してオーディオクロックを同期化し得るオーディオ
クロック位相同期システムを提供することにある。
なされたもので、その技術的課題は、ジッタを最小限に
抑制してオーディオクロックを同期化し得るオーディオ
クロック位相同期システムを提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、局側か
ら伝送される符号上に挿入されたＰＣＲに基づいて該Ｐ
ＣＲに対して位相同期化された２７ＭＨｚクロックを再
生するための２７ＭＨｚクロック再生回路と、２７ＭＨ
ｚクロックに基づいて該２７ＭＨｚクロックに対してオ
ーディオクロックを位相同期化するためのオーディオク
ロック位相同期化回路とを含むオーディオクロック位相
同期システムにおいて、オーディオクロック位相同期化
回路は、ＰＣＲに基づいて該ＰＣＲに対して位相同期化
されたオーディオクロックを再生するオーディオクロッ
ク再生回路であるオーディオクロック位相同期システム
が得られる。
ら伝送される符号上に挿入されたＰＣＲに基づいて該Ｐ
ＣＲに対して位相同期化された２７ＭＨｚクロックを再
生するための２７ＭＨｚクロック再生回路と、２７ＭＨ
ｚクロックに基づいて該２７ＭＨｚクロックに対してオ
ーディオクロックを位相同期化するためのオーディオク
ロック位相同期化回路とを含むオーディオクロック位相
同期システムにおいて、オーディオクロック位相同期化
回路は、ＰＣＲに基づいて該ＰＣＲに対して位相同期化
されたオーディオクロックを再生するオーディオクロッ
ク再生回路であるオーディオクロック位相同期システム
が得られる。
【００１５】又、本発明によれば、上記オーディオクロ
ック位相同期システムにおいて、２７ＭＨｚクロック再
生回路はＰＣＲを書き込み保持出力するための保持回路
を含み、オーディオクロック再生回路は保持出力に応じ
て符号のストリーム中に含まれたＰＣＲ値を除算して除
算信号を出力する除算器と、除算信号に基づいてオーデ
ィオクロックを発振出力するオーディオクロックＶＣＯ
Ｘと、オーディオクロックを分周して分周信号を出力す
るオーディオクロック分周器とを含むオーディオクロッ
ク位相同期システムが得られる。
ック位相同期システムにおいて、２７ＭＨｚクロック再
生回路はＰＣＲを書き込み保持出力するための保持回路
を含み、オーディオクロック再生回路は保持出力に応じ
て符号のストリーム中に含まれたＰＣＲ値を除算して除
算信号を出力する除算器と、除算信号に基づいてオーデ
ィオクロックを発振出力するオーディオクロックＶＣＯ
Ｘと、オーディオクロックを分周して分周信号を出力す
るオーディオクロック分周器とを含むオーディオクロッ
ク位相同期システムが得られる。
【００１６】更に、本発明によれば、上記オーディオク
ロック位相同期システムにおいて、オーディオクロック
再生回路は、更に、除算信号及び分周信号の差分を取っ
て差分信号を出力する差分器と、差分信号をアナログ変
換してオーディオクロックＶＣＯＸに対する制御電圧を
発生するＤ／Ａ変換器とを含み、オーディオクロックＶ
ＣＯＸは制御電圧に応じてオーディオクロックを発振出
力するオーディオクロック位相同期システムが得られ
る。
ロック位相同期システムにおいて、オーディオクロック
再生回路は、更に、除算信号及び分周信号の差分を取っ
て差分信号を出力する差分器と、差分信号をアナログ変
換してオーディオクロックＶＣＯＸに対する制御電圧を
発生するＤ／Ａ変換器とを含み、オーディオクロックＶ
ＣＯＸは制御電圧に応じてオーディオクロックを発振出
力するオーディオクロック位相同期システムが得られ
る。
【００１７】
【発明の実施の形態】以下に実施例を挙げ、本発明のオ
ーディオクロック位相同期システムについて、図面を参
照して詳細に説明する。
ーディオクロック位相同期システムについて、図面を参
照して詳細に説明する。
【００１８】図１は、本発明の一実施例に係るオーディ
オクロック位相同期システムの基本構成を示したブロッ
クである。
オクロック位相同期システムの基本構成を示したブロッ
クである。
【００１９】このオーディオクロック位相同期システム
も、図２に示したシステムと比べ、局側から伝送される
符号上に挿入されたＰＣＲに基づいてＰＣＲに対して位
相同期化された２７ＭＨｚクロックＳ−ＣＬＫを再生す
るための２７ＭＨｚクロック再生回路１を含む構成を共
通しているが、ここでは２７ＭＨｚクロックＳ−ＣＬＫ
に基づいて２７ＭＨｚクロックＳ−ＣＬＫに対してオー
ディオクロックＡ−ＣＬＫを位相同期化するためのオー
ディオクロック位相同期化回路３に代えて直接的にＰＣ
Ｒに基づいてＰＣＲに対して位相同期化されたオーディ
オクロックＡ−ＣＬＫを再生するオーディオクロック再
生回路２が備えられている。
も、図２に示したシステムと比べ、局側から伝送される
符号上に挿入されたＰＣＲに基づいてＰＣＲに対して位
相同期化された２７ＭＨｚクロックＳ−ＣＬＫを再生す
るための２７ＭＨｚクロック再生回路１を含む構成を共
通しているが、ここでは２７ＭＨｚクロックＳ−ＣＬＫ
に基づいて２７ＭＨｚクロックＳ−ＣＬＫに対してオー
ディオクロックＡ−ＣＬＫを位相同期化するためのオー
ディオクロック位相同期化回路３に代えて直接的にＰＣ
Ｒに基づいてＰＣＲに対して位相同期化されたオーディ
オクロックＡ−ＣＬＫを再生するオーディオクロック再
生回路２が備えられている。
【００２０】即ち、２７ＭＨｚクロック再生回路１は、
図２に示したシステムと同様に、２７ＭＨｚＶＣＸＯ１
ａ，ＳＴＣ１ｂ，ＳＴＣラッチレジスタ１ｃ，ＰＣＲラ
ッチレジスタ１ｄ，差分器＋ＬＰＦ１ｅ，及びＤ／Ａ変
換器１ｆから成っている。
図２に示したシステムと同様に、２７ＭＨｚＶＣＸＯ１
ａ，ＳＴＣ１ｂ，ＳＴＣラッチレジスタ１ｃ，ＰＣＲラ
ッチレジスタ１ｄ，差分器＋ＬＰＦ１ｅ，及びＤ／Ａ変
換器１ｆから成っている。
【００２１】又、ここでのオーディオクロック再生回路
２は、２７ＭＨｚクロック再生回路１におけるＰＣＲを
書き込み保持出力するための保持回路としてのＰＣＲラ
ッチレジスタ１ｄからの保持出力に応じて符号のストリ
ーム中に含まれたＰＣＲ値を除算して除算信号を出力す
る除算器２ａと、除算信号に基づいてオーディオクロッ
クＡ−ＣＬＫを発振出力するオーディオクロックＶＣＯ
Ｘ２ｄと、オーディオクロックＡ−ＣＬＫを分周して分
周信号を出力するオーディオクロック分周器２ｅと、分
周信号を書き込み保持出力するオーディオクロックラッ
チレジスタ２ｆと、除算信号及び分周信号の差分を取っ
て差分信号を低帯域濾波出力する差分器＋ＬＰＦ２ｂ
と、差分信号をアナログ変換してオーディオクロックＶ
ＣＯＸ２ｄに対する制御電圧を発生するＤ／Ａ変換器２
ｃとを備えて成り、オーディオクロックＶＣＯＸ２ｄで
はＤ／Ａ変換器２ｃからの制御電圧に応じてオーディオ
クロックＡ−ＣＬＫを発振出力するようになっている。
２は、２７ＭＨｚクロック再生回路１におけるＰＣＲを
書き込み保持出力するための保持回路としてのＰＣＲラ
ッチレジスタ１ｄからの保持出力に応じて符号のストリ
ーム中に含まれたＰＣＲ値を除算して除算信号を出力す
る除算器２ａと、除算信号に基づいてオーディオクロッ
クＡ−ＣＬＫを発振出力するオーディオクロックＶＣＯ
Ｘ２ｄと、オーディオクロックＡ−ＣＬＫを分周して分
周信号を出力するオーディオクロック分周器２ｅと、分
周信号を書き込み保持出力するオーディオクロックラッ
チレジスタ２ｆと、除算信号及び分周信号の差分を取っ
て差分信号を低帯域濾波出力する差分器＋ＬＰＦ２ｂ
と、差分信号をアナログ変換してオーディオクロックＶ
ＣＯＸ２ｄに対する制御電圧を発生するＤ／Ａ変換器２
ｃとを備えて成り、オーディオクロックＶＣＯＸ２ｄで
はＤ／Ａ変換器２ｃからの制御電圧に応じてオーディオ
クロックＡ−ＣＬＫを発振出力するようになっている。
【００２２】このオーディオクロック位相同期システム
おいて、２７ＭＨｚクロック再生回路１では従来通りに
動作してＰＣＲを使用して２７ＭＨｚクロックＳ−ＣＬ
Ｋを再生するが、オーディオクロック再生回路２では符
号上に挿入されたＰＣＲを参照して２７ＭＨｚクロック
Ｓ−ＣＬＫを再生する場合と同様にしてオーディオクロ
ックＡ−ＣＬＫを再生する。
おいて、２７ＭＨｚクロック再生回路１では従来通りに
動作してＰＣＲを使用して２７ＭＨｚクロックＳ−ＣＬ
Ｋを再生するが、オーディオクロック再生回路２では符
号上に挿入されたＰＣＲを参照して２７ＭＨｚクロック
Ｓ−ＣＬＫを再生する場合と同様にしてオーディオクロ
ックＡ−ＣＬＫを再生する。
【００２３】即ち、オーディオクロック再生回路２では
ＰＣＲが到着すると同時にそのＰＣＲ値を除算器２ａで
除算すると共に、オーディオクロック分周器２ｅでオー
ディオクロックＡ−ＣＬＫを分周した分周信号（クロッ
クをカウントした値）をオーディオクロックラッチレジ
スタ２ｆにより書き込み保持出力する。除算器２ａの除
算計数及びオーディオクロック分周器２ｅの分周計数は
除算，分周された周波数が等しくなるように決められる
が、例えばオーディオクロック１６．９３４４ＭＨｚの
場合には除算計数６２５，分周計数３９２となり、オー
ディオクロック１８．４３２ＭＨｚの場合には除算計数
３７５，分周計数２５６となる。
ＰＣＲが到着すると同時にそのＰＣＲ値を除算器２ａで
除算すると共に、オーディオクロック分周器２ｅでオー
ディオクロックＡ−ＣＬＫを分周した分周信号（クロッ
クをカウントした値）をオーディオクロックラッチレジ
スタ２ｆにより書き込み保持出力する。除算器２ａの除
算計数及びオーディオクロック分周器２ｅの分周計数は
除算，分周された周波数が等しくなるように決められる
が、例えばオーディオクロック１６．９３４４ＭＨｚの
場合には除算計数６２５，分周計数３９２となり、オー
ディオクロック１８．４３２ＭＨｚの場合には除算計数
３７５，分周計数２５６となる。
【００２４】その後、除算された結果と、オーディオク
ロックラッチレジスタ２ｆの保持値を差分器＋ＬＰＦ２
ｂでオーディオクロックＶＣＸＯ２ｄに対してフィード
バック（帰還）する電圧レベル値を計算し、デジタル値
の差分信号としてＤ／Ａ変換器２ｃへ出力する。オーデ
ィオクロックＶＣＸＯ２ｄではＤ／Ａ変換器２ｃから出
力される制御電圧の電圧レベルに応じてシステムクロッ
ク同期したオーディオクロックＡ−ＣＬＫを出力する。
ロックラッチレジスタ２ｆの保持値を差分器＋ＬＰＦ２
ｂでオーディオクロックＶＣＸＯ２ｄに対してフィード
バック（帰還）する電圧レベル値を計算し、デジタル値
の差分信号としてＤ／Ａ変換器２ｃへ出力する。オーデ
ィオクロックＶＣＸＯ２ｄではＤ／Ａ変換器２ｃから出
力される制御電圧の電圧レベルに応じてシステムクロッ
ク同期したオーディオクロックＡ−ＣＬＫを出力する。
【００２５】このようなオーディオクロック位相同期シ
ステムでは、２７ＭＨｚクロックＳ−ＣＬＫを再生する
場合と同様に符号中のＰＣＲを使用して直接オーディオ
クロックＡ−ＣＬＫを再生するため、再生されたオーデ
ィオクロックＡ−ＣＬＫに含まれるジッタを符号ストリ
ーム転送中のＰＣＲに乗ったジッタのみとして最小限に
抑制することができる。
ステムでは、２７ＭＨｚクロックＳ−ＣＬＫを再生する
場合と同様に符号中のＰＣＲを使用して直接オーディオ
クロックＡ−ＣＬＫを再生するため、再生されたオーデ
ィオクロックＡ−ＣＬＫに含まれるジッタを符号ストリ
ーム転送中のＰＣＲに乗ったジッタのみとして最小限に
抑制することができる。
【００２６】
【発明の効果】以上に説明したように、本発明のオーデ
ィオクロック位相同期化システムによれば、２７ＭＨｚ
クロックを再生する場合と同様に符号中のＰＣＲを使用
して直接オーディオクロックを再生するため、再生され
たオーディオクロックに含まれるジッタを符号ストリー
ム転送中にＰＣＲにのった最低限のジッタに抑えること
ができるようになる。
ィオクロック位相同期化システムによれば、２７ＭＨｚ
クロックを再生する場合と同様に符号中のＰＣＲを使用
して直接オーディオクロックを再生するため、再生され
たオーディオクロックに含まれるジッタを符号ストリー
ム転送中にＰＣＲにのった最低限のジッタに抑えること
ができるようになる。
【図１】本発明の一実施例に係るオーディオクロック位
相同期化システムの基本構成を示した回路ブロック図で
ある。
相同期化システムの基本構成を示した回路ブロック図で
ある。
【図２】従来のオーディオクロック位相同期化システム
の基本構成を示した回路ブロック図である。
の基本構成を示した回路ブロック図である。
１ ２７ＭＨｚクロック再生回路 １ａ ２７ＭＨｚＶＣＸＯ １ｂ ＳＴＣ １ｃ ＳＴＣラッチレジスタ １ｄ ＰＣＲラッチレジスタ １ｅ，２ｂ 差分器＋ＬＰＦ １ｆ，２ｃ ＤＡ変換器 ２ オーディオクロック再生回路 ２ａ 除算器 ２ｄ，３ｄ オーディオクロックＶＣＸＯ ２ｅ，３ｅ オーディオクロック分周器 ２ｆ オーディオクロックラッチレジスタ ３ オーディオクロック同期化回路 ３ａ ２７ＭＨｚ分周器 ３ｂ 位相比較器 ３ｃ 増幅器
Claims (3)
- 【請求項１】 局側から伝送される符号上に挿入された
プログラムクロック基準に基づいて該プログラムクロッ
ク基準に対して位相同期化された２７ＭＨｚクロックを
再生するための２７ＭＨｚクロック再生回路と、前記２
７ＭＨｚクロックに基づいて該２７ＭＨｚクロックに対
してオーディオクロックを位相同期化するためのオーデ
ィオクロック位相同期化回路とを含むオーディオクロッ
ク位相同期システムにおいて、前記オーディオクロック
位相同期化回路は、前記プログラムクロック基準に基づ
いて該プログラムクロック基準に対して位相同期化され
たオーディオクロックを再生するオーディオクロック再
生回路であることを特徴とするオーディオクロック位相
同期システム。 - 【請求項２】 請求項１記載のオーディオクロック位相
同期システムにおいて、前記２７ＭＨｚクロック再生回
路は前記プログラムクロック基準を書き込み保持出力す
るための保持回路を含み、前記オーディオクロック再生
回路は前記保持出力に応じて前記符号のストリーム中に
含まれたプログラムクロック基準値を除算して除算信号
を出力する除算器と、前記除算信号に基づいて前記オー
ディオクロックを発振出力するオーディオクロック電圧
制御水晶発振器と、前記オーディオクロックを分周して
分周信号を出力するオーディオクロック分周器とを含む
ことを特徴とするオーディオクロック位相同期システ
ム。 - 【請求項３】 請求項２記載のオーディオクロック位相
同期システムにおいて、前記オーディオクロック再生回
路は、更に、前記除算信号及び前記分周信号の差分を取
って差分信号を出力する差分器と、前記差分信号をアナ
ログ変換して前記オーディオクロック電圧制御水晶発振
器に対する制御電圧を発生するＤ／Ａ変換器とを含み、
前記オーディオクロック電圧制御水晶発振器は前記制御
電圧に応じて前記オーディオクロックを発振出力するも
のであることを特徴とするオーディオクロック位相同期
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144521A JPH09326788A (ja) | 1996-06-06 | 1996-06-06 | オーディオクロック位相同期システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144521A JPH09326788A (ja) | 1996-06-06 | 1996-06-06 | オーディオクロック位相同期システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326788A true JPH09326788A (ja) | 1997-12-16 |
Family
ID=15364279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8144521A Pending JPH09326788A (ja) | 1996-06-06 | 1996-06-06 | オーディオクロック位相同期システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326788A (ja) |
-
1996
- 1996-06-06 JP JP8144521A patent/JPH09326788A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990811 |