JPH10313302A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10313302A JPH10313302A JP9121812A JP12181297A JPH10313302A JP H10313302 A JPH10313302 A JP H10313302A JP 9121812 A JP9121812 A JP 9121812A JP 12181297 A JP12181297 A JP 12181297A JP H10313302 A JPH10313302 A JP H10313302A
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- JP
- Japan
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- clock
- phase
- frame synchronization
- circuit
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 230000002194 synthesizing effect Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 claims 1
- 230000010363 phase shift Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 オーバーサンプリング回路および分周器等を
必要としない簡略化かつ小型化した６４ｋ ＰＬＬ回路
を提供する。 【解決手段】 入力である６４ｋｂｐｓ ＤＡＴＡをＢ
／Ｕ変換器１でＢ／Ｕ変換し、抽出したクロックとＶＣ
Ｏ６のクロックとを位相比較器５で位相比較すること
で、０度（正常に同期した位相）または１８０度ずれた
位置で同期した６４ｋＨｚのクロックが再生される。１
８０度で同期した場合、フレーム同期回路３からのフレ
ーム非同期情報が位相比較器５にリセットをかけ、再び
引き込み動作を行い前記いずれかのクロックが再生され
る。正常に同期するまでこれが繰り返される。
必要としない簡略化かつ小型化した６４ｋ ＰＬＬ回路
を提供する。 【解決手段】 入力である６４ｋｂｐｓ ＤＡＴＡをＢ
／Ｕ変換器１でＢ／Ｕ変換し、抽出したクロックとＶＣ
Ｏ６のクロックとを位相比較器５で位相比較すること
で、０度（正常に同期した位相）または１８０度ずれた
位置で同期した６４ｋＨｚのクロックが再生される。１
８０度で同期した場合、フレーム同期回路３からのフレ
ーム非同期情報が位相比較器５にリセットをかけ、再び
引き込み動作を行い前記いずれかのクロックが再生され
る。正常に同期するまでこれが繰り返される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特にＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋｂ
ｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆ
ａｃｅ信号が入力されるクロックの６４ｋ ＰＬＬ回路
に関する。
し、特にＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋｂ
ｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆ
ａｃｅ信号が入力されるクロックの６４ｋ ＰＬＬ回路
に関する。
【０００２】
【従来の技術】図３は、従来の６４ｋ ＰＬＬ回路の構
成を示すブロック図である。このＰＬＬ回路の構成をそ
の動作と共に説明する。図４は、動作の説明のためのタ
イムチャートである。
成を示すブロック図である。このＰＬＬ回路の構成をそ
の動作と共に説明する。図４は、動作の説明のためのタ
イムチャートである。
【０００３】６４ｋｂｐｓ ＤＡＴＡでは、“０”は、
１２８ｋＨｚの信号で表され、“１”は、６４ｋＨｚの
信号で表される。Ｂ／Ｕ変換器１０１は、１列のバイポ
ーラ信号からバイポーラのプラス側とマイナス側の２列
のユニポーラ信号に変換する。この２列のユニポーラ信
号は、オーバーサンプリング回路１０２により、６４ｋ
×Ｓ ＶＣＯ（電圧制御発振器）１０６から出力される
６４ｋＨｚのＳ倍のクロックを用いてオーバーサンプリ
ングされ、符号化処理回路１０３にオーバーサンプリン
グ後の２列のユニポーラ信号を送出するとともに、６４
ｋ ＣＬＫ（クロック）生成回路１０４に２列のユニポ
ーラ信号を合成した１列のユニポーラ信号を送出する。
６４ｋ ＣＬＫ生成回路１０４は、入力された１列のユ
ニポーラ信号より、６４ｋＨｚのＳ倍のクロックにて、
６４ｋＨｚのＤＡＴＡの立ち上がり部と立ち下がり部、
１２８ｋＨｚのＤＡＴＡの立ち上がり部を検出し、１２
８ｋＨｚ周期のクロックを生成する。さらにそれを２分
周することで、６４ｋＨｚのクロックを生成する。位相
比較回路１０５は、６４ｋ ＣＬＫ生成回路１０４から
の６４ｋＨｚクロックと６４ｋ×Ｓ ＶＣＯ１０６から
出力される６４ｋ×ＳＨｚのクロックを１／Ｓ分周器１
０６にて分周した６４ｋＨｚクロックとを比較し、その
比較結果が６４ｋ×Ｓ ＶＣＯ１０６の制御部に入力さ
れ、入力信号に同期した６４ｋＨｚのクロックを得てい
た。
１２８ｋＨｚの信号で表され、“１”は、６４ｋＨｚの
信号で表される。Ｂ／Ｕ変換器１０１は、１列のバイポ
ーラ信号からバイポーラのプラス側とマイナス側の２列
のユニポーラ信号に変換する。この２列のユニポーラ信
号は、オーバーサンプリング回路１０２により、６４ｋ
×Ｓ ＶＣＯ（電圧制御発振器）１０６から出力される
６４ｋＨｚのＳ倍のクロックを用いてオーバーサンプリ
ングされ、符号化処理回路１０３にオーバーサンプリン
グ後の２列のユニポーラ信号を送出するとともに、６４
ｋ ＣＬＫ（クロック）生成回路１０４に２列のユニポ
ーラ信号を合成した１列のユニポーラ信号を送出する。
６４ｋ ＣＬＫ生成回路１０４は、入力された１列のユ
ニポーラ信号より、６４ｋＨｚのＳ倍のクロックにて、
６４ｋＨｚのＤＡＴＡの立ち上がり部と立ち下がり部、
１２８ｋＨｚのＤＡＴＡの立ち上がり部を検出し、１２
８ｋＨｚ周期のクロックを生成する。さらにそれを２分
周することで、６４ｋＨｚのクロックを生成する。位相
比較回路１０５は、６４ｋ ＣＬＫ生成回路１０４から
の６４ｋＨｚクロックと６４ｋ×Ｓ ＶＣＯ１０６から
出力される６４ｋ×ＳＨｚのクロックを１／Ｓ分周器１
０６にて分周した６４ｋＨｚクロックとを比較し、その
比較結果が６４ｋ×Ｓ ＶＣＯ１０６の制御部に入力さ
れ、入力信号に同期した６４ｋＨｚのクロックを得てい
た。
【０００４】
【発明が解決しようとする課題】この従来の６４ｋ Ｐ
ＬＬ回路は入力信号が非同期でかつ２倍のクロック成分
を持つため、高速クロックを使用したオーバーサンプリ
ング等の技術を用いている。そのためオーバーサンプリ
ング回路および分周器等が必要となり、回路が複雑化か
つ大規模化するという不具合がある。
ＬＬ回路は入力信号が非同期でかつ２倍のクロック成分
を持つため、高速クロックを使用したオーバーサンプリ
ング等の技術を用いている。そのためオーバーサンプリ
ング回路および分周器等が必要となり、回路が複雑化か
つ大規模化するという不具合がある。
【０００５】本発明の目的は、６４ｋＨｚ ＰＬＬ回路
において、オーバーサンプリング等の技術を用いずに簡
略化した回路を提供することにある。
において、オーバーサンプリング等の技術を用いずに簡
略化した回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の６４ｋ ＰＬＬ
回路では、ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ
Ｈｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃ
ｅの規則性に着目し、オーバーサンプリング等の技術を
用いずに、クロックが正常に同期し、フレームが同期す
るまで位相比較器をリセットする回路を設けた。
回路では、ＩＴＵ−Ｔ Ｇ．７０３で規定される６４ｋ
Ｈｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃ
ｅの規則性に着目し、オーバーサンプリング等の技術を
用いずに、クロックが正常に同期し、フレームが同期す
るまで位相比較器をリセットする回路を設けた。
【０００７】本発明は、ＩＴＵ−Ｔ Ｇ．７０３で規定
される６４ｋｂｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ
Ｉｎｔｅｒｆａｃｅ信号である６４ｋｂｐｓ ＤＡＴ
Ａの符号化およびクロック同期を行う６４ｋ ＰＬＬ回
路において、入力された前記６４ｋｂｐｓ ＤＡＴＡを
バイポーラ信号から２列のユニポーラ信号へ変換するＢ
／Ｕ変換手段と、前記２列のユニポーラ信号を排他的論
理和により合成する手段と、６４ｋＨｚのクロックを出
力する電圧制御発振手段と、前記合成した信号と前記電
圧制御発振手段の出力クロックとの位相比較を行い、そ
の出力を前記電圧制御発振手段に供給する位相比較手段
と、前記６４ｋＨｚのクロック信号によりＤＡＴＡを再
生しＤＡＴＡを符号化およびタイミングパルスを出力す
る符号化処理手段と、前記符号化されたＤＡＴＡおよび
タイミングパルスにより規定されたフレームによりフレ
ーム同期が確立しているかを検出するフレーム同期手段
と、フレーム同期が確立していない場合リセットパルス
を発生させるリセットパルス発生手段とを有し、前記フ
レーム同期回路が非同期状態から同期状態になるまで前
記位相比較手段をリセットし、フレーム同期を確立させ
ることを特徴とする。
される６４ｋｂｉｔ／ｓ Ｃｏｄｉｒｅｃｔｉｏｎａｌ
Ｉｎｔｅｒｆａｃｅ信号である６４ｋｂｐｓ ＤＡＴ
Ａの符号化およびクロック同期を行う６４ｋ ＰＬＬ回
路において、入力された前記６４ｋｂｐｓ ＤＡＴＡを
バイポーラ信号から２列のユニポーラ信号へ変換するＢ
／Ｕ変換手段と、前記２列のユニポーラ信号を排他的論
理和により合成する手段と、６４ｋＨｚのクロックを出
力する電圧制御発振手段と、前記合成した信号と前記電
圧制御発振手段の出力クロックとの位相比較を行い、そ
の出力を前記電圧制御発振手段に供給する位相比較手段
と、前記６４ｋＨｚのクロック信号によりＤＡＴＡを再
生しＤＡＴＡを符号化およびタイミングパルスを出力す
る符号化処理手段と、前記符号化されたＤＡＴＡおよび
タイミングパルスにより規定されたフレームによりフレ
ーム同期が確立しているかを検出するフレーム同期手段
と、フレーム同期が確立していない場合リセットパルス
を発生させるリセットパルス発生手段とを有し、前記フ
レーム同期回路が非同期状態から同期状態になるまで前
記位相比較手段をリセットし、フレーム同期を確立させ
ることを特徴とする。
【０００８】
【発明の実施の形態】本発明の実施の形態について図１
を参照して説明する。
を参照して説明する。
【０００９】６４ｋｂｐｓ ＤＡＴＡの符号化およびク
ロック同期を行う６４ｋ ＰＬＬ回路は、６４ｋｂｐｓ
ＤＡＴＡをＢ／Ｕ変換するＢ／Ｕ変換器１と、Ｂ／Ｕ
変換出力の２列のユニポーラ信号を排他的論理和により
合成する排他的論理和回路４と、その合成した信号と６
４ｋ ＶＣＯ６の出力とを位相比較し、同期したクロッ
クを再生させる位相比較器５と、同期した６４ｋＨｚの
クロック信号により再生されたＤＡＴＡを基にＢ／Ｕ変
換されたデータを符号化およびタイミングパルスを出力
する符号化処理回路２と、符号化されたＤＡＴＡおよび
タイミングパルスによりある定められたフレームに情報
をのせ、かつフレームが同期しているか否かを検出する
フレーム同期回路３と、そのフレームの同期，非同期情
報からリセットパルスを発生し、位相比較器に供給する
リセットパルス発生回路７とで構成される。
ロック同期を行う６４ｋ ＰＬＬ回路は、６４ｋｂｐｓ
ＤＡＴＡをＢ／Ｕ変換するＢ／Ｕ変換器１と、Ｂ／Ｕ
変換出力の２列のユニポーラ信号を排他的論理和により
合成する排他的論理和回路４と、その合成した信号と６
４ｋ ＶＣＯ６の出力とを位相比較し、同期したクロッ
クを再生させる位相比較器５と、同期した６４ｋＨｚの
クロック信号により再生されたＤＡＴＡを基にＢ／Ｕ変
換されたデータを符号化およびタイミングパルスを出力
する符号化処理回路２と、符号化されたＤＡＴＡおよび
タイミングパルスによりある定められたフレームに情報
をのせ、かつフレームが同期しているか否かを検出する
フレーム同期回路３と、そのフレームの同期，非同期情
報からリセットパルスを発生し、位相比較器に供給する
リセットパルス発生回路７とで構成される。
【００１０】本発明の実施の形態の動作について、図１
および図２を参照して説明する。図２は、動作を示すタ
イムチャートである。
および図２を参照して説明する。図２は、動作を示すタ
イムチャートである。
【００１１】６４ｋｂｐｓ ＤＡＴＡでは、“０”は１
２８ｋＨｚの信号で表され、“１”は６４ｋＨｚの信号
で表される。この６４ｋｂｐｓ ＤＡＴＡはＢ／Ｕ変換
器１でバイポーラ信号のプラス側とマイナス側を２列の
ユニポーラ信号に変換される。これらの信号を排他的論
理和回路４に入力し、その出力と６４ｋ ＶＣＯ６の出
力を位相比較器５で位相比較する。それにより正常に同
期した６４ｋＨｚのクロック、または１８０度ずれた位
置で同期した６４ｋＨｚのクロックのいずれかが再生さ
れる。後者の場合、図２に示すように、データから抽出
したクロックに１２８ｋＨｚの成分が含まれているた
め、１８０度ずれた位置で同期してしまう。このとき、
フレーム同期回路３はフレーム非同期情報を出力し、リ
セットパルス発生回路７によって位相比較器５にリセッ
トをかける。再び同期引き込みを始め、前記いずれかの
６４ｋＨｚのクロックが再生される。これを繰り返すこ
とにより正常に同期したクロックを得ることができる。
２８ｋＨｚの信号で表され、“１”は６４ｋＨｚの信号
で表される。この６４ｋｂｐｓ ＤＡＴＡはＢ／Ｕ変換
器１でバイポーラ信号のプラス側とマイナス側を２列の
ユニポーラ信号に変換される。これらの信号を排他的論
理和回路４に入力し、その出力と６４ｋ ＶＣＯ６の出
力を位相比較器５で位相比較する。それにより正常に同
期した６４ｋＨｚのクロック、または１８０度ずれた位
置で同期した６４ｋＨｚのクロックのいずれかが再生さ
れる。後者の場合、図２に示すように、データから抽出
したクロックに１２８ｋＨｚの成分が含まれているた
め、１８０度ずれた位置で同期してしまう。このとき、
フレーム同期回路３はフレーム非同期情報を出力し、リ
セットパルス発生回路７によって位相比較器５にリセッ
トをかける。再び同期引き込みを始め、前記いずれかの
６４ｋＨｚのクロックが再生される。これを繰り返すこ
とにより正常に同期したクロックを得ることができる。
【００１２】
【発明の効果】以上説明したように、本発明による６４
ｋ ＰＬＬ回路は、ＩＴＵ−Ｔ Ｇ．７０３で規定され
る６４ｋＨｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅ
ｒｆａｃｅの規則性に着目し、オーバーサンプリング等
の技術を用いず、クロックが正常に同期し、フレームが
同期するまで位相比較器をリセットする回路構成にした
ため、簡略化かつ小型化した回路を提供できるという効
果がある。
ｋ ＰＬＬ回路は、ＩＴＵ−Ｔ Ｇ．７０３で規定され
る６４ｋＨｚ Ｃｏｄｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅ
ｒｆａｃｅの規則性に着目し、オーバーサンプリング等
の技術を用いず、クロックが正常に同期し、フレームが
同期するまで位相比較器をリセットする回路構成にした
ため、簡略化かつ小型化した回路を提供できるという効
果がある。
【図１】本発明の６４ｋ ＰＬＬ回路の実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の６４ｋ ＰＬＬ回路の実施例の動作を
示すタイムチャートである。
示すタイムチャートである。
【図３】従来の６４ｋ ＰＬＬ回路の構成を示すブロッ
ク図である。
ク図である。
【図４】従来の６４ｋ ＰＬＬ回路の動作を示すタイム
チャートである。
チャートである。
１ Ｂ／Ｕ変換器 ２ 符号化処理回路 ３ フレーム同期回路 ４ 排他的論理和回路 ５ 位相比較器 ６ ６４ｋ ＶＣＯ ７ リセットパルス発生回路 １０１ Ｂ／Ｕ変換器 １０２ オーバーサンプリング回路 １０３ 符号化処理回路 １０４ ６４ｋ ＣＬＫ生成回路 １０５ 位相比較器 １０６ ６４ｋ×Ｓ ＶＣＯ １０７ １／Ｓ分周器
Claims (3)
- 【請求項１】入力されたデータをバイポーラ信号から２
列のユニポーラ信号へ変換するＢ／Ｕ変換手段と、 前記２列のユニポーラ信号を排他的論理和により合成す
る手段と、 所定の周波数のクロックを出力する電圧制御発振手段
と、 前記合成した信号と電圧制御発振手段の出力クロックと
の位相比較を行う位相比較手段と、 前記位相比較手段の出力により前記所定周波数のクロッ
クを出力する電圧制御発振手段と、 前記所定周波数のクロック信号によりデータを再生しデ
ータを符号化およびタイミングパルスを出力する符号化
処理手段と、 前記符号化されたデータおよびタイミングパルスにより
規定されたフレームによりフレーム同期が確立している
かを検出するフレーム同期手段と、 フレーム同期が確立していない場合、リセットパルスを
発生させるリセットパルス発生手段とを有し、 前記フレーム同期回路が非同期状態から同期状態になる
まで前記位相比較手段をリセットし、フレーム同期を確
立させることを特徴とするＰＬＬ回路。 - 【請求項２】６４ｋｂｐｓ ＤＡＴＡの符号化およびク
ロック同期を行う６４ｋ ＰＬＬ回路において、 入力された前記６４ｋｂｐｓ ＤＡＴＡをバイポーラ信
号から２列のユニポーラ信号へ変換するＢ／Ｕ変換手段
と、 前記２列のユニポーラ信号を排他的論理和により合成す
る手段と、 ６４ｋＨｚのクロックを出力する電圧制御発振手段と、 前記合成した信号と前記電圧制御発振手段の出力クロッ
クとの位相比較を行い、その出力を前記電圧制御発振手
段に供給する位相比較手段と、 前記６４ｋＨｚのクロック信号によりＤＡＴＡを再生し
ＤＡＴＡを符号化およびタイミングパルスを出力する符
号化処理手段と、 前記符号化されたＤＡＴＡおよびタイミングパルスによ
り規定されたフレームによりフレーム同期が確立してい
るかを検出するフレーム同期手段と、 フレーム同期が確立していない場合リセットパルスを発
生させるリセットパルス発生手段とを有し、 前記フレーム同期回路が非同期状態から同期状態になる
まで前記位相比較手段をリセットし、フレーム同期を確
立させることを特徴とする６４ｋ ＰＬＬ回路。 - 【請求項３】前記６４ｋｂｐｓ ＤＡＴＡは、ＩＴＵ−
Ｔ Ｇ．７０３で規定される６４ｋｂｉｔ／ｓ Ｃｏｄ
ｉｒｅｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅ信号である
ことを特徴とする請求項２記載の６４ｋ ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121812A JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121812A JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313302A true JPH10313302A (ja) | 1998-11-24 |
| JP3005495B2 JP3005495B2 (ja) | 2000-01-31 |
Family
ID=14820548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121812A Expired - Fee Related JP3005495B2 (ja) | 1997-05-13 | 1997-05-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005495B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1764945A1 (en) | 2005-09-16 | 2007-03-21 | Fujitsu Ltd. | Data reproduction circuit |
-
1997
- 1997-05-13 JP JP9121812A patent/JP3005495B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1764945A1 (en) | 2005-09-16 | 2007-03-21 | Fujitsu Ltd. | Data reproduction circuit |
| US7940873B2 (en) | 2005-09-16 | 2011-05-10 | Fujitsu Limited | Data reproduction circuit |
| US8559578B2 (en) | 2005-09-16 | 2013-10-15 | Fujitsu Limited | Data reproduction circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3005495B2 (ja) | 2000-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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