JPH09330274A - ダイナミックｒａｍ内のパリティ検査論理回路用装置及び方法 - Google Patents

ダイナミックｒａｍ内のパリティ検査論理回路用装置及び方法

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JPH09330274A
JPH09330274A JP9060397A JP6039797A JPH09330274A JP H09330274 A JPH09330274 A JP H09330274A JP 9060397 A JP9060397 A JP 9060397A JP 6039797 A JP6039797 A JP 6039797A JP H09330274 A JPH09330274 A JP H09330274A
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Seiji Hashimoto
征史 橋本
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Texas Instruments Inc
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    • G—PHYSICS
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract

(57)【要約】 【課題】 ＤＲＡＭに使用するパリティ検査回路及び方
法を提供する。 【解決手段】 データバス上の各データグループ（Ｄ
Ｇ）毎にパリティ信号を生成する。読み出し時には、被
検索ＤＧの各シーケンス毎にパリティ信号を生成し、先
行シーケンスのＤＧのパリティ信号と組合わせてそのＤ
Ｇシーケンスに関連するパリティ信号と比較する。一致
しなければフラグ信号を生成する。書き込み時には、全
てのＤＧのパリティ信号をメモリユニットのそのＤＧの
シーケンスに関連する位置内に記憶させる。リード・モ
ディファイ・ライト時には、各被検索ＤＧのパリティ信
号と被生成パリティ信号とを比較してそのメモリ位置内
に書き込む。両者が一致しなければ、被検索、被記憶信
号を含むそのシーケンスに関連するメモリユニット内の
組合わされたパリティ信号が逆の論理状態に変化させら
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には金属酸
化物半導体ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）ユニットに関し、より詳しく述べればメモリユニ
ットへ書き込まれる、またはメモリユニットから検索さ
れるデータ内のエラーの検査に関する。
【０００２】
【従来の技術】ＤＲＡＭ内の素子が小さくなるにつれて
電荷及び電流のレベルが低くなり、デバイスは、たとえ
機能メモリセルユニットがあっても、半導体メモリユニ
ットによって処理されるデータ信号の完全性を危険に曝
すようなイベントに感じ易くなって来ている。例えば、
ＤＲＡＭメモリ記憶セルにアルファ粒子が衝突すると、
その中に記憶されているデータが駆逐されかねない。こ
のような、または類似のメカニズムによって、セル内に
記憶されているデータが危険に曝されることを「ソフ
ト」エラーと呼んでいる。「ソフト」エラーとは、恒久
的ではない、即ち再現性のないデータエラーのことであ
る。このようにしてエラーが発生するすることは比較的
稀であるが、それでもこれらのエラーを検出するように
準備しておかなくてはならない。これらの「ソフト」エ
ラーはそれ程頻繁に発生しないから、これらのエラーの
存在を検出する装置は、明らかに付加的な装置として比
較的大きい経費負担を与える。
【０００３】エラーを検出するための一般的な技術は、
データ（論理）信号のグループを処理することによって
生成したパリティ信号を、データ信号と共に記憶するこ
とである。パリティ信号は、１つのデータ信号の論理状
態の変化が、関連するパリティ信号の論理状態に変化を
もたらすような特性を有している。従って、関連するパ
リティ信号を使用すれば、データ信号のグループ内のエ
ラーの存在を検出することができる。パリティ信号生成
装置は、データグループがメモリユニット内に記憶され
る時にパリティ信号を生成する。パリティ信号はデータ
グループと共に記憶されるので、データグループをメモ
リユニット記憶セルから検索する時にパリティ信号も検
索される。検索されたデータグループのパリティが生成
されて、検索されたデータ信号と比較されエラーが導入
されたか否かが決定される。多くの型のデータ処理アー
キテクチャでは、データグループのシーケンスが処理ユ
ニットとメモリユニットとの間で転送される。このアー
キテクチャでは、データグループのシーケンスのための
単一のパリティ信号を使用することができる。データグ
ループのシーケンスの単一のデータグループがメモリユ
ニットの記憶セルから検索され、変更され、そして検索
された位置に再度記憶されるようなリード・モディファ
イ・ライトメモリ動作では、複雑がさらに倍加する。パ
リティ検査論理装置は、この型のメモリ動作においても
機能できなけらばならない。
【０００４】従って、付加的な装置の量が過大になら
ず、典型的なメモリの全ての動作に対して動作可能な、
ＤＲＡＭメモリユニットにおけるエラーを識別する装置
及び関連技術に対するニーズが存在している。
【０００５】
【発明の概要】上述した、及び他の特色は、本発明によ
れば、メモリユニットアクセス中にデータバスを通して
伝送される複数の順次データグループのパリティを決定
するパリティ検査論理装置を提供することによって達成
される。第１のデータグループのパリティが決定され、
パリティを識別する信号がレジスタ内に記憶される。第
２のデータグループのパリティが決定され、第２のグル
ープのパリティを識別する信号が第１のデータグループ
のパリティを表す信号と組合わされ、そして組合わされ
たパリティがレジスタ内に記憶される。このプロセス
は、データグループの全シーケンスのパリティを表す信
号が生成されるまで続行される。最終的に組合わされた
パリティ信号は、メモリユニット書き込み動作では、デ
ータグループのシーケンスに関連するメモリ記憶セル内
に記憶される。リード・モディファイ・ライト動作で
は、検索された（読み出された）信号グループのための
パリティ信号が生成される。次いで、記憶セル内に書き
込まれるデータグループ（即ち、変更された信号グルー
プ）のためのパリティが生成され、検索された信号グル
ープのパリティと比較される。もしこれらのパリティ信
号が異なっていれば、パリティ信号は、変更されたデー
タグループを含むデータグループのシーケンスに関連す
るメモリユニット内に記憶される。
【０００６】本発明のこれらの、及び他の特色は以下の
添付図面に基づく説明から理解されよう。
【０００７】
【実施例】１．図面の詳細な説明 図１は、書き込み動作モード中のパリティ検査回路の回
路図である。データバス５は、パリティ信号生成回路１
０に接続されている。好ましい実施例では、入力／出力
データバス５は 16 本の導体を有しており、各導体はデ
ータ信号のグループの１つを伝送する。データバス５の
各導体は、８個の排他的ＮＯＲ論理ゲート１０１の１方
の入力端子に接続されている。各排他的ＮＯＲゲート１
０１の出力端子は、４個の排他的ＮＯＲ論理ゲート１０
２の入力端子に接続されている。排他的ＮＯＲゲート１
０２の各出力端子は、２個の排他的ＮＯＲ論理ゲート１
０３の入力端子に接続されている。排他的ＮＯＲゲート
１０３の各出力端子は、排他的ＮＯＲ論理ゲート１０４
の入力端子に接続されている。パリティ生成回路１０の
出力端子である排他的ＮＯＲ論理ゲート１０４の出力端
子は、排他的ＯＲ論理ゲート１１の第１の入力端子に接
続されている。排他的ＯＲ論理ゲート１１の出力端子
は、ＮＡＮＤ論理ゲート１４の第１の入力端子と、マル
チプレクサ１９を通してカウンタ／レジスタ１２の入力
端子とに接続されている。カウンタ／レジスタ１２の出
力端子は、排他的ＯＲ論理ゲート１１の第２の入力端子
に接続されている。カウンタ１３はクロック信号 CLKを
受け、出力信号をＮＡＮＤ論理ゲート１４の第２の入力
端子へ供給する。ＮＡＮＤ論理ゲート１４の出力信号は
反転増幅器１５の入力端子に印加される。反転増幅器１
５は、論理「１」状態、または論理「０」状態を取る書
き込み専用( W ONLY )信号によって、それぞれ動作可能
にされたり、また動作不能にされたりする。反転増幅器
１５の出力信号が、パリティ（論理）信号である。
【０００８】図２は、読み出し動作モード中のパリティ
検査回路の回路図である。データバス５、パリティ信号
生成回路１０、カウンタ１３、カウンタ／レジスタ１
２、及びＮＡＮＤ論理ゲート１４は、図１について説明
したように接続されている。しかしながら、図１の反転
増幅器１５は最早書き込み専用信号によって動作可能に
されることはない。その代わりに、反転増幅器２１が M
REG-P 信号を受信する。この信号は、読み出されるデー
タグループのパリティを指示している。読み出し専用(
R ONLY )信号が、ＮＡＮＤ論理ゲート２０１の第１の入
力端子と、ＮＡＮＤ論理ゲート２０２の第１の入力端子
とに印加される。ＮＡＮＤ論理ゲート２０１の第２の入
力端子には、ＮＡＮＤ論理ゲート１４からの出力信号が
印加されている。反転増幅器２１からの出力信号はＮＡ
ＮＤ論理ゲート２０２の第２の入力端子に印加され、一
方カウンタ１３からの出力信号がＮＡＮＤ論理ゲート２
０２の第３の入力端子に印加されている。ＮＡＮＤ論理
ゲート２０１及び２０２の出力端子は、排他的ＯＲ論理
ゲート２０３の入力端子に接続されている。排他的ＯＲ
論理ゲート２０３の出力端子から、出力信号 PFLG が供
給される。
【０００９】図３は、本発明のリード・モディファイ・
ライト動作に使用されるパリティ検査回路の回路図であ
る。データバス５はパリティ信号生成回路１０に接続さ
れ、パリティ信号生成回路１０の出力端子は排他的ＯＲ
論理ゲート１１の第１の端子に接続されている。パリテ
ィ信号生成回路１０の出力端子は、マルチプレクサ１９
を通してカウンタ／レジスタ１２の入力端子にも接続さ
れている。カウンタ／レジスタ１２の出力端子は、排他
的ＯＲ論理ゲート１１の第２の入力端子に接続されてい
る。排他的ＯＲ論理ゲート１１の出力端子は、ＮＯＲ論
理ゲート３１の第１の入力端子に接続されている。ＮＯ
Ｒ論理ゲート３１の第２の入力端子にはリード・モディ
ファイ・ライト専用( RMW ONLY )信号が印加される。Ｎ
ＯＲ論理ゲート３１の出力端子は、反転増幅器３３の動
作不能端子（または動作可能端子）に接続されている。
反転増幅器３３は、論理「１」信号によって動作不能に
され、論理「０」信号によって動作可能にされる。ＮＯ
Ｒ論理ゲート３１の出力端子は、反転増幅器３２の動作
可能端子（または動作不能端子）にも接続されている。
反転増幅器３２は、論理「１」信号によって動作可能に
され、論理「０」信号によって動作不能にされる。 MRE
G-P 信号が、反転増幅器２１の入力端子に印加されてい
る。反転増幅器２１の出力端子は反転増幅器３３の入力
端子に接続され、反転増幅器３３の出力端子は反転増幅
器３２の入力端子に接続されている。反転増幅器３２の
出力端子は、反転増幅器２１の入力端子に接続されてい
る。
【００１０】２．好ましい実施例の動作 図１、２、及び３において、読み出し動作モード、書き
込み動作モード、及びリード・モディファイ・ライト動
作モードは、共通の構成要素の集合を共用している。各
図面において、各動作モード毎に使用されない構成要素
は破線で示してある。本発明は、メモリユニットとのイ
ンタラクションが、メモリユニットに順次に印加され
る、またはメモリユニットから順次に検索される、複数
のデータグループを含むようなパイプライン構造に最も
有利に使用される。あるシーケンスの各データグループ
がデータバス５を通して伝送されるにつれて、パリティ
信号生成回路は伝送されるデータグループのパリティを
決定する。書き込み動作の場合、カウンタ／レジスタ１
２が初期化される。この初期化されたカウンタ／レジス
タ１２は排他的ＯＲ論理ゲート１１の入力端子へ信号を
印加し、排他的ＯＲ論理ゲート１１の他方の入力端子に
印加される信号を通過させ得るようにする。第１のデー
タグループがデータバス５を通して伝送されると、パリ
ティ信号生成回路はパリティ信号を作る。このパリティ
信号は、（初期化された）排他的ＯＲ論理ゲート１１を
通してカウンタ／レジスタ１２へ印加される。カウンタ
／レジスタ１２へ印加されたパリティ信号はその中に記
憶され、排他的ＯＲ論理ゲート１１の入力へ印加され
る。第２のデータグループがデータバス５を通して伝送
されるとパリティ信号生成回路１０は第２のデータグル
ープのパリティを決定し、適切な信号を排他的ＯＲ論理
ゲート１１の端子へ印加する。第１のデータグループの
パリティ信号が第２の端子に印加されているので、排他
的ＯＲ論理ゲート１１の出力信号は第１及び第２の両デ
ータグループのパリティを組合わせたものになる。この
組合わせパリティ信号はカウンタ／レジスタ１２内に記
憶され、排他的ＯＲ論理ゲート１１の制御端子に印加さ
れる。各データグループがデータバス５を通して伝送さ
れるにつれて、カウンタ／レジスタ１２内に記憶される
組合わせパリティが更新され、全先行データグループの
組合わされたパリティを表すようになる。リード・モデ
ィファイ・ライト信号はマルチプレクサ１９の状態を変
化させるので、カウンタ／レジスタ１２の入力端子は、
排他的ＯＲ論理ゲート１１に接続される代わりに、排他
的ＮＯＲ論理ゲート１０４の出力端子に接続されるよう
になる。
【００１１】カウンタ１３はクロック( CLK ) 信号を受
信する。クロック信号は、データグループの伝送と同期
している。書き込み動作では、シーケンスの最終データ
グループを識別するクロック信号を受信すると、カウン
タ１３はＮＡＮＤ論理ゲート１４の入力に信号を供給
し、組合わされた、または結果的なパリティ信号を、デ
ータグループのそのシーケンスに関連するメモリユニッ
ト内に記憶させ得るようにする。読み出し動作では、デ
ータグループのそのシーケンスに関連する記憶位置( MR
EG-P )からのパリティ信号は、パリティ検査回路によっ
て生成されたデータグループのこのシーケンスのパリテ
ィと比較される。この比較が失敗に終わると、検索され
たデータ内にエラーが存在することを指示するフラグ(
PFLG )信号が生成される。カウンタ１３は、メモリユニ
ット記憶位置から検索されたデータ信号のシーケンスと
同期している CLK信号に応答し、ＮＡＮＤ論理ゲート１
４、及びＮＡＮＤ論理ゲート２０１及び２０２を動作可
能にし、フラグ信号を生成できるようにする。
【００１２】リード・モディファイ・ライト動作では、
データグループシーケンスの一部が変更される。データ
グループの全シーケンスを検索し、指定されたデータグ
ループを変更し、そして変更されたデータグループシー
ケンスを同一のメモリ位置内に記憶するのではなく、本
発明では、特定の（即ち、変更されるシーケンスから）
データグループが検索され、変更され、そして該データ
グループが検索された同一のメモリ位置内に記憶され
る。検索されたデータグループがどのように変化しても
（検索されたそのデータグループのためのパリティに変
化を生じさせる）、データグループの全シーケンスのた
めのパリティが変化する。記憶された（そして変更され
た）データグループシーケンスに関連するパリティ信号
に適切な変化を生じさせるために、この動作中の各検索
されたデータグループは、データバス５に印加される時
に、該データグループのために生成されたパリティ信号
を有している。このパリティ信号は、 RMW ONLY 信号に
よって作動させられたマルチプレクサ１９によってカウ
ンタ／レジスタ１２内に記憶される。データグループが
変更された後に、変更されたデータグループは、記憶の
ためにデータバス５に印加される時には、該データグル
ープのために生成されたパリティ信号を有している。こ
のパリティ信号はカウンタ／レジスタ１２内に記憶され
ているパリティ信号と比較される。もし２つの信号が異
なっていれば、MREGP 記憶位置内に記憶され、全データ
グループシーケンスに関連するパリティ信号は、反転増
幅器２１及び論理ゲート３１−３３によって逆論理状態
に変化させられる。このようにして、記憶されたデータ
信号のパリティは、関連する記憶されたデータグループ
のシーケンスと一致するようになる。
【００１３】以上に本発明を特に好ましい実施例に関し
て説明したが、当業者ならば本発明から逸脱することな
く好ましい実施例の構成要素を種々に変化させたり、等
価品と置換したりできることは明白であろう。更に、本
発明の本質的な教示から逸脱することなく、特定の状況
及び材料を本発明の教示に適合させるように変更するこ
とができる。以上の説明から明らかなように、本発明の
若干の面は例示した特定の細部に限定されるものではな
く、従って当業者ならば他の変更及び応用が考えられる
であろう。例えば、パリティ生成ユニットを排他的ＮＯ
Ｒ論理ゲートで実現しているが、このユニットは排他的
ＯＲ論理ゲートのような他の論理構成要素で同じように
実現することができる。従って、特許請求の範囲は、本
発明の思想及び範囲から逸脱しないように、全ての変更
及び応用をカバーしようとするものである。
【００１４】以上の記載に関連して、以下の各項を開示
する。 １．ダイナミックランダムアクセスメモリユニットに使
用するためのパリティ検査回路であって、データバス
と、上記データバスに接続され、上記データバスによっ
て伝送されるデータ信号グループによって決定されるパ
リティ信号を生成するパリティ信号生成ユニットと、生
成されたパリティ信号と、記憶されているパリティ信号
とを組合わせ、組合わされたパリティ信号を作るパリテ
ィ組合わせユニットと、複数のデータ信号グループが伝
送された後に、上記組合わされたパリティ信号の伝送を
可能ならしめるカウンタユニットと、を備えていること
を特徴とするパリティ検査回路。 ２．上記カウンタユニットは、クロック信号に応答する
ものである上記１項に記載のパリティ検査回路。 ３．書き込み信号に応答し、上記組合わされたパリティ
信号をあるメモリユニット位置に記憶させるゲートユニ
ットを更に備えている上記１に記載のパリティ検査回
路。 ４．記憶されたパリティ信号が第１の入力端子に印加さ
れている比較ユニットと、読み出し信号に応答し、組合
わされたパリティ信号を上記比較ユニットに印加するゲ
ートユニットとを更に備え、上記比較ユニットは、上記
組合わされたパリティ信号と上記記憶されたパリティ信
号とが同一ではない場合に、フラグ信号を出力端子に印
加するようになっている上記１に記載のパリティ検査回
路。 ５．上記パリティ組合わせユニットは比較ユニットとし
て構成され、２つの連続データ信号グループが上記デー
タバスに印加された時にエラー信号を生成する上記比較
ユニットは異なるパリティ信号を供給し、上記パリティ
検査ユニットは、ある記憶位置及び上記比較ユニットに
接続されていて上記エラー信号及びリード・モディファ
イ・ライト信号に応答して上記記憶位置に記憶されてい
る論理信号を変化させるゲートユニットを更に備えてい
る上記１項に記載のパリティ検査回路。 ６．上記パリティ生成ユニットは、排他的ＮＯＲ論理ゲ
ートを含んでいる上記１項に記載のパリティ検査回路。 ７．上記パリティ生成ユニットは、排他的ＯＲ論理ゲー
トを含んでいる上記１項に記載のパリティ検査回路。 ８．データバスを通して主メモリへ伝送されるデータグ
ループのシーケンスのパリティを検査する方法であっ
て、 ａ）第１のデータグループのための第１のパリティ信号
を生成する段階と、 ｂ）上記第１のパリティ信号を記憶されたパリティ信号
として記憶させる段階と、 ｃ）次の順次データグループのための次のパリティ信号
を生成する段階と、 ｄ）上記次のパリティ信号と上記記憶されたパリティ信
号とを組合わせて組合わされたデータ信号を作る段階
と、 ｅ）上記組合わされたデータ信号を上記記憶されたパリ
ティ信号として記憶させる段階と、 ｆ）最後の順次データグループのためのパリティ信号と
記憶されたパリティ信号とが組合わされて最後の組合わ
されたパリティ信号を形成するまで、上記段階ｃ）乃至
ｅ）を繰り返す段階と、 ｇ）書き込み動作の場合、上記最後の組合わされたパリ
ティ信号を、上記データグループのシーケンスに関連す
るメモリ位置内に記憶させる段階と、を備えていること
を特徴とする方法。 ９．ｈ）読み出し動作においては、上記最後の組合わさ
れたパリティ信号と上記データグループのシーケンスに
関連する関連パリティ信号とを比較する段階と、 ｉ）上記関連パリティ信号と上記最後の組合わされたパ
リティ信号とが同一ではない場合にフラグ信号を生成す
る段階と、を更に備えている上記８項に記載の方法。 １０．上記第１のデータグループは上記メモリユニット
から検索され、上記次の順次データグループは変更され
た第１のデータグループであって上記メモリユニット内
に記憶され、上記段階ｂ）及びｄ）乃至ｇ）を、 ｈ）上記第１のパリティ信号と上記次のパリティ信号と
を比較する段階と、 ｉ）上記関連パリティ信号と上記最後の組合わされたパ
リティ信号とが同一ではない場合に、上記メモリユニッ
ト内に記憶されている上記第１のデータグループがメン
バーであるデータグループシーケンスに関連するパリテ
ィ信号を逆論理状態に変化させる段階と、に置換するよ
うにした上記８項に記載の方法。 １１．データバスを通して処理ユニットと複数の順次デ
ータグループを交換するメモリユニットに使用するため
のパリティ検査回路であって、上記データバスに接続さ
れ、上記データバスを通して伝送される信号グループの
ためのパリティ信号を生成するパリティ生成ユニット
と、上記パリティ生成ユニットに接続され、第１の制御
信号に応答してパリティ信号と次の順次パリティ信号と
を組合わせて組合わされた信号を作り、第２の制御信号
に応答して上記パリティ信号と次の順次パリティ信号と
を比較して比較信号を作る組合わせユニットと、比較ユ
ニットと、書き込み信号に応答して組合わされたパリテ
ィ信号を上記メモリユニット内の記憶セルに印加し、読
み出し信号に応答して組合わされた信号を上記比較ユニ
ットに印加するゲートユニットと、を備えていることを
特徴とするパリティ検査回路。 １２．上記比較ユニットは、上記メモリユニットから検
索されたデータグループのシーケンスに応答して生成さ
れた組合わされたパリティ信号と、上記メモリユニット
から検索された上記データグループのシーケンスに関連
する記憶されたパリティ信号とを比較し、上記比較ユニ
ットは上記比較が失敗である場合にはフラグ信号を生成
する上記１１項に記載のパリティ検査回路。 １３．上記第２の制御信号はリード・モディファイ・ラ
イト信号であり、上記パリティ検査回路は、上記比較信
号に応答して上記メモリユニット内に記憶されているパ
リティ信号の論理状態を変更する変化手段を更に備え、
上記メモリユニット内に記憶されている上記パリティ信
号は変更される上記データグループに関連付けられてい
る上記１１に記載のパリティ検査回路。 １４．上記パリティ生成ユニットは、複数の排他的ＯＲ
論理ゲートからなる上記１１に記載のパリティ検査回
路。 １５．上記ゲート回路は、クロック信号に応答するよう
になっている上記１１に記載のパリティ検査回路。 １６．上記複数の順次データグループは、上記クロック
信号と同期している上記１５に記載のパリティ検査回
路。 １７．上記組合わせユニットは、パリティ信号を記憶す
るためのカウンタ／レジスタユニットと、第１の入力端
子が上記パリティ生成ユニットに接続されているＯＲ論
理ゲートと、上記第１の制御信号に応答して上記ＯＲ論
理ゲートからの出力信号を上記カウンタ／レジスタユニ
ットに印加し、上記第２の制御信号に応答して上記パリ
ティ生成ユニットからの出力信号を上記カウンタ／レジ
スタユニットに印加するマルチプレクサと、を含んでい
る上記１１に記載のパリティ検査回路。 １８．ダイナミックランダムアクセスメモリユニットに
おいて、パリティ検査論理回路は入力／出力データバス
上を伝送される各信号グループ毎にパリティ信号を生成
するパリティ信号生成回路を含む。データバス上のデー
タグループのシーケンスのために各データグループ毎に
パリティ信号が生成され、このパリティ信号は先行の１
または複数のデータグループのために生成されたパリテ
ィ信号と組合わされる。読み出し動作の場合には、検索
されたデータグループの各シーケンス毎にパリティ信号
が生成され、先行シーケンスのデータグループの１また
は複数のパリティ信号と組合わされる。得られたパリテ
ィ信号はデータグループシーケンスに関連するパリティ
信号と比較され、メモリユニット内に記憶され、そして
両パリティ信号が同一でない場合にはフラグ信号が生成
される。書き込み動作の場合には、全てのデータグルー
プのための得られたパリティ信号が、メモリユニットの
そのデータグループのシーケンスに関連する位置内に記
憶される。リード・モディファイ・ライト動作の場合に
は、検索された各データ信号のために生成されたパリテ
ィ信号が生成されたパリティ信号と比較されてそのメモ
リ位置内に書き込まれる。信号が一致しない時には、検
索され、記憶された信号を含むそのシーケンスに関連す
るメモリユニット内の組合わされたパリティ信号が、逆
の論理状態に変化させられる。
【図面の簡単な説明】
【図１】本発明のパリティ検査論理回路の書き込み動作
モード時の回路図である。
【図２】本発明のパリティ検査論理回路の読み出し動作
モード時の回路図である。
【図３】本発明のパリティ検査論理回路のリード・モデ
ィファイ・ライト動作モード時の回路図である。
【符号の説明】
５ データバス １０ パリティ信号生成回路 １１ 排他的ＯＲ論理ゲート １２ カウンタ／レジスタ １３ カウンタ １４ ＮＡＮＤ論理ゲート １５ 反転増幅器 １９ マルチプレクサ ２１ 反転増幅器 ３１ ＮＯＲ論理ゲート ３２、３３ 反転増幅器 １０１、１０２、１０３、１０４ 排他的ＮＯＲ論理ゲ
ート ２０１、２０２ ＮＡＮＤ論理ゲート ２０３ 排他的ＯＲ論理ゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ダイナミックランダムアクセスメモリユニ
    ットに使用するためのパリティ検査回路であって、 データバスと、 上記データバスに接続され、上記データバスによって伝
    送されるデータ信号グループによって決定されるパリテ
    ィ信号を生成するパリティ信号生成ユニットと、 生成されたパリティ信号と、記憶されている信号とを組
    合わせ、組合わされたパリティ信号を作るパリティ組合
    わせユニットと、 複数のデータ信号グループが伝送された後に、上記組合
    わされたパリティ信号の伝送を可能ならしめるカウンタ
    ユニットと、を備えていることを特徴とするパリティ検
    査回路。
  2. 【請求項２】データバスを通して主メモリへ伝送される
    データグループのシーケンスのパリティを検査する方法
    であって、 ａ）第１のデータグループのための第１のパリティ信号
    を生成する段階と、 ｂ）上記第１のパリティ信号を記憶されたパリティ信号
    として記憶させる段階と、 ｃ）次の順次データグループのための次のパリティ信号
    を生成する段階と、 ｄ）上記次のパリティ信号と上記記憶されたパリティ信
    号とを組合わせて組合わされたデータ信号を作る段階
    と、 ｅ）上記組合わされたデータ信号を上記記憶されたパリ
    ティ信号として記憶させる段階と、 ｆ）最後の順次データグループのためのパリティ信号と
    記憶されたパリティ信号とが組合わされて最後の組合わ
    されたパリティ信号を形成するまで、上記段階ｃ）乃至
    ｅ）を繰り返す段階と、 ｇ）書き込み動作の場合、上記最後の組合わされたパリ
    ティ信号を、上記データグループのシーケンスに関連す
    るメモリ位置内に記憶させる段階と、を備えていること
    を特徴とする方法。
JP9060397A 1996-03-21 1997-03-14 ダイナミックｒａｍ内のパリティ検査論理回路用装置及び方法 Pending JPH09330274A (ja)

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