JPH09330595A

JPH09330595A - 半導体記憶装置及びデータ処理装置

Info

Publication number: JPH09330595A
Application number: JP8145499A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Kazuhiko Kajitani; 一彦梶谷; Tomonori Sekiguchi; 知紀関口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-07
Filing date: 1996-06-07
Publication date: 1997-12-22

Abstract

(57)【要約】【課題】消費電力の低減とを図るための技術を提供す
ることにある。【解決手段】メモリアクセスにかかるメモリブロック
が不揮発性動作モードである場合にそのメモリブロック
をリコールしてダイナミック動作モードで使用し、ダイ
ナミック動作モードに変更されたメモリブロックの数
が、予め定められた数に達した時点で、ダイナミック動
作モードへの切換えが最も古いメモリブロックを不揮発
性動作モードに切換え可能な制御手段（２８）を含んで
半導体記憶装置を構成し、リフレッシュを要するメモリ
ブロックの数を低減することにより、半導体記憶装置の
消費電力の低減化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリセル
が強誘電体薄膜によるキャパシタを含んで形成され半導
体記憶装置に関し、例えばパーソナルコンピュータやワ
ークステーションなどのデータ処理装置に適用して有効
な技術に関する。

【０００２】

【従来の技術】ＰＺＴ（ｌｅａｄｚｉｒｃｏｎａｔｅ
ｔｉｔａｎａｔｅ）などのようにペロブスカイト型の
結晶構造を有する強誘電体の分極特性を利用して不揮発
性動作を行うメモリとして強誘電体メモリが知られてい
る。不揮発性動作が行われることから強誘電体メモリを
備えたパーソナルコンピュータ等においては、電源を再
投入すると直ちに電源を切ったときの状態に戻すことが
でき、しかも、バッテリーで記憶情報のバックアップを
行う必要もない。

【０００３】しかしながら、強誘電体メモリにおいて
は、分極反転動作が伴うことから、その書換え回数が制
限され、パーソナルコンピュータのメインメモリなどの
ようにランダムアクセスを行う用途では１０年間使用す
ることができない。ＰＺＴなどの強誘電体で形成される
メモリセルは、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）のメモリセルとしても機能することを
利用して、基本的にメモリに通電されている状態では通
常のＤＲＡＭと同様にリード・ライト動作を行い、電源
を遮断するときには強誘電体の分極特性を利用して不揮
発性動作させるような使い方が有効とされる。

【０００４】強誘電体の分極特性を利用して不揮発性動
作させるモードを「不揮発性動作モード」と称し、キャ
パシタの電荷蓄積機能を利用して揮発性動作させるモー
ドを「ダイナミック動作モード」と称する。ダイナミッ
ク動作モードは、通常のＤＲＡＭと同じに動作するため
所定の時間間隔で記憶情報のリフレッシュが必要とされ
る。このようにメモリセルが、ＰＺＴなどの強誘電体薄
膜によるキャパシタを含んで形成されていて、上記のよ
うに不揮発性動作モードとダイナミック動作モードとを
実現する半導体メモリを「シャドーＲＡＭ」と称する。

【０００５】尚、シャドーＲＡＭについて記載された文
献の例としては、特開平７−２１７８４号公報がある。

【０００６】

【発明が解決しようとする課題】シャドーＲＡＭのダイ
ナミック動作モードにおいては、分極反転を伴わないた
め、記憶データの読出し速度は早く、読出し回数の制限
も無い。そのため、一般的にはシャドーＲＡＭへの電源
投入後にシャドーＲＡＭにおける全てのメモリセルをダ
イナミック動作モードに切換え、電源切断直前にダイナ
ミック動作モードから揮発モードへ切換えるようにして
いる。しかしながら、電源投入直後にシャドーＲＡＭに
おける全てのメモリセルをダイナミック動作モードに切
換えてしまうと、その状態ではダイナミック動作モード
ＤＲＡＭと同様にリフレッシュ動作が必要であるから、
消費電力が多くなり、誘電体メモリの特徴点である低消
費電力の利点が半減されてしまう。

【０００７】本発明の目的は、高速アクセス及びメモリ
セルの膜疲労の低減と、消費電力の低減とを図るための
技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、メモリアクセスにかかるメモリ
ブロックが不揮発性動作モードである場合にそのメモリ
ブロックをリコールしてダイナミック動作モードで使用
し、ダイナミック動作モードに変更されたメモリブロッ
クの数が、予め定められた数に達した時点で、ダイナミ
ック動作モードへの切換えが最も古いメモリブロックを
不揮発性動作モードに切換え可能な制御手段（２８）を
含んで半導体記憶装置を構成する。

【００１１】上記した手段によれば、ダイナミック動作
モードに変更されたメモリブロックの数が、予め定めら
れた数に達した時点で、ダイナミック動作モードへの切
換えが最も古いメモリブロックが不揮発性動作モードに
切換えられ、このことが、全てのメモリブロックをダイ
ナミック動作モードで使用する場合に比べて、リフレッ
シュを要するメモリブロックの数を低減し、半導体記憶
装置の消費電力の低減化を達成する。

【００１２】また、メモリアクセスにかかるメモリブロ
ックが不揮発性動作モードである場合にそのメモリブロ
ックをリコールしてダイナミック動作モードで使用し、
ダイナミック動作モードに変更されてから所定時間経過
したメモリブロックについて不揮発性動作モードに切換
え可能な制御手段（２８）を含んで半導体記憶装置を構
成する。この場合、ダイナミック動作モードに変更され
てから所定時間経過したメモリブロックについて不揮発
性動作モードに切換えることで、リフレッシュを要する
メモリブロックの数を低減し、消費電力の低減化を達成
する。

【００１３】このとき、上記メモリブロックの現在の状
態が不揮発性動作モードであるか、ダイナミック動作モ
ードであるかの識別情報を記憶可能な記憶手段（１５）
を設けることができ、そして、上記制御手段は、上記記
憶手段に記憶されている識別情報を参照して上記メモリ
ブロックの動作モード判別を行うモード判定回路（１
４）と、上記モード判定手段の判定結果に基づいてモー
ド切換えを行うモード切換回路（１２）と、上記モード
切換回路によるモード切換えに応じて上記記憶手段の識
別情報の書換えを行う書換え手段（２９）とを含んで構
成することができる。

【００１４】また、メモリバンクが、複数のメモリセル
が強誘電体薄膜によるキャパシタを含んで形成されて、
上記強誘電体の分極特性を利用した不揮発性動作モード
と、上記キャパシタの電荷蓄積機能を利用したダイナミ
ック動作モードとを実現可能な半導体記憶装置によって
メモリバンクが形成される場合には、メモリアクセスに
かかるメモリバンクが不揮発性動作モードである場合に
そのメモリバンクをリコールしてダイナミック動作モー
ドで使用し、ダイナミック動作モードに変更されたメモ
リバンクの数が、予め定められた数に達した時点で、ダ
イナミック動作モードへの切換えが最も古いメモリバン
クを不揮発性動作モードに切換え可能なメモリコントロ
ーラ（３２０）を設けてデータ処理装置を構成すること
ができる。ダイナミック動作モードとされる半導体記憶
装置の数をバンク単位で調整することで、リフレッシュ
を要するメモリブロックの数を低減し、メモリモジュー
ル全体としての消費電力の低減化を達成する。

【００１５】さらに、メモリアクセスにかかるメモリバ
ンクが不揮発性動作モードである場合にそのメモリバン
クをリコールしてダイナミック動作モードで使用し、ダ
イナミック動作モードに変更されてから所定時間経過し
たメモリバンクについて不揮発性動作モードに切換え可
能なメモリコントローラ（３２０）を含んでデータ処理
装置を構成することができる。

【００１６】

【発明の実施の形態】図２には本発明にかかるデータ処
理装置の一例であるパーソナルコンピュータが示され
る。

【００１７】図２に示されるパーソナルコンピュータ
は、特に制限されないが、システムバスＳＢＵＳを介し
て、ＭＰＵ（マイクロ・プロセッシング・ユニット）３
１、メモリコントローラ３２、ＲＯＭ（リード・オンリ
・メモリ）３４、周辺装置制御部３５、表示系３６など
が、互いに信号のやり取り可能に結合される。メモリコ
ントローラ３２にはメモリバスＭＢＵＳを介して第１メ
モリ３３ａ、第２メモリ３３ｂが結合される。第メモリ
３３ａ、及び第２メモリＲＡＭ３３ｂは互いに別チップ
とされ、メモリコントローラ３２の制御によってチップ
選択が行われることで、ＭＰＵ３１などからのメモリア
クセスが可能とされる。ハードディスクは特に設けられ
ていない。これは第１メモリ３３ａ、第２メモリ３３ｂ
がハードディスクと同等の不揮発性記憶媒体としての機
能を有するからである。また、ＭＰＵ３１での演算処理
の作業領域などとして使用されるメインメモリ、上記第
１メモリ３３ａ，３３ｂによって実現される。

【００１８】上記ＭＰＵ３１は、本システムの論理的中
核とされ、主として、アドレス指定、情報の読み出しと
書き込み、データの演算、命令のシーケンス、割り込の
受付け、記憶装置と入出力装置との情報交換の起動等の
機能を有し、演算制御部や、バス制御部、メモリアクセ
ス制御部などから構成される。ＲＯＭ３４には、各種プ
ログラムやデータが記憶される。周辺装置制御部３５に
は、有線通信を可能とするモデム３８や、キー入力のた
めのキーボード３９などが結合されている。

【００１９】図１３には、上記第１メモリ３３ａ，３３
ｂのチップ構成が模式的に示される。図１３に示される
ように、第１メモリ３３ａ，３３ｂは、それぞれＤＲＡ
Ｍ部４０とシャドーＲＡＭ部４１とが、公知の半導体製
造技術により単結晶シリコンなどの一つの半導体基板に
形成される。

【００２０】ＤＲＡＭ部４０は、基本的にはランダムア
クセスが可能な通常のＤＲＡＭと同一構成とされ、デー
タ装置装置におけるメインメモリとして機能する。

【００２１】すなわち、ＤＲＡＭ部４０は、複数個のダ
イナミック型メモリセルをマトリクス配置して成るメモ
リセルアレイであり、メモリセルの選択端子はロウ方向
毎にワード線に結合され、メモリセルのデータ入力端子
はカラム方向毎に相補データ線に結合される。そしてそ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路を介して相補コモンデータ線に共通接続される。
一つのメモリサイクル（ＲＡＳ＊クロックの１周期）中
に読出し、あるいは書込みの一方の動作のみを可能とす
るため、ロウアドレスストローブ信号ＲＡＳ＊の立下り
時点でロウアドレスを、カラムアドレスストローブ信号
ＣＡＳ＊の立下り時点でカラムアドレスを内部回路に取
込むようにし、ライトイネーブル信号ＷＥ＊の状態によ
って当該サイクルが書込みサイクルか読出しサイクルか
の判断を可能としている。

【００２２】シャドーＲＡＭ部４１は、バックアンプの
ための電源が不要な不揮発性記憶手段としての特徴を活
かしてハードディスクの代りに使用される。すなわち、
シャドーＲＡＭ部４１にはプログラムファイルや各種デ
ータファイルが格納されており、そのプログラムファイ
ルや各種データファイルは、ＭＰＵ３１の制御により、
必要に応じてＤＲＡＭ部４０にロードされる。

【００２３】図１には上記シャドーＲＡＭ部４１の構成
例が示される。

【００２４】複数のメモリセルがアレイ状に配列されて
成るメモリセルアレイ２２が設けられる。メモリセルア
レイ２２には複数のワード線ＷＬと複数のビット線ＢＬ
とが交差するように配置され、メモリセルは、このワー
ド線ＷＬと複数のビット線ＢＬの交差する箇所に配置さ
れる。メモリセルは、特に制限されないが、ＰＺＴなど
の強誘電体薄膜によって形成され、そのため、強誘電体
の分極特性を利用して不揮発性動作モードと、強誘電体
によって形成されたキャパシタの電荷蓄積機能を利用し
たダイナミック動作モードが実現される。特に制限され
ないが、メモリセルアレイ２２は、全体の記憶容量が６
４Ｍｂｉｔ（キロ・ビット）とされるとき、それぞれ５
１２Ｋｂｉｔの記憶容量を有する１２５個のサブアレイ
に分割される。

【００２５】メモリセルアレイ２２に対応してロウデコ
ーダ１９が配置され、ワード線ＷＬを選択レベルに駆動
するための信号が生成される。また、メモリセルアレイ
２２に対応してセンスアンプ群２０が配置され、メモリ
セルから出力された微小信号（メモリセルデータ）がセ
ンスアンプ群２０によって増幅されるようになってい
る。カラムアドレスをデコードするためのカラムデコー
ダ２１が配置され、このカラムデコーダ２１からの出力
信号に基づいて上記メモリセルアレイ２２における複数
のビット線が選択されて、後段のメインアンプ２３に結
合されるようになっている。さらに、外部入出力端子Ｉ
／Ｏから入力された書込み信号を内部に取込むための入
力バッファ２５、上記メインアンプ２６の出力信号を上
記外部入出力端子Ｉ／Ｏを介して外部出力するための出
力バッファ２６が設けられている。

【００２６】外部からのメモリアクセスのために取込ま
れるクロック信号として、ロウアドレスの有効性を示す
ロウアドレスストローブ信号ＲＡＳ＊（この明細書にお
いて＊印はロウアクティブ又は信号反転を示す）、及び
カラムアドレスの有効性を示すカラムアドレスストロー
ブ信号ＣＡＳ＊、データの書込み指示のためのライトイ
ネーブル信号ＷＥ＊、データ出力指示のためのアウトプ
ットイネーブル信号ＯＥ＊などがあり、それらが制御部
２８に入力されることで、各部の動作制御信号が生成さ
れるようになっている。

【００２７】外部からのメモリアクセスのために入力さ
れるアドレスＡｄｄは、アドレスバッファ１７を介し
て、ラッチ回路１６，１８にラッチされるようになって
いる。アドレスＡｄｄの取込みはアドレスマルチ方式と
され、ロウアドレスストローブ信号ＲＡＳ＊がローレベ
ルにアサートされた期間において入力されたアドレスＡ
ｄｄがロウアドレスとしてラッチ回路１８にラッチさ
れ、また、カラムアドレスストローブ信号ＣＡＳ＊がロ
ーレベルにアサートされた期間において入力されたアド
レスＡｄｄがカラムアドレスとしてラッチ回路１６にラ
ッチされるようになっている。

【００２８】ラッチ回路１８にラッチされたロウアドレ
スは、上記ロウデコーダ１９に伝達される。一方、ラッ
チ回路１６にラッチされたカラムアドレスは、上記カラ
ムデコーダ２１に伝達される。

【００２９】上記制御部２８は、リフレッシュ動作時の
消費電力の低減を図るため、特に制限されないが、メモ
リアクセスにかかるメモリブロックが不揮発性動作モー
ドである場合にそのメモリブロックをリコールしてダイ
ナミック動作モードで使用し、ダイナミック動作モード
に変更されたメモリブロックの数が、予め定められた数
に達した時点で、ダイナミック動作モードへの切換えが
最も古いメモリブロックについて順次不揮発性動作モー
ドに切換えるように各部を制御する。つまり、電源投入
直後に、メモリセルアレイ２２における全てのメモリブ
ロックをダイナミック動作モードにしてしまうと、全て
のメモリブロックについてリフレッシュを行わなければ
ならず、そうすると消費電力が増大するので、全てのメ
モリブロックをダイナミック動作モードにするのではな
く、上記のようにダイナミック動作モードに変更された
メモリブロックの数が、予め定められた数に達した時点
で、ダイナミック動作モードへの切換えが最も古いメモ
リブロックについて順次不揮発性動作モードに切換える
ように各部を制御することで、ダイナミック動作モード
にされているメモリブロックの数を制限するようにして
いる。リフレッシュは、ダイナミック動作モードのメモ
リブロックについて行えば良いから、上記のようにダイ
ナミック動作モードのメモリブロック数を制限すること
により、消費電力の低減を図ることができる。

【００３０】さらに、レジスタ１５が設けられ、このレ
ジスタ１５には、メモリブロックの現在の状態が不揮発
性動作モードであるか、ダイナミック動作モードである
かの識別情報の記憶エリアが形成される。また、この識
別情報には不揮発性動作モードからダイナミック動作モ
ードに変更（リコール）された順番の情報（「リコール
順番情報」と称する）が付帯されている。識別情報の記
憶エリアは、メモリブロック数に対応するフラグビット
とされ、特に制限されないが、フラグビットとして論理
値“１”が設定されていたら、それに対応するメモリブ
ロックが不揮発性モードであることを示し、フラグビッ
トとして論理値“０”が設定されていたら、それに対応
するメモリブロックがダイナミック動作モードであるこ
とを示している。

【００３１】上記制御部２８は、特に制限されないが、
クロック発生回路１１、モード切換回路１２、リフレッ
シュカウンタ１３、モード判定回路１４、及びレジスタ
書換回路２９を含む。

【００３２】モード判定回路１４は、メモリアクセスに
かかるメモリブロックの現在の動作モードを、レジスタ
１５に記憶されている識別情報を参照して判定する機能
を有する。また、モード判定回路１４では、上記モード
判定とは別に、レジスタ１５内の識別情報に基づいて、
ダイナミック動作モードになっているメモリブロックの
数が、予め設定された数に達したか否かの判別が行わ
れ、この判別において、ダイナミック動作モードになっ
ているメモリブロックの数が、予め設定された数に達し
たと判断された場合には、モード切換回路１２によっ
て、ダイナミック動作モードへの切換えが最も古いメモ
リブロックについて不揮発性動作モードへの切換えが行
われる。そのようなモード切換えにおいては、レジスタ
書換回路２９によりレジスタ１５内の識別情報の書換え
が行われる。

【００３３】クロック発生回路１１は、外部から入力さ
れたロウアドレスストローブ信号ＲＡＳ＊やカラムアド
レスストローブ信号ＣＡＳ＊に基づいて内部動作制御の
ための各種タイミング信号を生成する。内部動作制御の
ための各種タイミング信号として、ラッチ回路１６，１
８のラッチタイミング信号が挙げられる。ダイナミック
動作モードにおけるメモリブロックのリフレッシュタイ
ミングは、ロウアドレスストローブ信号ＲＡＳ＊、及び
カラムアドレスストローブ信号ＣＡＳ＊の組合わせによ
って指定される。つまり、ロウアドレスストローブ信号
ＲＡＳ＊がローレベルにアサートされる前にカラムアド
レスストローブ信号ＣＡＳ＊がローレベルにアサートさ
れることによってＣＢＲリフレッシュが指示され、リフ
レッシュ起動信号ＣＢＲがネゲートさることで、リフレ
ッシュサイクルが起動される。リフレッシュは、リフレ
ッシュカウンタ１３のカウント出力に基づいてワード線
が順次選択レベルに駆動されることで可能とされる。リ
フレッシュが必要なのはダイナミック動作モードにされ
ているメモリブロックであり、不揮発性動作モードのメ
モリブロックについてはリフレッシュ動作は不要である
から、そのようなメモリブロックについてはリフレッシ
ュは行われない。

【００３４】尚、内部電源発生回路２４が設けられ、外
部から与えられた高電位側電源Ｖｃｃ、及び低電位側電
源Ｖｓｓに基づいて、内部回路の動作に必要な各種レベ
ルの内部電源が生成される。

【００３５】次に、シャドーＲＡＭ部４１の各部の詳細
な構成を説明する。

【００３６】図３には、メモリセルアレイ２２の構成例
がそれの周辺回路との関係で示される。図３に示される
メモリセルアレイ２２は、特に制限されないが、メモリ
セルのプレートが共通化されたＶｃｃ／２プレート共通
シャドーＲＡＭの一例とされる。

【００３７】メモリセルアレイ２２は、図３に代表的に
示されるメモリブロックＭＢ０，ＭＢ１を含む複数のメ
モリブロックによって形成される。図１３に示されるシ
ャドーＲＡＭ部４１は、１９個のメモリブロックによっ
て形成される。複数のメモリブロックは全て同一構成と
されるため、ここではメモリブロックＭＢ０についての
み詳細に説明する。

【００３８】メモリブロックＭＢ０は、図３において代
表的に示されるように複数のワード線ＷＬ０〜ＷＬ２
と、それに交差するように配置された複数の相補ビット
線ＢＬＴ０，ＢＬＢ０、ＢＬＴ１，ＢＬＢ１，ＢＬＴ
２，ＢＬＢ２と、ワード線とビット線の交差する箇所に
配置されたメモリセルＭＣとを含む。一つのメモリブロ
ックは、５１２Ｋｂｉｔ（＝５１２ワード×１０２４ペ
ア）とされる。

【００３９】全てのメモリセルＭＣは同一構成とされる
ため、そのうちの一つについて詳述する。メモリセルＭ
Ｃは、特に制限されないが、ＰＺＴなどの強誘電体薄膜
によって形成されたキャパシタ１３１と、それに結合さ
れたｎチャンネル型ＭＯＳトランジスタ１３２とから成
る。キャパシタ１３１の他方の電極は、プレート電極と
称され、このプレート電極にはプレート電位ＶＰＬが印
加されるようになっている。プレート電位ＶＰＬは、特
に制限されないが、高電位側電源Ｖｃｃの半分の電圧レ
ベルすなわち、Ｖｃｃ／２レベルとされる。

【００４０】図１２には上記メモリセルＭＣの断面が示
される。

【００４１】ＭＯＳトランジスタのゲート酸化膜に、対
応するワード線ＷＬ０，ＷＬ１が結合される。ＭＯＳト
ランジスタはプラグｐｌｕｇを介してビット線に結合さ
れる。キャパシタ１３１は、蓄積電極によって強誘電体
膜を挟んで成る。蓄積電極の一方は、プレート電位ＶＰ
Ｌを供給するための共通プレート線に共通接続される。
さらに、共通プレート線には、絶縁膜を介して第１金属
配線Ｍ１、及び第２金属配線Ｍ２が積層される。

【００４２】図４には上記センスアンプＳＡＣ、プリチ
ャージ回路ＰＣＣ，カラムスイッチ回路ＣＳＷの構成例
が示される。

【００４３】図１に示されるセンスアンプ群２０を形成
する複数のセンスアンプＳＡＣ、プリチャージ回路ＰＣ
Ｃ，カラムスイッチ回路ＣＳＷはそれぞれ互いに同一構
成とされ、複数個の単位回路によって形成される。ここ
では、代表的に相補ビット線ＢＬＴ０，ＢＬＢ０に対応
するものについて詳細に説明する。

【００４４】センスアンプＳＡＣは、特に制限されない
が、ｎチャンネル型ＭＯＳトランジスタＱ１１，Ｑ１
２、及びｐチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４が結合されて成るフリップフロップとされる。ＭＯ
ＳトランジスタＱ１１，Ｑ１２の直列接続ノードにはセ
ンスアンプ起動信号ＳＮが入力され、ＭＯＳトランジス
タＱ１３，Ｑ１４の直列接続ノードにはセンスアンプ起
動信号ＳＰが入力されるようになっている。センスアン
プ起動信号ＳＮがハイレベル、センスアンプ起動信号Ｓ
Ｐがローレベルになったとき、このセンスアンプＳＡＣ
は動作状態とされ、そのとき、相補ビット線ＢＬＴ０，
ＢＬＢ０間の微小信号が、高電位側電源Ｖｃｃレベル、
及び低電位側電源Ｖｓｓレベルにまで増幅される。

【００４５】プリチャージ回路ＰＣＣは、相補ビット線
ＢＬＴ０，ＢＬＢ０間を短絡するように接続されたｎチ
ャンネル型ＭＯＳトランジスタＱ１５、及びｎチャンネ
ル型ＭＯＳトランジスタＱ１６，Ｑ１７とから成る。ｎ
チャンネル型ＭＯＳトランジスタＱ１６，Ｑ１７は直列
接続され、その直列接続箇所にプリチャージ電圧ＶＰＣ
が印加されるようになっている。また、ｎチャンネル型
ＭＯＳトランジスタＱ１５，Ｑ１６，Ｑ１７のゲート電
極にはプリチャージ制御信号ＰＣが入力されるようにな
っている。このプリチャージ制御信号ＰＣがハイレベル
にアサートされたとき、相補ビット線ＢＬＴ０，ＢＬＢ
０のプリチャージが行われる。プリチャージ電圧ＶＰＣ
は、ダイナミック動作モード時のアクセスにおいては、
Ｖｃｃ／２レベルとされるが、不揮発性動作モードにお
いては、その動作のためにワード選択直前で一時的に低
電位側電源Ｖｓｓレベルとされる。

【００４６】カラムスイッチ回路ＣＳＷはｎチャンネル
型ＭＯＳトランジスタＱ１８，Ｑ１９が結合されて成
る。このｎチャンネル型ＭＯＳトランジスタＱ１８，Ｑ
１９のゲート電極には、図１に示されるカラムデコーダ
１１においてカラムアドレスをデコードして得たカラム
選択信号ＹＳ０が入力されるようなっており、カラム選
択信号ＹＳ０がハイレベルの状態で、ｎチャンネル型Ｍ
ＯＳトランジスタＱ１８，Ｑ１９がオンされて、相補ビ
ット線ＢＬＴ０，ＢＬＢ０の信号が相補コモン線ＣＩ０
Ｔ，ＣＩ０Ｂに伝達される。

【００４７】図５にはモード切換回路１２の構成例が示
される。

【００４８】図５に示されるように、モード切換回路１
２は、複数のメモリブロックＭＢ０，ＭＢ１に対応する
複数のインバータＩＮＶ０，ＩＮＶ１を含む。インバー
タＩＮＶ０は、Ｖｃｃ／２に結合されたｐチャンネル型
ＭＯＳトランジスタＱ１と、低電位側電源Ｖｓｓに結合
されたｎチャンネル型ＭＯＳトランジスタＱ２とが直列
接続されて成り、インバータＩＮＶ１は、Ｖｃｃ／２に
結合されたｐチャンネル型ＭＯＳトランジスタＱ３と、
低電位側電源Ｖｓｓに結合されたｎチャンネル型ＭＯＳ
トランジスタＱ４とが直列接続されて成る。

【００４９】不揮発性動作モードとダイナミック動作モ
ードとの切換えはビット線プリチャージレベルで行われ
る。図１に示されるモード判定回路１４によりリコール
信号Ｒｅｃ０（０）がハイレベルにされると、ビット線
プリチャージレベル（ＶＣＰ（０））は低電位側電源Ｖ
ｓｓとされ、それによりメモリブロックＭＢ０は不揮発
性モードとされる。それとは逆にモード判定回路１４に
よりリコール信号Ｒｅｃａｌｌ（０）がローレベルにさ
れると、ビット線プリチャージレベル（ＶＣＰ（０））
はＶｓｓ／２とされ、それによりダイナミック動作モー
ドとされる。同様にリコール信号Ｒｅｃ１によってメモ
リブロックＭＢ１についての動作モードを切換えること
ができる。

【００５０】尚、低電位側電源Ｖｓｓに代えて高電位側
電源Ｖｃｃを使用するようにしても良い。

【００５１】次に、図６〜図１１を参照して、上記構成
の動作を説明する。

【００５２】図６にはメモリアクセスの流れが示され
る。

【００５３】アドレスＡｄｄが入力されると（ステップ
Ｓ６１）、そのアドレスによって選択されるブロックの
モード判定が行われる（ステップＳ６２）。このモード
判定は、モード判定回路１４により、レジスタ１５の識
別情報が参照されることで行われる。このモード判定に
おいて、選択ブロックが不揮発性動作モードであると判
断された場合には、そのブロックについてのリコール動
作が行われて（ステップＳ６４）、ダイナミック動作モ
ードに切換えられた後に、外部入出力端子Ｉ／Ｏを介し
てデータの入出力が可能とされる。メモリセルアレイへ
のデータ書込みの場合には、ライトイネーブル信号ＷＥ
＊がローレベルにアサートされ、その場合の入力データ
が対応するメモリセルＭＣに書き込まれる。また、ライ
トイネーブル信号ＷＥ＊がハイレベルにネゲートされた
状態では、対応するメモリセルＭＣからのデータ読出し
が可能とされる。

【００５４】また、上記ステップＳ６４のリコール動作
によって不揮発性動作モードからダイナミック動作モー
ドに切換えられた場合、それが後の動作モード判定に反
映されるように、レジスタ書換回路２９により、レジス
タ１５の書換え、つまり識別情報のフラグビットの論理
反転が行われる（ステップＳ６６）。この識別情報の書
換えの際に、そのメモリブロックのリコール順番情報が
付加される。

【００５５】また、上記ステップＳ６２の動作モード判
別において、アドレスによって選択されたメモリブロッ
クがダイナミック動作モードであると判断された場合に
は、そのまま揮発動作モードでのメモリアクセスが行わ
れ（ステップＳ６３）、データの入出力が可能とされる
（ステップＳ６５）。

【００５６】そのようにして、外部からアドレスが入力
される毎に、対応するメモリブロックのモード判定が行
われて、不揮発性動作モードならダイナミック動作モー
ドへの切換えが行われる。さらに、ダイナミック動作モ
ードになっているメモリブロック数が所定の値に達した
場合には、レジスタ１５内の識別情報に付加されたリコ
ール順番情報に基づいて、ダイナミック動作モードへの
切換えが最も古いメモリブロックが選択的に不揮発性動
作モードに切換えられる。この動作モード切換えが行わ
れると、そのことを後の動作モード判定に反映させるた
めに、レジスタ書換回路２９により、レジスタ１５にお
いて対応するフラグビットの論理が反転される。

【００５７】このように、ダイナミック動作モードにな
っているメモリブロック数が所定の値に達した場合に、
ダイナミック動作モードへの切換えが最も古いメモリブ
ロックが選択的に不揮発性動作モードに切換えられるこ
とにより、ダイナミック動作モードとされているブロッ
クの数が、予め設定された数に制限される。

【００５８】図７にはＣＢＲリフレッシュ動作の流れが
示される。

【００５９】ロウアドレスストローブ信号ＲＡＳ＊がロ
ーレベルにアサートされる前にカラムアドレスストロー
ブ信号ＣＡＳ＊がローレベルにアサートされることによ
ってＣＢＲリフレッシュが指示されると（ステップＳ７
１）、モード判定回路１４によりレジスタ１５内の識別
情報が参照されることにより、現在ダイナミック動作モ
ードとされているメモリブロックが参照され、それに基
づいてリフレッシュカウンタ１３の計数動作が開始され
ることにより（ステップＳ７３）、ダイナミック動作モ
ードとされているメモリブロックについての全てのワー
ド線が順次選択レベルに駆動されて、当該メモリブロッ
クについてのリフレッシュが行われる（ステップＳ７
４，Ｓ７５）。

【００６０】上記のように、ダイナミック動作モードに
なっているメモリブロック数が所定の値に達した場合
に、ダイナミック動作モードへの切換えが最も古いメモ
リブロックが選択的に不揮発性動作モードに切換えられ
ることにより、ダイナミック動作モードとされているブ
ロックの数が、予め設定された数に制限されるため、ダ
イナミック動作モードとされているブロックの数につい
て何ら制限を設けない場合に比べて、リフレッシュ対象
となるメモリセルの数が大幅に減少されるので、リフレ
ッシュ動作における消費電力を大幅に低減することがで
きる。

【００６１】図８には、不揮発性動作モードとされるメ
モリブロックへアクセスされた際の読出し動作タイミン
グが示される。

【００６２】図５に示されるモード切換回路１２により
ビット線プリチャージレベルＶＣＰが、不揮発性動作モ
ードの読出し電位（Ｖｓｓ）に設定されて、ビット線Ｂ
ＬＴ０，ＢＬＢ０のプリチャージが行われ、その後、ワ
ード線ＷＬ０が選択レベル（Ｖｃｈ）に駆動されてビッ
ト線に現れた微小電位がセンスアンプＳＡＣで増幅され
る。この増幅により、揮発情報に変換される。この動作
が当該メモリブロックにおける全てのビット対して順次
行われ、全ビット終了後にこの読出し動作が終了され
る。読出しデータの外部出力は、最初のリコール動作で
行ってもよいが、メモリブロック内のメモリセルのリコ
ール中はアクセスが禁止されるため、リコール動作終了
後に、読出しデータの外部出力を行うようにしても良
い。

【００６３】図９にはダイナミック動作モードとされる
メモリブロックへアクセスされた際の読出し動作タイミ
ングが示される。基本的にこの動作タイミングは、通常
のＤＲＡＭの場合に等しい。

【００６４】図５に示されるモード切換回路１２により
ビット線プリチャージレベルＶＣＰが、ダイナミック動
作モードの読出し電位（Ｖｃｃ／２）に設定されて、ビ
ット線ＢＬＴ０，ＢＬＢ０のプリチャージが行われ、そ
の後、ワード線ＷＬ０が選択レベル（Ｖｃｈ）に駆動さ
れてビット線に現れた微小電位がセンスアンプＳＡＣで
増幅される。

【００６５】図１０には不揮発性動作モードとされるメ
モリブロックへアクセスした際の書込み動作タイミング
が示される。

【００６６】図１０に示される動作タイミングでは、書
込み動作時に、そのメモリブロックダイナミック動作モ
ードに変更しないようにしている。ワード線ＷＬ０が選
択レベル（Ｖｃｈ）に駆動され、ビット線プリチャージ
レベルＶＣＰが低電位側電源Ｖｓｓレベルにされた後
に、外部から入力されたデータがビット線ＢＬＴ０，Ｂ
ＬＢ０に伝達されて、対応するメモリセルＭＣへの書込
みが行われる。ここで、Ｖｃｃ／２プレート共通シャド
ーＲＡＭでは、ダイナミック動作モードにおいても反対
データ書込み時に分極が反転されるため、不揮発性動作
モードのメモリブロックに書込みを行った場合でもメモ
リセルの膜疲労がほとんど無い。

【００６７】図１１にはダイナミック動作モードとされ
るメモリブロックへアクセスした際の書込み動作タイミ
ングが示される。図１０に示される動作タイミングで
は、書込み動作時に、そのメモリブロックダイナミック
動作モードに変更しないようにしている。ワード線ＷＬ
０が選択レベル（Ｖｃｈ）に駆動され、ビット線プリチ
ャージレベルＶＣＰが低電位側電源Ｖｓｓレベルにされ
た後に、外部から入力されたデータがビット線ＢＬＴ
０，ＢＬＢ０に伝達されて、対応するメモリセルＭＣへ
の書込みが行われる。このとき、プリチャージ電圧ＶＰ
ＣはＶｃｃ／２一定とされる。

【００６８】尚、Ｖｃｃ／２プレート共通シャドーＲＡ
Ｍ方式の場合、常にダイナミック動作モードで利用可能
な情報と、不揮発動作モードで利用可能な情報とが一致
するため、ダイナミック動作モードから不揮発性動作モ
ードに切換えられる際に、記憶情報の待避動作は特に不
要とされる。つまり、ダイナミック動作モードにおいて
リフレッシュを行わないと、接合容量等で蓄積ノードの
電荷が失われ、自然に不揮発性動作モードに移行され
る。

【００６９】上記実施態様によれば、以下の作用効果を
得ることができる。

【００７０】（１）ダイナミック動作モードになってい
るメモリブロック数が所定の値に達した場合に、ダイナ
ミック動作モードへの切換えが最も古いメモリブロック
が選択的に不揮発性動作モードに切換えられることによ
り、ダイナミック動作モードとされているブロックの数
が、予め設定された数に制限されるため、ダイナミック
動作モードとされているブロックの数について何ら制限
を設けない場合に比べて、リフレッシュ対象となるメモ
リセルの数が大幅に減少されるので、リフレッシュ動作
における消費電力を大幅に低減することができる。その
ような消費電力の低減は、図２に示されるパーソナルコ
ンピュータの電源が電池の場合に特に有効とされる。

【００７１】（２）ダイナミック動作モードのメモリブ
ロックについて、プレート線をＶｃｃ／２、ビット線振
幅をＶｃｃ−（Ｖｃｃ／２）とすることで、書込み時に
分極反転しないで済むので、メモリセルの膜疲労がほと
んど無い。それによりメモリセルの寿命を延ばすことが
できる。また、プレート線をＶｃｃ／２とし、プリチャ
ージ電圧ＶＰＣをＶｃｃ／２とすることで、例えばハー
ドディスクを備えるシステムにおいてハードディスクへ
情報を待避する動作に相当する待避動作が不要とされ
る。つまり、特別に待避動作を行わなくても、ダイナミ
ック動作モードにおいてリフレッシュ動作を行わなけれ
ば、揮発情報は失われるものの、そのメモリブロックに
ついては不揮発動作モードで情報読出しを行うことがで
きる。

【００７２】（３）シャドーＲＡＭ部４１は、ハードデ
ィスクとして機能し、ＤＲＡＭ４０はメインメモリとし
て機能するため、上記実施形態例メモリは、ハードディ
スクとメインメモリとの階層関係を１チップで実現する
ことができる。

【００７３】図１４には、本発明の他の実施形態例が示
される。

【００７４】図１４に示されるパーソナルコンピュータ
は、複数のシャドーＲＡＭチップが組合わされて成るメ
モリバンクＢＮＫ０〜ＢＮＫ３と、それを制御可能なメ
モリコントローラ３２０とを設けたもので、その他の部
分については、図１に示されるのと同一構成とされる。
メモリバンクＢＮＫ０〜ＢＮＫ３は、それぞれ複数のシ
ャドーＲＡＭのチップ（５１〜５８で示される）を含
む。

【００７５】各メモリバンクＢＮＫ０〜ＢＮＫ３は、メ
モリコントローラ３２０に結合されており、このメモリ
コントローラ３２０によって、バンク切換えが行われる
ようになっている。つまり、メモリコントローラ３２０
からのコマンドＣＭＤ０〜ＣＭＤ３により、それぞれメ
モリバンクＢＮＫ０〜ＢＮＫ３を選択することができ
る。選択されたメモリバンク内のシャドーＲＡＭに対し
てデータのリード・ライトが可能とされる。

【００７６】ここで、メモリバンクＢＮＫ０〜ＢＮＫ３
は、図１に示される第１シャドーＲＡＭ３３ａ，３３ｂ
に相当し、メモリコントローラ３２０は、図１に示され
るメモリコントローラ３２に相当する。

【００７７】メモリコントローラ３２０では、電源投入
前においては、メモリバンクＢＮＫ０〜ＢＮＫ３内のシ
ャドーＲＡＭは不揮発性動作モードとされる。電源投入
後にメモリバンクＢＮＫ０〜ＢＮＫ３内の全てのシャド
ーＲＡＭを不揮発性動作モードからダイナミック動作モ
ードに切換えるのではなく、上記実施形態例の場合と同
様に、ダイナミック動作モードとされるメモリバンクの
数が制限される。そのような制限は、メモリコントロー
ラ３２０によって行われる。すなわち、メモリバンクが
選択される毎に、そのメモリバンク内のシャドーＲＡＭ
が不揮発性動作モードからダイナミック動作モードに変
更されるが、ダイナミック動作モードとされるメモリバ
ンクの数が、所定の数（例えば３）に達した場合に、ダ
イナミック動作モードへの切換えが最も古いメモリバン
クが不揮発性動作モードに切換えられる。つまり、ダイ
ナミック動作モードのメモリバンク数が２に制限され
る。例えば、メモリバンクＢＮＫ１，ＢＮＫ２内のシャ
ドーＲＡＭチップがダイナミック動作モードになってい
る状態で、バンクＢＮＫ０又はＢＮＫ３がダイナミック
動作モードに切換えられた場合には、メモリコントロー
ラ３２０の制御により、上記メモリバンクＢＮＫ１，Ｂ
ＮＫ２のうち、ダイナミック動作モードへの切換えが最
も古いメモリバンクが不揮発性動作モードに切換えられ
る。そのようにして、ダイナミック動作モードにかかる
メモリバンクの数が制限されるようになっている。リコ
ールコマンド、待避コマンドは、ロウアドレスストロー
ブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊及びアドレスの組合わ
せによって、メモリバンクＢＮＫ０〜ＢＮＫ３に与える
ことができる。このうち、ロウアドレスストローブ信号
ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊、ラ
イトイネーブル信号ＷＥ＊はメモリバンク毎に共通化す
ることができる。

【００７８】そのようなメモリバンク制御がメモリコン
トローラ３２０によって行われることから、上記実施形
態例の場合と同様に、ダイナミック動作モードとされて
いるブロックの数が、予め設定された数に制限されるた
め、ダイナミック動作モードとされているブロックの数
について何ら制限を設けない場合に比べて、リフレッシ
ュ対象となるメモリセルの数が大幅に減少されるので、
リフレッシュ動作における消費電力を大幅に低減するこ
とができる。

【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８０】例えば、上記の例では、ダイナミック動作
モードに変更されたメモリブロックの数が、予め定めら
れた数に達した時点で、ダイナミック動作モードへの切
換えが最も古いメモリブロックを不揮発性動作モードに
切換えるようにしたが、メモリアクセスにかかるメモリ
ブロックが不揮発性動作モードである場合にそのメモリ
ブロックをリコールしてダイナミック動作モードで使用
し、ダイナミック動作モードに変更されてから所定時間
経過したメモリブロックについて不揮発性動作モードに
切換えるようにしてもよい。つまり、メモリブロックの
数を直接的に制限するのではなく、ダイナミック動作モ
ードになっている時間が制限されることにより、ダイナ
ミック動作モードにかかるメモリブロックの数を間接的
に制限する。そのようにしても、ダイナミック動作モー
ドとされているブロックの数が、予め設定された数に制
限されるため、ダイナミック動作モードとされているブ
ロックの数について何ら制限を設けない場合に比べて、
リフレッシュ対象となるメモリセルの数が大幅に減少さ
れるので、リフレッシュ動作における消費電力を大幅に
低減することができる。

【００８１】同様のことは、図１４に示される実施形態
例の場合にもいえる。すなわち、メモリアクセスにかか
るメモリバンクが不揮発性動作モードである場合にその
メモリバンクをリコールしてダイナミック動作モードで
使用し、ダイナミック動作モードに変更されてから所定
時間経過したメモリバンクについて不揮発性動作モード
に切換えるようにする。このような制御はメモリコント
ローラ３２０によって行うことができる。

【００８２】図１３のＤＲＡＭ部４０に代えて、ダイナ
ミック動作モード専用のシャドーＲＡＭ部を適用するこ
とができる。つまり、特別にＤＲＡＭ部４０を設けなく
ても、シャドーＲＡＭ部４１の一部のエリアをダイナミ
ック動作モード専用とすることにより、そのエリアをメ
インメモリとして使うようにする。

【００８３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるパーソ
ナルコンピュータに適用した場合について説明したが、
本発明はそれに限定されるものではなく、各種データ処
理装置に広く適用することができる。

【００８４】本発明は、少なくとも強誘電体薄膜による
キャパシタを含むことを条件に適用することができる。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８６】すなわち、ダイナミック動作モードになっ
ているメモリブロック数が所定の値に達した場合に、ダ
イナミック動作モードへの切換えが最も古いメモリブロ
ックが選択的に不揮発性動作モードに切換えられること
により、ダイナミック動作モードとされているブロック
の数が、予め設定された数に制限されるため、ダイナミ
ック動作モードとされているブロックの数について何ら
制限を設けない場合に比べて、リフレッシュ対象となる
メモリセルの数が大幅に減少されるので、リフレッシュ
動作における消費電力を大幅に低減することができる。
そのような消費電力の低減は、図２に示されるパーソナ
ルコンピュータの電源が電池の場合に特に有効とされ
る。

【００８７】また、複数のメモリバンクのうち、ダイナ
ミック動作モードへの切換えが最も古いメモリバンクが
不揮発性動作モードに切換えられることにより、上記の
場合と同様に、ダイナミック動作モードとされているブ
ロックの数が、予め設定された数に制限されるため、ダ
イナミック動作モードとされているブロックの数につい
て何ら制限を設けない場合に比べて、リフレッシュ対象
となるメモリセルの数が大幅に減少されるので、リフレ
ッシュ動作における消費電力を大幅に低減することがで
きる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例の主要部
構成例ブロック図である。

【図２】上記半導体記憶装置を含むパーソナルコンピュ
ータの全体的な構成例ブロック図である。

【図３】上記半導体記憶装置におけるメモリセルアレイ
及びその周辺回路の構成例回路図である。

【図４】図３に示されるセンスアンプ、プリチャージ回
路、カラムスイッチ回路についての構成例回路図であ
る。

【図５】図１に示されるモード切換回路の構成例回路図
である。

【図６】上記半導体記憶装置におけるメモリアクセスの
フローチャートである。

【図７】上記半導体記憶装置におけるリフレッシュ動作
のフローチャートである。

【図８】上記半導体記憶装置において不揮発性動作モー
ドとされるメモリブロックへアクセスされた際の読出し
動作タイミング図である。

【図９】上記半導体記憶装置においてダイナミック動作
モードとされるメモリブロックへアクセスされた際の読
出し動作タイミング図である。

【図１０】上記半導体記憶装置において不揮発性動作モ
ードとされるメモリブロックへアクセスした際の書込み
動作タイミング図である。

【図１１】上記半導体記憶装置においてダイナミック動
作モードとされるメモリブロックへアクセスした際の書
込み動作タイミング図である。

【図１２】上記半導体記憶装置に含まれるメモリセルの
主要部断面図である。

【図１３】上記半導体記憶装置における第１メモリ及び
第２メモリのチップ構成例説明図である。

【図１４】本発明の他の例であるパーソナルコンピュー
タの主要部構成例ブロック図である。

【符号の説明】

１１クロック発生回路１２モード切換え回路１３リフレッシュカウンタ１４モード判定回路１５レジスタ１６，１８ラッチ回路１７アドレスバッファ１９ロウデコーダ２０センスアンプ群２１カラムデコーダ２２メモリセルアレイ２３メインアンプ２４内部電源発生回路２５入力バッファ２６出力バッファ３１ＭＰＵ３２，３２０メモリコントローラ３３ａ第１シャドーＲＡＭ３３ｂ第２シャドーＲＡＭ３４ＲＯＭ３５周辺装置制御部３６表示系３８モデム３９キーボード４０ＤＲＡＭ部４１シャドーＲＡＭ部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】それぞれ強誘電体薄膜によるキャパシタ
を含むメモリセルが配列されて複数のメモリブロックが
形成され、上記強誘電体の分極特性を利用した不揮発性動作モード
と、上記キャパシタの電荷蓄積機能を利用したダイナミ
ック動作モードとを実現可能な半導体記憶装置におい
て、メモリアクセスにかかるメモリブロックが不揮発性動作
モードである場合にそのメモリブロックをリコールして
ダイナミック動作モードで使用し、ダイナミック動作モ
ードに変更されたメモリブロックの数が、予め定められ
た数に達した時点で、ダイナミック動作モードへの切換
えが最も古いメモリブロックを不揮発性動作モードに切
換え可能な制御手段を含むことを特徴とする半導体記憶
装置。
【請求項２】それぞれ強誘電体薄膜によるキャパシタ
を含むメモリセルが配列されて複数のメモリブロックが
形成され、上記強誘電体の分極特性を利用した不揮発性動作モード
と、上記キャパシタの電荷蓄積機能を利用したダイナミ
ック動作モードとを実現可能な半導体記憶装置におい
て、メモリアクセスにかかるメモリブロックが不揮発性動作
モードである場合にそのメモリブロックをリコールして
ダイナミック動作モードで使用し、ダイナミック動作モ
ードに変更されてから所定時間経過したメモリブロック
について不揮発性動作モードに切換え可能な制御手段を
含むことを特徴とする半導体記憶装置。
【請求項３】上記メモリブロックの現在の状態が不揮
発性動作モードであるか、ダイナミック動作モードであ
るかの識別情報を記憶可能な記憶手段を備え、上記制御手段は、上記記憶手段に記憶されている識別情
報を参照して上記メモリブロックの動作モード判別を行
うモード判定回路と、上記モード判定手段の判定結果に基づいてモード切換え
を行うモード切換回路と、上記モード切換回路によるモード切換えに応じて上記記
憶手段の識別情報の書換えを行う書換え手段とを含む請
求項１又は２記載の半導体記憶装置。
【請求項４】複数のダイナミック型メモリセルがアレ
イ状に配列されて、外部からのランダム・アクセスが可
能なダイナミック・ランダム・アクセス・メモリがオン
チップ化されて成る請求項１乃至３のいずれか１項記載
の半導体記憶装置。
【請求項５】請求項１乃至４のいずれか１項記載の半
導体記憶装置とそれをアクセス可能なマイクロプロセッ
シングユニットとを含むデータ処理装置。
【請求項６】複数のメモリバンクと、上記複数のメモ
リバンクをアクセス可能なマイクロプロセッシングユニ
ットとを含み、上記メモリバンクが、複数のメモリセルが強誘電体薄膜
によるキャパシタを含んで形成されて、上記強誘電体の
分極特性を利用した不揮発性動作モードと、上記キャパ
シタの電荷蓄積機能を利用したダイナミック動作モード
とを実現可能な半導体記憶装置によって形成されたデー
タ処理装置において、メモリアクセスにかかるメモリバンクが不揮発性動作モ
ードである場合にそのメモリバンクをリコールしてダイ
ナミック動作モードで使用し、ダイナミック動作モード
に変更されたメモリバンクの数が、予め定められた数に
達した時点で、ダイナミック動作モードへの切換えが最
も古いメモリバンクを不揮発性動作モードに切換え可能
なメモリコントローラを含むことを特徴とするデータ処
理装置。
【請求項７】複数のメモリバンクと、上記複数のメモ
リバンクをアクセス可能なマイクロプロセッシングユニ
ットとを含み、上記メモリバンクが、複数のメモリセルが強誘電体薄膜
によるキャパシタを含んで形成されて、上記強誘電体の
分極特性を利用した不揮発性動作モードと、上記キャパ
シタの電荷蓄積機能を利用したダイナミック動作モード
とを実現可能な半導体記憶装置によって形成されたデー
タ処理装置において、メモリアクセスにかかるメモリバンクが不揮発性動作モ
ードである場合にそのメモリバンクをリコールしてダイ
ナミック動作モードで使用し、ダイナミック動作モード
に変更されてから所定時間経過したメモリバンクについ
て不揮発性動作モードに切換え可能なメモリコントロー
ラを含むことを特徴とするデータ処理装置。